TWI708321B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI708321B
TWI708321B TW107147421A TW107147421A TWI708321B TW I708321 B TWI708321 B TW I708321B TW 107147421 A TW107147421 A TW 107147421A TW 107147421 A TW107147421 A TW 107147421A TW I708321 B TWI708321 B TW I708321B
Authority
TW
Taiwan
Prior art keywords
layer
bit line
oxide layer
nitride layer
semiconductor substrate
Prior art date
Application number
TW107147421A
Other languages
English (en)
Other versions
TW202018860A (zh
Inventor
何瑞文
姜序
陳思瀚
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202018860A publication Critical patent/TW202018860A/zh
Application granted granted Critical
Publication of TWI708321B publication Critical patent/TWI708321B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本揭露提供一種半導體結構，其包括一半導體基底、一第一氧化層、一位元線接觸、一位元線、一第一氮化層，以及一第二氮化層。半導體基底具有一基部以及從基部延伸且彼此分隔的複數個突部。第一氧化層設置在相鄰二突部之間，且暴露出突部之一上部位。位元線接觸覆蓋上部位。位元線設置在位元線接觸上。第一氮化層位在位元線接觸、位元線的側表面，以及暴露在位元線接觸外之第一氧化層的一上表面及一側壁上。第二氮化層具有一間隔地形成在第一氮化層上，並可連接到位在側壁上的第一氮化層，藉以在第一氮化層與第二氮化層之間形成一氣隙。

Description

半導體結構及其製造方法
本申請案主張2018年11月8日申請之美國正式申請案第16/184,226號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構及其製造方法。特別是關於一種動態隨機存取記憶體(dynamic random access memory (DRAM))的一溝槽電容器(trench capacitor)，其係具有一氣隙，以避免寄生漏電流(parasitic leakage)，以及該溝槽電容器的製造方法。
傳統習知的動態隨機存取記憶體單元(dynamic random access memory (DRAM) cell) 100，如圖1所示，包含一電晶體T以及一電容器C。電晶體T的源極(source)係連接到相對應的一位元線(bit line)BL。電晶體T的汲極(drain)係連接到電容器C的一儲存電極(storage electrode)。電晶體T的閘極(gate)係連接到相對應的字元線(word line) WL。電容器C的一對向電極(opposite electrode)係用一定電壓源(constant voltage source)。
然而，當隨機存取記憶體單元逐漸變小時，則隨機存取記憶體單元的高壓緊結構(high impact structures)係導致在隨機存取記憶體單元的一溝槽電容器之一位元線與一單元板(cell plate)之間的高寄生電容(parasitic capacitance)。藉此，造成寄生漏電流。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部份。
本揭露提供一種半導體結構。該半導體結構包括一半導體基底(semiconductor substrate)、一第一氧化層(first oxide layer)、一位元線接觸(bit line contact)、一位元線(bit line)、一第一氮化層(first nitride layer)，以及一第二氮化層(second nitride layer)。該半導體基底具有一基部以及從該基部延伸且相互間隔設置的複數個突部。該第一氧化層係設置在相鄰二突部之間，且暴露出該第一氧化層的各該對應部位之間的突部之一上部位。該位元線接觸係覆蓋該上部位。該位元線係設置在該位元線接觸上。該第一氮化層係位在該位元線接觸、位元線的各側表面上，且鄰近設置在該第一氧化層暴露在該位元線接觸之該上表面的一上表面及一側壁上。該第二氮化層係形成在位在該等側表面上的該第一氮化層上，而其間至少具有一間隔，並連接到位在該側壁上的該第一氮化層，藉此以在該第一氮化層與該第二氮化層之間形成一氣隙(air gap)。
在本揭露之一些實施例中，當該上部位被該位元線接觸所覆蓋的一高度等於或是大於20nm時，該氣隙係為一鉤型(hook shape)氣隙。
在本揭露之一些實施例中，當該上部位被該位元線接觸所覆蓋的一高度小於20nm時，該氣隙係為一線型(linear)氣隙。
在本揭露之一些實施例中，該第二氮化層還連接到該第一氧化層的該上表面。
在本揭露之一些實施例中，該半導體結構還包括一覆蓋層(coverage layer)，係位在該第二氮化層上。
在本揭露之一些實施例中，該第一氮化層還形成在該覆蓋層上。
在本揭露之一些實施例中，該半導體結構還包括一頂層，形成在該位元線上，其中該頂層的一側表面(lateral surface)係被該第一氮化層所覆蓋。
在本揭露之一些實施例中，該第一氮化層還形成在該頂層上。
在本揭露之一些實施例中，該位元線接觸還形成在該第一氧化層之該上表面的一部位(a portion)上。
在本揭露另提供一種半導體結構的製造方法。該製造方法包括：提供一半導體基底；在該半導體基底上形成相互間隔設置的複數個溝槽(trenches)；在該等溝槽內沈積一第一介電層(first dielectric layer)；在該第一介電層與該半導體基底的一些部位上，形成一位元線接觸孔(bit line contact hole)；在該位元線接觸孔內沈積一接觸層(contact layer)；在該接觸層上沈積一位元線導電層(bit line conductive layer)；將該接觸層與該位元線導電層的一些部位進行移除，以暴露出該第一氧化層之一上表面與一側壁(sidewall)的一些部位，並形成一位元線接觸以及一位元線；在該位元線接觸與該位元線上，以及在該第一氧化層的該上表面與該側壁上，形成一第一氮化層；在該第一氮化層上形成一第二氧化層(second oxide layer)；在該第二氧化層上形成一第二氮化層；以及將該第二氧化層進行移除，以在該第一氮化層與該第二氮化層之間形成一氣隙。
在本揭露之一些實施例中，當該位元接觸孔的一深度小於20nm時，該氣隙係為一線型(linear)氣隙。
在本揭露之一些實施例中，當該位元接觸孔的一深度等於或大於20nm時，該氣隙係為一鉤型(hook shape)氣隙。
在本揭露之一些實施例中，該第一氮化層還形成在該第一氧化層的一上表面上，以及形成在該半導體基底的一頂表面上。
在本揭露之一些實施例中，在形成該第二氧化層之後，係將形成在該第一氧化層之該上表面上以及在該半導體基底之該頂表面上的該第一氮化層進行移除。
在本揭露之一些實施例中，將該第一氧化層的一些部位進行移除，以暴露出該第一氧化層的一內表面(inner surface)以及暴露出該半導體基底的一側壁(sidewall)。
在本揭露之一些實施例中，該第二氮化層還形成在該第一氧化層的該內表面上，以及形成在該半導底基底的該頂表面與該側壁上。
在本揭露之一些實施例中，該製造方法還包括形成一覆蓋層，以覆蓋該半導體基底的該側壁與一部位、該第一氧化層的該內表面，以及該第二氮化層。
在本揭露之一些實施例中，該製造方法還包括在形成該等溝槽之前，在該半導體基底上沈積一絕緣層(insulator layer)，其中在該第一介電層填滿在該等溝槽中之後，係將該絕緣層進行移除。
在本揭露之一些實施例中，一第一絕緣層係形成在該半導體基底的該頂表面上，該第一絕緣層係由含氮化矽的一上覆層(overlying layer)以及含氧化矽的一下覆層(underlying layer)所構成。
在本揭露之一些實施例中，該製造方法還包括於形成該位元線接觸孔之前，在該半導體基底上與在該第一介電層上形成一層間絕緣層(inter-layer insulator layer)。
在本揭露之一些實施例中，該製造方法還包括執行一化學機械研磨(chemical mechanical polishing)製程，以將該第一氧化層從該第一絕緣層的一頂表面進行移除。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部份的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖2A為依據本揭露一種半導體結構200之剖視示意圖。半導體結構200包括一半導體基底300、一第一氧化層306、一位元線接觸310'、一位元線320'、一第一氮化層340，以及一第二氮化層360。半導體基底300具有一基部300c以及相互間隔設置且從基部300c延伸的複數個突部300b。第一氧化層306係位在相鄰二突部300b之間，且暴露出在第一氧化層306之該等對應部位之間的突部300b的一上部位300d。位元線接觸310'係覆蓋上部位300d，且位元線320'係覆蓋在位元線接觸310'上。第一氮化層340係設置在位元線接觸310'與位元線320'的各側表面312、322上，以及位在第一氧化層306的一上表面306a與一側壁306b上，而側壁306b係鄰接暴露在位元線接觸310'之上表面306a。第二氮化層360係以一間隔(interval)至少形成於位在該等側表面312、322上的第一氮化層340上，並連接到位在側壁306b上的第一氮化層340，藉此在第一氮化層340與第二氮化層360之間形成一氣隙(air gap) 380。
在一些實施例中，半導體基底300係為一半導體晶圓(semiconductor wafer)。在一些實施例中，第一氧化層306的一上表面306a與半導體基底300的一頂表面300a係在不同的垂直位準(horizontal levels)。在一些實施例中，第一氮化層340的組成成份係與第二氮化層360的組成成份相同。在一些實施例中，第一氮化層340與第二氮化層360係包含氮化矽(silicon nitride)。
在一些實施例中，半導體結構還包括一頂層330'，係形成在位元線320'上，且第一氮化層340係覆蓋頂層330'的一側表面(lateral surface) 332。在一些實施例中，第一氮化層340係形成在頂層330'上。在一些實施例中，半導體結構還包括一覆蓋層(coverage layer) 370，係位在第二氮化層360的側邊(lateral side)。在一些實施例中，第一氮化層340係還形成在覆蓋層370上。在一些實施例中，當上部位300d被位元線接觸310'所覆蓋的一高度H等於或是大於20nm時，氣隙380係為一鉤型(hook shape)氣隙。
在一些實施例中，當上部位300d被位元線接觸310'所覆蓋的一高度H小於20nm時，則氣隙380係為一線型(linear)氣隙，如圖2B所示。在一些實施例中，第一氮化層340係還位在第一氧化層306之上表面306a的一部位之上。
請參考圖3A所示，係提供具有一第一絕緣層302、複數個溝槽(trenches) 304，以及一第一氧化層306的一半導體基底300。第一絕緣層302係形成在半導體基底300的一頂表面300a上，且深且窄的溝槽304係被蝕刻進入到半導體基底300中。
在一些實施例中，於第一絕緣層302形成在半導體基底300的頂表面300a上之後，係使用一圖案化光阻(patterned photoresist) 303執行一遮罩步驟(masking step)，而圖案化光阻303係相對於溝槽304是開著的；之後，執行一蝕刻製程以形成溝槽304。在一些實施例中，圖案化光阻303係位在第一絕緣層302上，使得第一絕緣層302的預定部位以及半導體基底300的預定部位經由圖案化光阻303而暴露，之後，係透過任何適當的操作將第一絕緣層302的預定部位以及半導體基底300的預定部位進行移除，而所述適當的操作係例如反應式離子蝕刻(reactive ion etching，RIE)，或者是其他用以界定溝槽304的適當操作。在一些實施例中，半導體基底300係為一半導體晶圓(semiconductor wafer)。在一些實施例中，第一絕緣層302係為一複合絕緣層，係由含氮化矽的一上覆層(overlying layer)302a以及含氧化矽的一下覆層(underlying layer)302b所構成，且位在半導體基底300的頂表面300a上。
接著，沈積第一氧化層306以完全地填滿溝槽304。在一些實施例中，係執行一淺溝槽隔離製程(shallow trench isolation(STI) process)，使得界定有一主動區塊(active region)301的第一氧化層306係位在半導體基底300上。在一些實施例中，第一氧化層306係配置有一厚度，係足以填滿溝槽304。在一些實施例中，係使用一化學機械研磨(chemical mechanical polishing，CMP)製程，將第一氧化層306的一些部位從第一絕緣層302的一頂表面300a移除，以產生一平坦化(planarized)的主動區塊301。在一些實施例中，填滿溝槽304的第一氧化層306係為一漏斗架構(funnel configuration)。在一些實施例中，第一氧化層306係包含氧化矽(silicon oxide)。在一些實施例中，於移除並清理圖案化光阻303之後，溝槽304係被第一氧化層306所填滿。在一些實施例中，於溝槽304被第一氧化層306所填滿之前，係將第一絕緣層302進行移除。
請參考圖3C所示，一第二絕緣層312係形成在第一氧化層306與主動區塊301上。
在圖3C中，一位元線接觸遮罩(bit line contact mask)314係還形成在第二絕緣層312上。在一些實施例中，位元線接觸遮罩314係為一線遮罩(line mask)，且用於選擇性地蝕刻第二絕緣層312及第一氧化層306。在一些實施例中，蝕刻製程係在半導體基底300處停止。在一些實施例中，係使用位元線接觸遮罩314當作一蝕刻遮罩，以按照順序蝕刻第二絕緣層312與第一氧化層306；藉以形成位元線接觸孔(bit line contact hole)316，如圖3D所示。在一些實施例中，位元線接觸孔316具有一深度D，深度D係從一前表面306c到一上表面306a的距離。
請參考圖3E所示，一接觸層(contact layer)310係形成在半導體基底300和第一氧化層306上。在一些實施例中，接觸層310係沈積來完全地填滿位元線接觸孔316。在一些實施例中，接觸層310係與第二絕緣層312、半導體基底300，以及第一氧化層306接觸。
請參考圖3F所示，一位元線導電層(bit line conductive layer)320係位在接觸層310上，且一硬遮罩層(hard mask layer)330係位在位元線導電層320上。在一些實施例中，位元線導電層320係包含鎢(tungsten)，硬遮罩層330可為氮化層。
於硬遮罩層330形成在位元線導電層320上之後，係使用界定出一位元線區塊(bit line region)A的一位元線遮罩(bit line mask)341，對硬遮罩層330進行蝕刻以形成頂層330'。接著，利用頂層330'作為遮罩對位元線導電層320及接觸層310進行蝕刻，以形成330'位元線320'及位元線接觸310'，如圖3G所示。在一些實施例中，第一氧化層306的一側壁(sidewall)306b以及第一氧化層306之一上表面306a的一部位，係暴露在位元線接觸310'。在一些實施例中，側壁306b係鄰接上表面306a。在一些實施例中，側壁306b係為一錐形(tapered)且傾斜(sloped)的側壁，係從前表面306c到第一氧化層306逐漸變細而呈錐形。在一些實施例中，上表面306a係與前表面306c平行。在一些實施例中，位元線接觸310'具有一第一側表面(first lateral surface)312，係與第一氧化層306的上表面306a相互垂直。在一些實施例中，位元線320'具有一第二側表面322，係具有一坡度(slope)，此坡度係與位元線接觸310'的第一側表面連續。在一些實施例中，頂層330'係具有一第三側表面332，係具有一坡度，此坡度係與位元線320'的第二側表面322連續。
請參考圖3G與圖3H，一第一氮化層340係至少設置在位元線接觸310'、位元線320'，以及頂層330'的各側表面312、322、332上，並位在第一氧化層306的上表面306a與側壁306b上。在一些實施例中，第一氮化層340係還位在第一氧化層306的前表面306c上以及位在半導體基底300的頂表面300a上。在一些實施例中，第一氮化層包含氮化矽(silicon nitride)。在一些實施例中，第一氮化層340可共形地（conformally）覆蓋位元線接觸310'、位元線320'，以及頂層的各側表面312、322、332上，並位在第一氧化層306的上表面306a與側壁306b上；換言之，第一氮化層340具有相同厚度。
請參考圖3I所示，一第二氧化層(second oxide layer)350係形成在第一氮化層340上。在一些實施例中，第二氧化層350係形成在位元線接觸310'、位元線320'，以及頂層330'的各側表面312、322、332上，並位在第一氧化層306的上表面306a與側壁306b上。在一些實施例中，第二氧化層350係還形成在第一氧化層306的前表面306c上以及位在半導體基底300的頂表面300a上。
請參考圖3J所示，係將第一氮化層340與第二氧化層350的一些部位進行移除。在一些實施例中，第一氮化層340與第二氧化層350係形成在第一氧化層306的前表面306c上以及位在半導體基底300的頂表面300a上。在一些實施例中，還對第一氧化層306的一上部位(upper portion)進行移除。在一些實施例中，於對第一氧化層306的上部位進行移除之前，第一氧化層306的上表面306a與半導體基底300的頂表面300a係在相同的水平位準(horizontal level)。在一些實施例中，於對第一氧化層306的上部位進行移除之後，係暴露第一氧化層306的一內表面306d以及半導體基底300之側壁300b的一部位。在一些實施例中，第一氧化層306的內表面306d與半導體基底300的頂表面300a係在不同水平位準。
請參考圖3K所示，一第二氮化層360係至少形成在第二氧化層350上。在一些實施例中，第二氮化層360還位在第一氧化層306的內表面306d上、位在半導體基底300的頂表面300a上，以及位在半導體基底300的側壁300b上。
請參考圖3L所示，對第二氮化層360位在第一氧化層306的內表面306d上的部位、位在半導體基底300的頂表面300a與側壁300b上的該等部位進行移除，以暴露出內表面306d、頂表面300a，以及側壁300b。
請參考圖3M所示，係形成一覆蓋層(coverage layer)370，以覆蓋半導體基底300的側壁300b與頂表面300a的一部位、覆蓋第一氧化層306的內表面306d，以及圍繞第二氮化層360。
請參考圖3N所示，係對第二氧化層350進行移除，以形成一氣隙380。在一些實施例中，當如圖3D之位元接觸孔316的一深度D等於或大於20nm時，氣隙380係為一鉤型(hook shape)氣隙。在一些實施例中，當如圖3O之位元接觸孔316的一深度D小於20nm時，氣隙380係為一線型(linear)氣隙。
綜上所述，藉由上述的架構，係可降低在位元線與單元板(cell plate)之間的寄生電容，以避免寄生漏電流(parasitic leakage)，也因此改善動態隨機存取記憶體(DRAM)的電氣性能(electrical performance)。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一半導體基底、一第一氧化層、一位元線接觸、一位元線、一第一氮化層，以及一第二氮化層。該半導體基底具有一基部以及從該基部延伸且相互間隔設置的複數個突部。該第一氧化層係設置在相鄰二突部之間，且暴露出該第一氧化層的各該對應部位之間的突部之一上部位。該位元線接觸係覆蓋該上部位。該位元線係設置在該位元線接觸上。該第一氮化層係位在該位元線接觸、位元線的各側表面上，且鄰近設置在該第一氧化層暴露在該位元線接觸之該上表面的一上表面及一側壁上。該第二氮化層係形成在位在該等側表面上的該第一氮化層上，而其間至少具有一間隔，並連接到位在該側壁上的該第一氮化層，藉此以在該第一氮化層與該第二氮化層之間形成一氣隙。
在本揭露之另一實施例提供一種半導體結構的製造方法。該製造方法包括提供一半導體基底；在該半導體基底上形成相互間隔設置的複數個溝槽(trenches)；在該等溝槽內沈積一第一介電層；在該第一介電層與該半導體基底的一些部位上，形成一位元線接觸孔；在該位元線接觸孔內沈積一接觸層；在該接觸層上沈積一位元線導電層；將該接觸層與該位元線導電層的一些部位進行移除，以暴露出該第一氧化層之一上表面與一側壁的一些部位，並形成一位元線接觸以及一位元線；在該位元線接觸與該位元線上，以及在該第一氧化層的該上表面與該側壁上，形成一第一氮化層；在該第一氮化層上形成一第二氧化層；在該第二氧化層上形成一第二氮化層；以及將該第二氧化層進行移除，以在該第一氮化層與該第二氮化層之間形成一氣隙。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:動態隨機存取記憶體 300:半導體基底 300a:頂表面 300b:突部 300c:基部 300d:上部位 301:主動區塊 302:第一絕緣層 302a:上覆層 302b:下覆層 303:圖案化光阻 304:溝槽 306:第一氧化層 306a:上表面 306b:側壁 306c:前表面 306d:內表面 310:接觸層 310':位元線接觸 312:側表面、第二絕緣層 314:位元線接觸遮罩 316:位元線接觸孔 320:位元線導電層 320':位元線 322:側表面 330:硬遮罩層 330':頂層 332:側表面 340:第一氮化層 341:位元線遮罩 350:第二氧化層 360:第二氮化層 370:覆蓋層 380:氣隙 A:位元線區塊 BL:位元線 C:電容器 D:深度距離、深度 H:高度 T:電晶體 WL:字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據先前技術的一種動態隨機存取記憶體單元(DRAM cell)之電路圖。 圖2A為依據本揭露一種半導體結構之剖視示意圖。 圖2B為依據本揭露一種半導體結構之剖視示意圖。 圖3A至圖3O為依據本揭露一種半導體結構之製造方法之結構示意圖。
300:半導體基底
300a:頂表面
300b:突部
300c:基部
300d:上部位
301:主動區塊
304:溝槽
306:第一氧化層
306a:上表面
306b:側壁
310':位元線接觸
312:側表面、第二絕緣層
320':位元線
322:側表面
330':頂層
332:側表面
340:第一氮化層
341:位元線遮罩
360:第二氮化層
370:覆蓋層
380:氣隙
H:高度

Claims (21)

  1. 一種半導體結構，包括：一半導體基底，具有一基部以及複數個突部，該等突部係從該基部延伸且相互間隔設置；一第一氧化層，設置在相鄰的二突部之間，並暴露出在該第一氧化層的一些部份之間的該突部的一上部位；一位元線接觸，覆蓋在該突部的該上部位；一位元線，設置在該位元線接觸上；一第一氮化層，設置在該位元線接觸與該位元線的各側表面上，以及設置在該第一氧化層的一上表面與一側壁上，而該側壁係鄰近暴露在該位元線接觸之該上表面處；以及一第二氮化層，以一間隔至少形成於位在該等側表面上的該第一氮化層上，藉此在該第一氮化層與該第二氮化層之間形成一氣隙。
  2. 如請求項1所述之半導體結構，其中當該上部位被該位元線接觸所覆蓋的一高度等於或是大於20nm時，該氣隙係為一鉤型氣隙。
  3. 如請求項1所述之半導體結構，其中當該上部位被該位元線接觸所覆蓋的一高度小於20nm時，該氣隙係為一線型氣隙。
  4. 如請求項3所述之半導體結構，其中該第二氮化層還連接到該第一氧化層的該上表面。
  5. 如請求項1所述之半導體結構，還包括一覆蓋層，係位在該第二氮化層上。
  6. 如請求項5所述之半導體結構，其中該第一氮化層還形成在該覆蓋層上。
  7. 如請求項1所述之半導體結構，還包括一頂層，設置在該位元線上，其中該頂層的一側表面係被該第一氮化層所覆蓋。
  8. 如請求項7所述之半導體結構，其中該第一氮化層還設置在該頂層上。
  9. 如請求項1所述之半導體結構，其中該位元線接觸還設置在該第一氧化層之該上表面的一部位上。
  10. 一種半導體結構的製造方法，包括：提供一半導體基底；在該半導體基底上形成相互間隔設置的複數個溝槽；在該等溝槽內沈積一第一介電層；在該第一介電層與該半導體基底的一些部位上，形成一位元線接觸孔；在該位元線接觸孔內沈積一接觸層； 在該接觸層上沈積一位元線導電層；將該接觸層與該位元線導電層的一些部位進行移除，以暴露出該第一氧化層之一上表面與一側壁的一些部位，並形成一位元線接觸以及一位元線；在該位元線接觸與該位元線上，以及在該第一氧化層的該上表面與該側壁上，形成一第一氮化層；在該第一氮化層上形成一第二氧化層；在該第二氧化層上形成一第二氮化層；以及將該第二氧化層進行移除，以在該第一氮化層與該第二氮化層之間形成一氣隙。
  11. 如請求項10所述之製造方法，其中當該位元接觸孔的一深度小於20nm時，該氣隙係為一線型氣隙。
  12. 如請求項10所述之製造方法，其中當該位元接觸孔的一深度等於或大於20nm時，該氣隙係為一鉤型氣隙。
  13. 如請求項10所述之製造方法，其中該第一氮化層還形成在該第一氧化層的一上表面上，以及形成在該半導體基底的一頂表面上。
  14. 如請求項13所述之製造方法，其中在形成該第二氧化層之後，係將形成在該第一氧化層之該上表面上以及在該半導體基底之該頂表面上的該第一氮化層進行移除。
  15. 如請求項14之製造方法，其中將該第一氧化層的一些部位進行移除，以暴露出該第一氧化層的一內表面以及暴露出該半導體基底的一側壁(sidewall)。
  16. 如請求項15之製造方法，其中該第二氮化層還形成在該第一氧化層的該內表面上，以及形成在該半導底基底的該頂表面與該側壁上。
  17. 如請求項15之製造方法，還包括：形成一覆蓋層，以覆蓋該半導體基底的該側壁與一部位、該第一氧化層的該內表面，以及該第二氮化層。
  18. 如請求項10之製造方法，還包括：在形成該等溝槽之前，在該半導體基底上沈積一絕緣層，其中在該第一介電層填滿在該等溝槽中之後，係將該絕緣層進行移除。
  19. 如請求項10之製造方法，其中一第一絕緣層係形成在該半導體基底的該頂表面上，該第一絕緣層係由含氮化矽的一上覆層以及含氧化矽的一下覆層所構成。
  20. 如請求項10之製造方法，還包括：於形成該位元線接觸孔之前，在該半導體基底上與在該第一介電層上形成一層間絕緣層。
  21. 如請求項10之製造方法，還包括：執行一化學機械研磨製程，以將該第一氧化層從該第一絕緣層的一頂表面進行移除。
TW107147421A 2018-11-08 2018-12-27 半導體結構及其製造方法 TWI708321B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/184,226 2018-11-08
US16/184,226 US20200152639A1 (en) 2018-11-08 2018-11-08 Semiconductor structure and manufacturing method thereof

Publications (2)

Publication Number Publication Date
TW202018860A TW202018860A (zh) 2020-05-16
TWI708321B true TWI708321B (zh) 2020-10-21

Family

ID=70551983

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107147421A TWI708321B (zh) 2018-11-08 2018-12-27 半導體結構及其製造方法

Country Status (3)

Country Link
US (1) US20200152639A1 (zh)
CN (1) CN111162076A (zh)
TW (1) TWI708321B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825690B (zh) * 2022-01-24 2023-12-11 南亞科技股份有限公司 具有氣隙的半導體結構
US12022648B2 (en) 2022-01-24 2024-06-25 Nanya Technology Corporation Semiconductor structure having air gap

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113948476A (zh) 2020-07-16 2022-01-18 长鑫存储技术有限公司 半导体结构及其制备方法
US11895821B2 (en) * 2020-07-16 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US20220352102A1 (en) * 2021-04-30 2022-11-03 Nanya Technology Corporation Semiconductor structure and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264953A1 (en) * 2013-03-14 2014-09-18 Samsung Electronics Co., Ltd. Wiring structures, methods of manufacturing the same, and methods of manufacturing semiconductor devices having the same
US20160276273A1 (en) * 2014-12-18 2016-09-22 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
TW201724353A (zh) * 2015-07-17 2017-07-01 英特爾股份有限公司 具有氣隙間隔層的電晶體

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039216A (ja) * 2003-06-23 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR101924020B1 (ko) * 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102001511B1 (ko) * 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
TWI506766B (zh) * 2013-03-27 2015-11-01 Inotera Memories Inc 半導體電子元件結構及其製造方法
KR102002980B1 (ko) * 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102055299B1 (ko) * 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102175040B1 (ko) * 2013-12-20 2020-11-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102321868B1 (ko) * 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264953A1 (en) * 2013-03-14 2014-09-18 Samsung Electronics Co., Ltd. Wiring structures, methods of manufacturing the same, and methods of manufacturing semiconductor devices having the same
US20160276273A1 (en) * 2014-12-18 2016-09-22 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
TW201724353A (zh) * 2015-07-17 2017-07-01 英特爾股份有限公司 具有氣隙間隔層的電晶體

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825690B (zh) * 2022-01-24 2023-12-11 南亞科技股份有限公司 具有氣隙的半導體結構
US12022648B2 (en) 2022-01-24 2024-06-25 Nanya Technology Corporation Semiconductor structure having air gap

Also Published As

Publication number Publication date
TW202018860A (zh) 2020-05-16
US20200152639A1 (en) 2020-05-14
CN111162076A (zh) 2020-05-15

Similar Documents

Publication Publication Date Title
TWI708321B (zh) 半導體結構及其製造方法
KR102482369B1 (ko) 반도체 소자 및 그 제조 방법
KR101205053B1 (ko) 반도체 소자 및 그 형성방법
KR101194890B1 (ko) 반도체 소자 및 그 형성방법
US9263452B2 (en) Reservoir capacitor of semiconductor device
TWI770675B (zh) 半導體裝置及其製造方法
TW201303980A (zh) 製造具有垂直閘極之半導體裝置的方法
CN1507034A (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
TWI591767B (zh) 形成記憶胞接觸結構的方法
KR100702302B1 (ko) 반도체 소자의 제조 방법
KR101205067B1 (ko) 반도체 소자의 형성방법
TW202103166A (zh) 動態隨機存取記憶體及其製造方法
TWI435416B (zh) 記憶體的製造方法
CN110246841B (zh) 半导体元件及其制作方法
KR20110080783A (ko) 반도체 소자의 제조방법
JP2013235889A (ja) 半導体装置の製造方法
KR100564429B1 (ko) 랜딩 플러그 제조 방법
KR100955191B1 (ko) 반도체소자의 및 그 형성방법
TW202401763A (zh) 半導體裝置
TW202406106A (zh) 半導體裝置
CN116685141A (zh) 一种半导体结构的制作方法及其结构
KR101139463B1 (ko) 반도체 소자의 제조 방법
KR20230059272A (ko) 반도체 장치
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
KR100886713B1 (ko) 반도체 소자의 제조방법