TW202401763A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括第一主動圖案，第一主動圖案在記憶體胞元區中包括於基板的上部部分中且具有隔離形狀，所述隔離形狀延伸以使得與第一方向斜交的方向是第一主動圖案的長軸方向。提供設置於第一溝渠內部且覆蓋第一主動圖案的側壁的第一裝置隔離圖案，第一溝渠包括於基板中。第一閘極結構設置於在第一主動圖案的上部部分及第一裝置隔離圖案的上部部分上在第一方向上延伸的閘極溝渠內部。障壁雜質區選擇性地僅形成於第一主動圖案的長軸的兩個側壁的表面上。第一及第二雜質區設置於與第一閘極結構的兩側相鄰的第一主動圖案的上部部分上。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案根據35 USC § 119主張於2022年6月28日在韓國智慧財產局（Korean Intellectual Property Office，KIPO）提出申請的韓國專利申請案第10-2022-0078640號的優先權，所述韓國專利申請案的全部揭露內容併入本案供參考。
實施例是有關於一種半導體裝置。更具體而言，實施例是有關於一種動態隨機存取記憶體（dynamic random access memory，DRAM）裝置。
DRAM裝置的單位胞元（unit cell）可包括凹陷通道電晶體（recessed channel transistor）及電容器。凹陷通道電晶體可包括主動圖案及隱埋於裝置隔離圖案中的閘極結構。隨著DRAM裝置被高度積體，閘極結構之間的間隙可減小。因此，閘極結構的干擾（disturbance）可能導致凹陷通道電晶體的失靈（malfunction）及單位胞元的操作故障（operation failure）。
實例性實施例提供一種具有極佳操作特性的半導體裝置。
根據實例性實施例，提供一種半導體裝置。所述半導體裝置包括：基板，在第一方向及垂直於第一方向的第二方向上延伸；第一主動圖案，包括在記憶體胞元區（memory cell region）中的基板的上部部分中，且具有在與第一方向斜交的第三方向上延伸的隔離形狀（isolated shape），第三方向是第一主動圖案的長軸方向（major axis direction）。提供第一裝置隔離圖案，所述第一裝置隔離圖案設置於第一溝渠內部且覆蓋第一主動圖案的側壁，所述第一溝渠包括在記憶體胞元區中的基板中。第一閘極結構設置於閘極溝渠內部，所述閘極溝渠在第一主動圖案的上部部分及第一裝置隔離圖案的上部部分上在第一方向上延伸。障壁雜質區（barrier impurity region）選擇性地僅形成於第一主動圖案的長軸的兩個側壁的表面上。第一雜質區及第二雜質區設置於與第一閘極結構的兩側相鄰的第一主動圖案的上部部分上。
根據實例性實施例，提供一種半導體裝置。所述半導體裝置包括基板，所述基板包括記憶體胞元區、核心-周邊區（core-peripheral region）以及位於記憶體胞元區與核心-周邊區之間的邊界區（boundary region）。第一主動圖案及第一裝置隔離圖案在記憶體胞元區中設置於基板的上部部分上。提供填充第二溝渠的第二裝置隔離圖案，所述第二溝渠在基板中包括於位於記憶體胞元區與核心-周邊區之間的邊界區中。提供填充第三溝渠的第三裝置隔離圖案，所述第三溝渠在基板中包括於核心-周邊區中。第一閘極結構設置於閘極溝渠內部，所述閘極溝渠在第一主動圖案的上部部分及第一裝置隔離圖案的上部部分上在第一方向上延伸。障壁雜質區選擇性地僅形成於第一主動圖案的長軸的兩個側壁的表面上。第一雜質區及第二雜質區設置於與第一閘極結構的兩側相鄰的第一主動圖案的上部部分上。第二溝渠的底表面具有不平的台階形狀（step shape）。
根據實例性實施例，提供一種半導體裝置。所述半導體裝置包括基板，所述基板包括記憶體胞元區、核心-周邊區以及位於記憶體胞元區與核心-周邊區之間的邊界區。第一主動圖案及第一裝置隔離圖案在記憶體胞元區中設置於基板的上部部分上。提供填充第二溝渠的第二裝置隔離圖案，所述第二溝渠在基板中包括於位於記憶體胞元區與核心-周邊區之間的邊界區中。提供填充第三溝渠的第三裝置隔離圖案，所述第三溝渠在基板中包括於核心-周邊區中。第一閘極結構設置於閘極溝渠內部，所述閘極溝渠在第一主動圖案的上部部分及第一裝置隔離圖案的上部部分上在第一方向上延伸。障壁雜質區選擇性地僅形成於第一主動圖案的長軸的兩個側壁的表面上，且摻雜有矽鍺或氟。第一雜質區及第二雜質區設置於與第一閘極結構的兩側相鄰的第一主動圖案的上部部分上。提供電性連接至第一雜質區的位元線結構。提供電性連接至第二雜質區的電容器。
根據示例性實施例的半導體裝置，障壁雜質區可選擇性地僅形成於第一主動圖案的長軸的所述兩個側壁的表面上。由於提供障壁雜質區，因此可抑制電荷自位於第二雜質區下方的第一主動圖案向閘極結構的底表面的下部部分的移動及洩漏。因此，可減少由電晶體的干擾操作（disturbance operation）引起的操作故障。
在下文中，將參照附圖詳細闡述本揭露的示例性實施例。
在下文中，平行於基板的頂表面且彼此垂直的兩個方向將分別被定義為第一方向及第二方向。另外，平行於基板的頂表面且與第一方向斜交的方向（即，對角線方向）將被定義為第三方向，而平行於基板的頂表面且垂直於第三方向的方向將被定義為第四方向。
圖1及圖2是示出根據示例性實施例的DRAM裝置的平面圖及剖視圖。圖3及圖4是示出DRAM裝置的位於記憶體胞元區中的第一主動圖案及第一閘極結構的平面圖及立體圖。圖5至圖7是示出根據示例性實施例的DRAM裝置的位於記憶體胞元區、核心-周邊區及邊界區中的主動圖案及裝置隔離圖案的剖視圖。
圖2是沿圖1所示的線I-I'及II-II'截取的剖視圖。在圖2中，沿線I-I'截取的剖視圖對應於沿障壁雜質區截取的圖。
參照圖1至圖4，可提供基板100。基板100可包括記憶體胞元區A、核心-周邊區B以及位於記憶體胞元區A與核心-周邊區B之間的邊界區C。
基板100可包含單晶半導體材料。基板100可包含例如矽、鍺及矽鍺等半導體材料。根據示例性實施例，基板100可由單晶矽形成。
核心-周邊區B可與記憶體胞元區A的邊緣間隔開以環繞記憶體胞元區A。邊界區C可為用於將記憶體胞元區A自核心-周邊區B分離的區。
基板100中可設置有溝渠，且溝渠內部可嵌置有絕緣材料以形成裝置隔離圖案。其中形成有裝置隔離圖案的區可被提供為裝置分離區（device separation region）。基板100的在溝渠之間突出的區可被定義為主動圖案。主動圖案的頂表面可被提供為主動區。
在基板100中在記憶體胞元區A中可設置有第一溝渠120。在記憶體胞元區A中在第一溝渠120之間可形成有第一主動圖案130。第一溝渠120中可設置有第一裝置隔離圖案170a。第一裝置隔離圖案170a可覆蓋第一主動圖案130的側壁。
第一主動圖案130中的每一者可具有在第三方向上延伸的隔離形狀。舉例而言，第三方向可為縱向方向，即記憶體胞元區A中的第一主動圖案130的長軸方向。第四方向可為第一主動圖案130的短軸方向（minor axis direction）。第一主動圖案130可包括長軸的第一側壁表面及第二側壁表面、以及短軸的第三側壁表面及第四側壁表面。第一主動圖案130可規則地排列，同時在第一方向及第二方向上彼此間隔開。
在邊界區C中的整個基板100之上可設置有第二溝渠122a，且第二溝渠122a內部可設置有第二裝置隔離圖案170b。邊界區C可具有足以將記憶體胞元區A自核心-周邊區B分離的寬度。因此，第二溝渠122a的寬度可較第一溝渠120的寬度寬。
第二溝渠122a的底表面可具有不平的台階。第二溝渠122a可包括：在邊界區C中與記憶體胞元區A相鄰的第一區；在邊界區C中與核心-周邊區B相鄰的第二區；以及位於第一區與第二區之間的第三區。根據示例性實施例，在邊界區C中，第一區的底表面可具有第一台階，第二區的底表面可具有第二台階，且第三區的底表面可具有較第一台階及第二台階中的每一者低的第三台階。所述台階可指示底表面的高度。
作為一個實例，如圖5中所示，第一台階與第二台階可實質上相同，且第三台階可低於第一台階及第二台階中的每一者。
作為另一實例，如圖6中所示，第二台階可高於第一台階，且第三台階可低於第一台階及第二台階中的每一者。
作為又一實例，如圖7中所示，第二台階可低於第一台階，且第三台階可低於第一台階及第二台階中的每一者。
在基板100中在核心-周邊區B中可設置有第三溝渠124，且第三裝置隔離圖案170c可設置於第三溝渠124內部。基板100的上面未形成第三裝置隔離圖案170c的區可為第三主動圖案。第三主動圖案的頂表面可被提供為主動區。
第一裝置隔離圖案170a、第二裝置隔離圖案170b及第三裝置隔離圖案170c中的每一者可包含絕緣材料。根據示例性實施例，第一裝置隔離圖案至第三裝置隔離圖案170a、170b及170c中的每一者可包含氧化矽及/或氮化矽。
障壁雜質區140可選擇性地僅設置於記憶體胞元區A中的第一主動圖案130中的每一者的長軸的第一側壁表面及第二側壁表面上。障壁雜質區140可包含當摻雜至基板100時具有負電荷的第一雜質。舉例而言，當被摻雜時，障壁雜質區140可相對於基板100具有負電荷。第一雜質可包括鍺或氟。
由於障壁雜質區140形成於第一主動圖案130的長軸的在第四方向上彼此面對的第一側壁表面與第二側壁表面上，因此障壁雜質區140可在第四方向上彼此面對。因此，障壁雜質區140可形成於第一主動圖案130在第四方向上的邊緣處，且可不形成於第一主動圖案130在第四方向上的中心部分處。
另外，障壁雜質區140可不形成於第一主動圖案130的短軸的第三側壁表面及第四側壁表面上。舉例而言，障壁雜質區140可不形成於第一主動圖案130在第三方向上的端部的側壁上。
同時，障壁雜質區140可不形成於核心-周邊區B中的第三主動圖案中。核心-周邊區B上可不設置有凹陷通道電晶體，且核心-周邊區B上可僅設置有平面電晶體（planar transistor）。舉例而言，核心-周邊區B中可不設置有隱埋於基板中的閘極結構。因此，可不需要障壁雜質區140。
在記憶體胞元區A中，DRAM裝置可包括凹陷通道電晶體、位元線結構226、接觸插塞252、搭接接墊（landing pad）254及電容器280。DRAM裝置的單位記憶體胞元可包括凹陷通道電晶體以及電容器280。
記憶體胞元區A中的第一主動圖案130及第一裝置隔離圖案170a的上部部分上可設置有在第一方向上延伸的閘極溝渠180。閘極溝渠180內部可設置有第一閘極結構190。第一閘極結構190可在第一方向上延伸。第一閘極結構190可包括形成於第一主動圖案130內部的第一部分及形成於第一裝置隔離圖案170a內部的第二部分。
在一個單位第一主動圖案130中兩個第一閘極結構190可彼此間隔開。在一個單位第一主動圖案130中可形成有兩個凹陷通道電晶體。第一裝置隔離圖案170a中的每一者中可設置有與所述一個單位第一主動圖案130的兩端（即，在長軸方向上的兩端）接觸的一個第一閘極結構190。
第一閘極結構190的設置於第一主動圖案130內部的第一部分可被提供為凹陷電晶體的主閘極結構（main gate structure）190a。第一閘極結構190的設置於第一裝置隔離圖案170a內部的第二部分可被提供為實際上不作為電晶體來進行操作的傳輸閘極結構（pass gate structure）190b。
第一閘極結構190可包括閘極絕緣層192、閘極電極194及頂蓋圖案（capping pattern）196。
被提供為源極/汲極區的第一雜質區200a及第二雜質區200b可設置於與第一閘極結構190的兩側相鄰的第一主動圖案130的上部部分上。第一雜質區200a及第二雜質區200b可在第一主動圖案130的上部部分上設置於第一閘極結構190之間。第一閘極結構190以及第一雜質區200a及第二雜質區200b可被設置成凹陷通道電晶體，所述凹陷通道電晶體是記憶體胞元的選擇電晶體。
第一雜質區200a可位於第一主動圖案130在長軸方向上的中心部分處，且第二雜質區200b可位於第一主動圖案130在長軸方向上的兩個邊緣處。
記憶體胞元區A中的基板100、第一裝置隔離圖案170a及第一閘極結構190上可堆疊有第一絕緣圖案210及第二絕緣圖案212。舉例而言，第一絕緣圖案210可包含例如氧化矽等氧化物，且第二絕緣圖案212可包含例如氮化矽等氮化物。
在記憶體胞元區A中，在基板100的上面未形成第一絕緣圖案210及第二絕緣圖案212的局部區中可包括凹陷部（recess）。第一雜質區200a的頂表面可經由凹陷部的底表面暴露出。
障壁雜質區140可被設置為用於防止已移動至第一主動圖案130的電荷洩漏至主閘極結構190a的下部部分的障壁。因此，障壁雜質區140的底表面可低於第一閘極結構190的底表面。舉例而言，障壁雜質區140可自第一主動圖案130的頂表面延伸至第一裝置隔離圖案170a的底表面的下部部分。障壁雜質區140可與第一雜質區200a及第二雜質區200b局部地交疊。
在記憶體胞元區A中，第二絕緣圖案212及所述凹陷部上可設置有位元線結構226。位元線結構226可電性連接至第一雜質區200a。
位元線結構226可包括第一導電圖案220、第一障壁金屬圖案（未示出）、第一金屬圖案222及第一硬遮罩圖案224。
第一導電圖案220可包含例如摻雜有雜質的複晶矽。第一障壁金屬圖案可包含例如氮化鎢、氮化鈦、鈦、氮化鉭、鉭或TiSiN。第一金屬圖案222可包含例如鎢。第一硬遮罩圖案224可包含例如氮化矽。
位元線結構226可在第二方向上延伸，且在第一方向上可形成有多個位元線結構226。根據示例性實施例，位元線結構226的側壁上可設置有間隔件（spacer）（未示出）。儘管未示出，然而間隔件可具有其中在側向上堆疊有多個間隔件的結構。
在基板100上在核心-周邊區B中可設置有平面型第二閘極結構236。第二閘極結構236可具有其中堆疊有閘極絕緣層圖案228、第二導電圖案230、第二障壁金屬圖案（未示出）、第二金屬圖案232及第二硬遮罩圖案234的結構。第二閘極結構236的側壁上可設置有間隔件240。
根據示例性實施例，位元線結構226的其中堆疊有第一導電圖案220、第一障壁金屬圖案、第一金屬圖案222及第一硬遮罩圖案224的結構可與第二閘極結構236的其中堆疊有第二導電圖案230、第二障壁金屬圖案、第二金屬圖案232及第二硬遮罩圖案234的結構相同。
可提供第一層間絕緣層（未示出），所述第一層間絕緣層填充位元線結構226之間的間隙且覆蓋位元線結構226及第二閘極結構236。
記憶體胞元區A上可設置有穿過第一層間絕緣層、第二絕緣圖案212及第一絕緣圖案210以與第二雜質區200b接觸的接觸插塞252及搭接接墊254。接觸插塞252可設置於位元線結構226之間。搭接接墊254可形成於接觸插塞252上。搭接接墊254之間可設置有絕緣圖案256。
搭接接墊254、絕緣圖案256及第一層間絕緣層上可設置有蝕刻終止層260。可提供穿過蝕刻終止層260以與搭接接墊254接觸的電容器280。
蝕刻終止層260可包含例如氮化矽、氮氧化矽及類似材料。
電容器280可包括下部電極270、介電層272及上部電極274。下部電極270的底表面可與搭接接墊254接觸。因此，電容器280可電性連接至第二雜質區200b。
根據示例性實施例，下部電極270可包含氮化鈦（TiN）或鈦（Ti）。根據示例性實施例，介電層272可包含具有高介電常數的金屬氧化物。舉例而言，介電層272可包含HfO 2、ZrO 2、TiO 2、TaO或La 2O 3，或者可由HfO 2、ZrO 2、TiO 2、TaO或La 2O 3形成。上部電極274可包含例如選自氮化鈦（TiN）、鈦（Ti）、鉭（Ta）、氮化鉭（TaN）、釕（Ru）、鎢、氮化鎢、Nb、NbN、氧化銦錫（indium tin oxide，ITO）、摻雜Ta的SnO 2、摻雜Nb的SnO 2、摻雜Sb的SnO 2及摻雜V的SnO 2的至少一者。
在下文中，將闡述具有上述結構的DRAM裝置的記憶體胞元的操作。
首先，可導通與所選擇記憶體胞元對應的凹陷通道電晶體的主閘極結構190a，且電荷可被充入於電性連接至凹陷通道電晶體的電容器280中。此後，可關斷主閘極結構190a，且可藉由充入於電容器280中的電荷來寫入資料。
同時，傳輸閘極結構190b可設置於與所選擇記憶體胞元的第一主動圖案130相鄰的第一裝置隔離圖案170a內部。隨著DRAM裝置被積體，傳輸閘極結構190b可與第一主動圖案130的第二雜質區200b相鄰，以使得傳輸閘極結構190b可實行干擾操作，在所述干擾操作中，傳輸閘極結構190b以與實際電晶體相似的方式被導通及關斷。
如上所述，當藉由傳輸閘極結構190b達成的干擾電晶體（disturbance transistor）被導通時，儲存於電容器280中的電荷可經由搭接接墊254及接觸插塞252移動至第二雜質區200b及設置於第二雜質區200b下方的第一主動圖案130。另外，當藉由傳輸閘極結構190b達成的干擾電晶體被關斷時，已移動至第一主動圖案130的電荷可移動回電容器280，從而充入於電容器280中。
然而，在電荷移動至位於主閘極結構190a與第一裝置隔離圖案170a之間的第一主動圖案130之後，電荷可能自第一主動圖案130的下部部分洩漏至主閘極結構190a的底表面的下部部分。在此種情形中，由於電荷可能無法移動回電容器280，因此儲存於電容器280中的電荷的數目可能減少，且儲存於電容器280中的資料可能改變。
在上述記憶體胞元的情形中，障壁雜質區140可設置於第一主動圖案130的長軸的第一側壁表面及第二側壁表面上。障壁雜質區140可具有負電荷。另外，障壁雜質區140可不設置於第一主動圖案130的第三側壁表面及第四側壁表面上。
因此，電場可施加至已自電容器280移動至第一主動圖案130的電荷，以使得所述電荷可自第一主動圖案130的長軸的第一側壁表面及第二側壁表面彼此排斥，且所述電荷經由第一主動圖案130的第一側壁表面及第二側壁表面向主閘極結構190a的下部部分的洩漏可得到抑制。另外，由於障壁雜質區140不設置於第一主動圖案130的短軸的第三側壁表面及第四側壁表面上，因此電場可不施加至已自電容器280移動至第一主動圖案130的電荷，以使得所述電荷能夠移動至第一主動圖案130的中心部分。
因此，即使當電荷自電容器280移動至第一主動圖案130時，所述電荷亦可移動回電容器280，而不會洩漏至主閘極結構190a的底表面的下部部分。因此，可維持儲存於電容器280中的資料。
圖8至圖21是示出根據示例性實施例的用於形成半導體裝置的主動圖案的方法的剖視圖及平面圖。
圖8、圖9、圖11及圖13至圖16是沿圖1所示的線III-III'截取的剖視圖。圖10及圖12是示出記憶體胞元區的平面圖。圖17至圖21是沿圖1所示的線I-I'及線II-II'截取的剖視圖。
參照圖8，可提供基板100，基板100包括記憶體胞元區A、核心-周邊區B以及位於記憶體胞元區A與核心-周邊區B之間的邊界區C。可在基板100上形成用於形成溝渠的遮罩圖案結構106。
在基板100上形成於記憶體胞元區A中的遮罩圖案結構106可覆蓋其中欲形成第一主動圖案的區。舉例而言，遮罩圖案結構106之間的區可為其中欲形成第一裝置隔離圖案170a的區。遮罩圖案結構106可完全地覆蓋核心-周邊區B中的基板100。另外，遮罩圖案結構106可局部地覆蓋與核心-周邊區B相鄰的邊界區C中的基板100，且可暴露出其餘的邊界區C中的所有的基板100。
根據示例性實施例，遮罩圖案結構106可具有其中堆疊有至少兩個遮罩圖案的結構。遮罩圖案結構106中所包括的至少一個圖案可包含相對於基板100而言具有選擇性（selectivity）的材料。根據示例性實施例，遮罩圖案結構106可具有其中堆疊有氧化矽層圖案102及複晶矽圖案104的結構。
根據示例性實施例，可藉由四重圖案化技術（quadruple patterning technique，QPT）製程或雙重圖案化技術（double patterning technique，DPT）製程來形成遮罩圖案結構106。
可形成第一光阻劑層以覆蓋遮罩圖案結構106。可藉由微影製程（photolithography process）對第一光阻劑層進行圖案化，以形成覆蓋核心-周邊區B上的遮罩圖案結構106的第一光阻劑圖案110。在此種情形中，第一光阻劑圖案110亦可形成於在邊界區C上局部地形成的遮罩圖案結構106上。另外，第一光阻劑圖案110可不形成於邊界區C中的基板100、記憶體胞元區A中的基板100以及遮罩圖案結構106上。
參照圖9及圖10，可藉由使用遮罩圖案結構106及第一光阻劑圖案110作為蝕刻遮罩蝕刻基板100的上部部分來形成溝渠。
藉由以上製程，可在記憶體胞元區A中形成第一溝渠120及第一主動圖案130。可在邊界區C中形成初步第二溝渠122。在此種情形中，由於核心-周邊區B中的基板100被遮罩圖案結構106及第一光阻劑圖案110覆蓋，因此可不在核心-周邊區B中形成溝渠。
第一主動圖案130中的每一者可具有隔離形狀，在所述隔離形狀中，第三方向是縱向方向。
在實行蝕刻製程之後，可蝕刻邊界區C及記憶體胞元區A上的遮罩圖案結構106，以使得可移除遮罩圖案結構106的部分（例如，減小遮罩圖案結構106的厚度）。然而，與邊界區C及記憶體胞元區A形成對照，蝕刻核心-周邊區B中的基板100上的遮罩圖案結構106可較少地移除遮罩圖案結構106。舉例而言，在蝕刻之後，遮罩圖案結構106的厚度在核心-周邊區B中可較在邊界區C及記憶體胞元區A中大。然而，第一光阻劑圖案110可藉由核心-周邊區B、邊界區C及記憶體胞元區A中的蝕刻製程被移除。
參照圖11及圖12，可利用第一雜質來選擇性地摻雜記憶體胞元區A中的第一主動圖案130中的每一者的長軸的第一側壁表面及第二側壁表面，以形成障壁雜質區140。由於摻雜所述雜質，障壁雜質區140可具有負電荷。
根據示例性實施例，可藉由傾斜離子植入製程（inclined ion implantation process）來實行利用第一雜質進行摻雜的製程。根據離子植入製程，可以第一傾斜度實行離子植入，以利用第一雜質來摻雜第一主動圖案130中的每一者的第一側壁表面，且可以第二傾斜度實行離子植入，以利用第一雜質來摻雜第一主動圖案130中的每一者的第二側壁表面。因此，在第四方向上彼此面對的第一主動圖案130中的每一者的第一側壁表面及第二側壁表面可摻雜有第一雜質。
摻雜至障壁雜質區140的第一雜質可包括鍺或氟。障壁雜質區140可施加電場，以使得已自電容器280移動的電子可不移動至第一閘極結構190的下部部分而被耗散掉。
由於障壁雜質區140形成於第一主動圖案130中的每一者內的長軸的第一側壁表面及第二側壁表面中的每一者上，因此障壁雜質區140可在第四方向上彼此面對。舉例而言，障壁雜質區140可形成於第一主動圖案130在第四方向上的兩端的表面上。
當在平面圖中觀察時，僅第一主動圖案130在第四方向上的邊緣區可摻雜有第一雜質，而第一主動圖案130在第四方向上的中心部分可不摻雜有第一雜質。
另外，可不在第一主動圖案130的短軸的第三側壁表面及第四側壁表面上形成障壁雜質區140。舉例而言，可不在第一主動圖案130在第三方向上的兩端的側壁上形成障壁雜質區140。
當第一主動圖案130在短軸方向上的第三側壁表面及第四側壁表面摻雜有第一雜質時，所述第一雜質可朝向第一主動圖案130的中心部分施加電場，以使得已自電容器280移動的電子可移動至第一閘極結構190的下部部分而被耗散掉。因此，較佳地，障壁雜質區140可不形成於第一主動圖案130的短軸的第三側壁表面及第四側壁表面上。
同時，由於核心-周邊區B中的基板100被遮罩圖案結構106覆蓋，因此可不摻雜第一雜質。
參照圖13，可形成初步犧牲層以完全地填充第一溝渠120及初步第二溝渠122。在此種情形中，初步犧牲層可覆蓋遮罩圖案結構106。此後，可藉由對初步犧牲層進行平坦化來形成犧牲層150，以使得可暴露出遮罩圖案結構106的頂表面。平坦化製程可包括回蝕製程（etch-back process）及/或化學機械研磨製程（chemical mechanical polishing process）。
可使用具有極佳的間隙填充特性且容易藉由蝕刻製程移除的材料來形成犧牲層150。根據示例性實施例，可使用旋塗式硬遮罩材料（spin-on hard mask material）、氮化矽或氧化矽來形成犧牲層150。
參照圖14，可形成第二光阻劑層以覆蓋遮罩圖案結構106及犧牲層150。可藉由微影製程對第二光阻劑層進行圖案化以形成第二光阻劑圖案160。
第二光阻劑圖案160可覆蓋記憶體胞元區A上的犧牲層150以及邊界區C的與記憶體胞元區A相鄰的部分上的犧牲層150。邊界區C的其餘部分上的犧牲層150以及遮罩圖案結構106可藉由第二光阻劑圖案160暴露出。
另外，第二光阻劑圖案160可選擇性地暴露出核心-周邊區B中的基板100的其中欲形成第三裝置隔離圖案170c的區。舉例而言，第二光阻劑圖案160可完全地覆蓋核心-周邊區B的與主動區對應的區。
參照圖15，可藉由使用第二光阻劑圖案160作為蝕刻遮罩來非等向性地蝕刻遮罩圖案結構106及犧牲層150。
隨後，可蝕刻設置於核心-周邊區B中的遮罩圖案結構106下方的基板100以形成第三溝渠124。核心-周邊區B中的基板100的其中未形成第三溝渠124的區可被提供為主動區。
另外，根據蝕刻製程，可附加地蝕刻邊界區C中的犧牲層150及位於遮罩圖案結構106下方的基板100，以在邊界區C中形成第二溝渠122a。根據蝕刻製程，可移除邊界區C中的初步第二溝渠122的側壁的摻雜有第一雜質的部分。
當實行蝕刻製程時，第二光阻劑圖案160及遮罩圖案結構106的大部分可被移除。
第二溝渠122a可包括在用於形成第一溝渠120的蝕刻製程中預蝕刻的部分以及在用於形成第三溝渠124的蝕刻製程中附加地蝕刻的部分。在用於形成第三溝渠124的蝕刻製程中，犧牲層150的區的蝕刻速率可快於邊界區C中的基板100的區的蝕刻速率。因此，位於犧牲層150的所述區下方的第二溝渠122a的其中基板100被附加地蝕刻的區可具有最低的底表面。
如上所述，第二溝渠122a的底表面可具有不平的台階。根據示例性實施例，在邊界區C中與記憶體胞元區A相鄰的第一區的底表面可具有第一台階，與核心-周邊區B相鄰的第二區的底表面可具有第二台階，且位於第一區與第二區之間的第三區的底表面可具有較第一台階及第二台階中的每一者低的第三台階。所述台階可指示底表面的頂表面的高度。
根據蝕刻製程，第二溝渠122a的底表面的台階的形狀可根據基板100被蝕刻的厚度而變化。
作為一個實例，可將邊界區C中的遮罩圖案結構106下方的基板100蝕刻至與和邊界區C相鄰的第一溝渠120的底表面相同的深度。在此種情形中，如圖15中所示，第一台階與第二台階可實質上相同，且第三台階可低於第一台階及第二台階中的每一者。
作為另一實例，可將邊界區C中的遮罩圖案結構106下方的基板100蝕刻至較與邊界區C相鄰的第一溝渠120的底表面高的位置。在此種情形中，如圖6中所示，第二台階可高於第一台階，且第三台階可低於第一台階及第二台階中的每一者。
作為又一實例，可將邊界區C中的遮罩圖案結構106下方的基板100蝕刻至較與邊界區C相鄰的第一溝渠120的底表面低的位置。在此種情形中，如圖7中所示，第二台階可低於第一台階，且第三台階可低於第一台階及第二台階中的每一者。
參照圖16，可移除犧牲層150。另外，可移除其餘的遮罩圖案結構106。
可在第一溝渠至第三溝渠120、122a及124內部形成絕緣膜，以使得可在第一溝渠至第三溝渠120、122a及124內部分別形成第一裝置隔離圖案至第三裝置隔離圖案170a、170b及170c。
在下文中，將參照沿圖1所示的線I-I'及II-II'截取的剖視圖給出說明。
參照圖17，可蝕刻記憶體胞元區A中的第一主動圖案130及第一裝置隔離圖案170a的上部部分，以形成在第一方向上延伸的閘極溝渠180。可在閘極溝渠180內部形成第一閘極結構190。
可利用N型雜質來摻雜位於第一閘極結構190的兩側上的第一主動圖案130的上部部分，以形成第一雜質區200a及第二雜質區200b。第一雜質區200a及第二雜質區200b可被提供為凹陷通道電晶體的源極及汲極。第一雜質區200a可位於第一主動圖案130在長軸方向上的中心部分處，且第二雜質區200b可位於第一主動圖案130在長軸方向上的兩個邊緣處。
第一閘極結構190可包括閘極絕緣層192、閘極電極194及頂蓋圖案196。設置於第一主動圖案130內部的第一閘極結構190可被提供為包括於記憶體胞元中的凹陷通道電晶體的主閘極結構190a。設置於第一裝置隔離圖案170a內部的第一閘極結構190可被提供為實際上不作為電晶體來進行操作的傳輸閘極結構190b。
參照圖18，可在基板100、第一裝置隔離圖案至第三裝置隔離圖案170a、170b及170c以及第一閘極結構190上形成第一絕緣圖案210及第二絕緣圖案212。可在上面未形成第一絕緣圖案210及第二絕緣圖案212的一些基板100中形成凹陷部（未示出）。第一雜質區200a的頂表面可經由凹陷部的底表面暴露出。
可在記憶體胞元區A中的第二絕緣圖案212及所述凹陷部上形成在第二方向上延伸的位元線結構226。可將位元線結構226電性連接至第一雜質區200a。另外，可在基板100上在核心-周邊區B中形成平面型第二閘極結構236。
位元線結構226可具有其中堆疊有第一導電圖案220、障壁金屬圖案（未示出）、第一金屬圖案222及第一硬遮罩圖案224的結構。第二閘極結構236可具有其中堆疊有閘極絕緣層圖案228、第二導電圖案230、第二障壁金屬圖案（未示出）、第二金屬圖案232及第二硬遮罩圖案234的結構。
根據示例性實施例，可在位元線結構226的側壁及第二閘極結構236的側壁上形成間隔件240。
可在與第二閘極結構236的兩側相鄰的核心-周邊區B中的基板100中形成雜質區242。
參照圖19，可形成覆蓋位元線結構226及第二閘極結構236的第一層間絕緣層250。
可藉由蝕刻第一層間絕緣層250的位於位元線結構226之間的部分來形成暴露出基板100的第二雜質區200b的接觸孔。可形成接觸插塞252及搭接接墊254以填充接觸孔的內部。可在搭接接墊254之間形成絕緣圖案256。
參照圖20，可在第一層間絕緣層250、搭接接墊254及絕緣圖案256上形成蝕刻終止層260。蝕刻終止層260可包含例如氮化矽、氮氧化矽及類似材料。
可在蝕刻終止層260上形成模具層（mold layer）262。可非等向性地蝕刻模具層262及蝕刻終止層260以形成用於形成電容器的孔。搭接接墊254的頂表面可經由所述孔的底表面暴露出。所述孔可以蜂巢結構進行排列，以分別位於六邊形的頂點及中心處。
可在模具層262上形成完全地填充所述孔的內部的下部電極層。根據示例性實施例，下部電極層可包含氮化鈦（TiN）或鈦（Ti）。此後，下部電極層可經歷回蝕，以在所述孔內部形成下部電極270。
參照圖21，可移除模具層262。移除製程可包括等向性蝕刻製程（isotropic etching process），且可包括例如濕式蝕刻製程（wet etching process）。
可在下部電極270及蝕刻終止層260的表面上形成介電層272。介電層272可包含具有高介電常數的金屬氧化物。舉例而言，介電層272可包含HfO 2、ZrO 2、TiO 2、TaO或La 2O 3，或者可由HfO 2、ZrO 2、TiO 2、TaO或La 2O 3形成。可在介電層272上形成上部電極274。因此，可形成包括下部電極270、介電層272及上部電極274的電容器280。可將電容器280電性連接至第二雜質區200b。
藉由以上製程，可製造DRAM裝置。DRAM裝置可被配置成使得可在記憶體胞元區A中的第一主動圖案130的長軸的第一側壁表面及第二側壁表面上形成障壁雜質區140。因此，即使當儲存於電容器280中的電荷經由搭接接墊254及接觸插塞252移動至第一主動圖案130時，障壁雜質區140亦可抑制所述電荷向第一閘極結構190的底表面的下部部分的移動及耗散。因此，DRAM裝置的記憶體胞元的失靈可減少。
圖22是示出根據示例性實施例的DRAM裝置的位於記憶體胞元區、核心-周邊區及邊界區中的主動圖案及裝置隔離圖案的剖視圖。
以下將闡述的DRAM裝置可具有與參照圖1及圖2闡述的DRAM裝置相同的結構。然而，僅在邊界區中的第二溝渠的底表面的台階的形狀上存在差異。因此，將主要闡述邊界區中的第二溝渠的底表面的台階。
參照圖22，第二溝渠322a的底表面可具有不平的台階。第二溝渠322a可包括在邊界區C中與記憶體胞元區A相鄰的第一區以及在邊界區C中與核心-周邊區B相鄰的第二區。
根據示例性實施例，在邊界區C中，第一部分的底表面可具有第一台階，且第二部分的底表面可具有較第一台階低的第二台階。因此，當在剖視圖中觀察時，第二溝渠322a的底表面可具有台階形狀。
圖22中所示DRAM裝置可藉由與參照圖8至圖21闡述的用於製造DRAM裝置的方法相似的方法來形成。然而，蝕刻遮罩的位置可局部地改變。
圖23至圖26是示出根據示例性實施例的用於製造DRAM裝置的方法的剖視圖。
參照圖23，可提供基板100，基板100包括記憶體胞元區A、核心-周邊區B以及位於記憶體胞元區A與核心-周邊區B之間的邊界區C。可在基板100上形成用於形成溝渠的遮罩圖案結構306。
在基板100上形成於記憶體胞元區A中的遮罩圖案結構306可覆蓋其中欲形成第一主動圖案的區。舉例而言，遮罩圖案結構306之間的區可為其中欲形成第一裝置隔離圖案的區。遮罩圖案結構306可完全地覆蓋核心-周邊區B中的基板100。另外，遮罩圖案結構106可暴露出邊界區C中的所有的基板100。
此後，可形成覆蓋核心-周邊區上的遮罩圖案結構306的第一光阻劑圖案110。第一光阻劑圖案110可不形成於邊界區C及記憶體胞元區A上的基板100以及遮罩圖案結構306上。
參照圖24，可藉由使用遮罩圖案結構306及第一光阻劑圖案110作為蝕刻遮罩蝕刻基板100的上部部分來形成溝渠。
藉由以上製程，可在記憶體胞元區A中形成第一溝渠120及第一主動圖案130。可在邊界區C中形成初步第二溝渠322。在此種情形中，由於核心-周邊區B中的基板100被遮罩圖案結構306及第一光阻劑圖案110覆蓋，因此可不在核心-周邊區B中形成溝渠。
此後，可利用第一雜質來選擇性地摻雜記憶體胞元區A中的第一主動圖案130的長軸的第一側壁表面及第二側壁表面，以形成障壁雜質區140。
在此種情形中，亦可在與核心-周邊區B相鄰的初步第二溝渠322的側壁上形成障壁雜質區140。
參照圖25，可形成初步犧牲層以完全地填充第一溝渠120及初步第二溝渠322。此後，可藉由對初步犧牲層進行平坦化來形成犧牲層150，以使得可暴露出遮罩圖案結構306的頂表面。
可形成第二光阻劑層以覆蓋遮罩圖案結構306及犧牲層150。可藉由微影製程對第二光阻劑層進行圖案化以形成第二光阻劑圖案160。
第二光阻劑圖案160可覆蓋記憶體胞元區A上的犧牲層150以及邊界區C的與記憶體胞元區A相鄰的部分上的犧牲層150。邊界區C的其餘部分上的犧牲層150以及遮罩圖案結構306可藉由第二光阻劑圖案暴露出。
另外，第二光阻劑圖案160可選擇性地暴露出核心-周邊區B中的基板的其中欲形成第三裝置隔離圖案的區。舉例而言，第二光阻劑圖案160可完全地覆蓋核心-周邊區B的與主動區對應的區。
參照圖26，可藉由使用第二光阻劑圖案160作為蝕刻遮罩來非等向性地蝕刻遮罩圖案結構306及犧牲層150。
隨後，可蝕刻設置於核心-周邊區B中的遮罩圖案結構306下方的基板100以形成第三溝渠124。核心-周邊區B中的基板100的其中未形成第三溝渠124的區可被提供為主動區。
另外，根據蝕刻製程，可附加地蝕刻邊界區C中的犧牲層150及位於犧牲層150下方的基板100，以在邊界區C中形成第二溝渠322a。
第二溝渠322a可包括在用於形成第一溝渠120的蝕刻製程中預蝕刻的部分以及在用於形成第三溝渠124的蝕刻製程中蝕刻的部分。
如上所述，第二溝渠322a的底表面可具有不平的台階。根據示例性實施例，第二溝渠322a可包括在邊界區C中與記憶體胞元區A相鄰的第一區以及在邊界區C中與核心-周邊區B相鄰的第二區。
根據示例性實施例，在邊界區C中，第一部分的底表面可具有第一台階，且第二部分的底表面可具有較第一台階低的第二台階。因此，當在剖視圖中觀察時，第二溝渠322a的底表面可具有台階形狀。
此後，可藉由實行與參照圖16至圖21闡述的製程相同的製程來製造DRAM裝置。
100:基板 102:氧化矽層圖案 104:複晶矽圖案 106、306:遮罩圖案結構 110:第一光阻劑圖案 120:第一溝渠 122、322:初步第二溝渠 122a、322a:第二溝渠 124:第三溝渠 130:第一主動圖案 140:障壁雜質區 150:犧牲層 160:第二光阻劑圖案 170a:第一裝置隔離圖案 170b:第二裝置隔離圖案 170c:第三裝置隔離圖案 180:閘極溝渠 190:第一閘極結構 190a:主閘極結構 190b:傳輸閘極結構 192:閘極絕緣層 194:閘極電極 196:頂蓋圖案 200a:第一雜質區 200b:第二雜質區 210:第一絕緣圖案 212:第二絕緣圖案 220:第一導電圖案 222:第一金屬圖案 224:第一硬遮罩圖案 226:位元線結構 228:閘極絕緣層圖案 230:第二導電圖案 232:第二金屬圖案 234:第二硬遮罩圖案 236:第二閘極結構 240:間隔件 242:雜質區 250:第一層間絕緣層 252:接觸插塞 254:搭接接墊 256:絕緣圖案 260:蝕刻終止層 262:模具層 270:下部電極 272:介電層 274:上部電極 280:電容器 A:記憶體胞元區 B:核心-周邊區 C:邊界區 I-I'、II-II'、III-III':線
圖1及圖2是示出根據示例性實施例的DRAM裝置的平面圖及剖視圖。 圖3及圖4是示出DRAM裝置的位於記憶體胞元區中的第一主動圖案及第一閘極結構的平面圖及立體圖。 圖5至圖7是示出根據示例性實施例的DRAM裝置的位於記憶體胞元區、核心-周邊區及邊界區中的主動圖案及裝置隔離圖案的剖視圖。 圖8至圖21是示出根據示例性實施例的用於形成半導體裝置的主動圖案的方法的剖視圖及平面圖。 圖22是示出根據示例性實施例的DRAM裝置的位於記憶體胞元區、核心-周邊區及邊界區中的主動圖案及裝置隔離圖案的剖視圖。 圖23至圖26是示出根據示例性實施例的用於製造DRAM裝置的方法的剖視圖。
100:基板
120:第一溝渠
140:障壁雜質區
170a:第一裝置隔離圖案
170c:第三裝置隔離圖案
180:閘極溝渠
190:第一閘極結構
190a:主閘極結構
190b:傳輸閘極結構
192:閘極絕緣層
194:閘極電極
196:頂蓋圖案
200a:第一雜質區
200b:第二雜質區
210:第一絕緣圖案
212:第二絕緣圖案
220:第一導電圖案
222:第一金屬圖案
224:第一硬遮罩圖案
226:位元線結構
228:閘極絕緣層圖案
230:第二導電圖案
232:第二金屬圖案
234:第二硬遮罩圖案
236:第二閘極結構
240:間隔件
242:雜質區
250:第一層間絕緣層
252:接觸插塞
254:搭接接墊
256:絕緣圖案
260:蝕刻終止層
270:下部電極
272:介電層
274:上部電極
280:電容器
I-I'、II-II':線

Claims (10)

  1. 一種半導體裝置，包括： 基板，在第一方向及垂直於所述第一方向的第二方向上延伸； 第一主動圖案，包括於記憶體胞元區中的所述基板的上部部分中，且所述第一主動圖案具有在與所述第一方向斜交的第三方向上延伸的隔離形狀，所述第三方向是所述第一主動圖案的長軸方向； 第一裝置隔離圖案，形成於第一溝渠內部且覆蓋所述第一主動圖案的側壁，所述第一溝渠包括在所述記憶體胞元區中的所述基板中； 第一閘極結構，形成於閘極溝渠內部，所述閘極溝渠在所述第一主動圖案的上部部分及所述第一裝置隔離圖案的上部部分上在所述第一方向上延伸； 障壁雜質區，選擇性地僅形成於所述第一主動圖案的所述長軸的兩個側壁的表面上；以及 第一雜質區及第二雜質區，位於與所述第一閘極結構的兩側相鄰的所述第一主動圖案的所述上部部分上。
  2. 如請求項1所述的半導體裝置，其中所述障壁雜質區包含當摻雜至所述基板時具有負電荷的雜質。
  3. 如請求項1所述的半導體裝置，其中所述障壁雜質區中所包含的雜質包括矽鍺或氟。
  4. 如請求項1所述的半導體裝置，其中所述障壁雜質區不形成於所述第一主動圖案的短軸的側壁上。
  5. 如請求項1所述的半導體裝置，其中所述障壁雜質區的底表面低於所述第一閘極結構的底表面。
  6. 如請求項1所述的半導體裝置，其中所述障壁雜質區自所述第一主動圖案的頂表面延伸至位於所述第一裝置隔離圖案的底表面下方的部分。
  7. 如請求項1所述的半導體裝置，其中在一個第一主動圖案中兩個第一閘極結構彼此間隔開，且 一個第一閘極結構設置在接觸所述一個第一主動圖案在所述長軸方向上的兩端的第一裝置隔離圖案中的每一者中。
  8. 如請求項1所述的半導體裝置，其中所述第一雜質區位於所述第一主動圖案在所述長軸方向上的中心部分處， 所述第二雜質區位於所述第一主動圖案在所述長軸方向上的兩個邊緣處，且 所述半導體裝置更包括： 位元線結構，電性連接至所述第一雜質區；以及 電容器，電性連接至所述第二雜質區。
  9. 如請求項1所述的半導體裝置，其中第二溝渠包括在邊界區中的所述基板中，所述邊界區與所述記憶體胞元區的邊緣接觸， 設置填充所述第二溝渠的第二裝置隔離圖案，且 所述第二溝渠的底表面具有不平的台階形狀。
  10. 一種半導體裝置，包括： 基板，包括記憶體胞元區、核心-周邊區以及位於所述記憶體胞元區與所述核心-周邊區之間的邊界區； 第一主動圖案及第一裝置隔離圖案，形成在所述記憶體胞元區中的所述基板的上部部分上； 第二裝置隔離圖案，填充第二溝渠，所述第二溝渠包括於位於所述記憶體胞元區與所述核心-周邊區之間的所述邊界區中的所述基板中； 第三裝置隔離圖案，填充第三溝渠，所述第三溝渠包括於所述核心-周邊區中的所述基板中； 第一閘極結構，形成於閘極溝渠內部，所述閘極溝渠在所述第一主動圖案的上部部分及所述第一裝置隔離圖案的上部部分上在第一方向上延伸； 障壁雜質區，選擇性地僅形成於所述第一主動圖案的長軸的兩個側壁的表面上；以及 第一雜質區及第二雜質區，位於與所述第一閘極結構的兩側相鄰的所述第一主動圖案的所述上部部分上， 其中所述第二溝渠的底表面具有不平的台階形狀。
TW112115166A 2022-06-28 2023-04-24 半導體裝置 TWI844341B (zh)

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