KR20200079366A - 반도체 메모리 장치 - Google Patents

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interlayer insulating
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이동준
신상철
김봉수
김지영
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판, 상기 기판 상에 일 방향으로 연장된 비트라인 구조체, 상기 비트라인 구조체의 측벽 상에 배치되어 상기 기판에 접속된 스토리지 노드 콘택, 상기 비트라인 구조체와 상기 스토리지 노드 콘택 사이의 제1 및 제2 스페이서, 상기 비트라인 구조체 상의 층간 절연층, 상기 층간 절연층의 하면으로부터 상기 제1 및 제2 스페이서의 사이로 연장된 스페이서 캐핑 패턴 및 상기 층간 절연층을 관통하여 상기 스토리지 노드 콘택에 접속된 랜딩패드 구조체를 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 에어 갭을 갖는 스페이서 구조체를 포함하는 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에 일 방향으로 연장된 비트라인 구조체; 상기 비트라인 구조체의 측벽 상에 배치되어 상기 기판에 접속된 스토리지 노드 콘택; 상기 비트라인 구조체와 상기 스토리지 노드 콘택 사이의 제1 및 제2 스페이서; 상기 비트라인 구조체 상의 층간 절연층; 상기 층간 절연층의 하면으로부터 상기 제1 및 제2 스페이서의 사이로 연장된 스페이서 캐핑 패턴; 및 상기 층간 절연층을 관통하여 상기 스토리지 노드 콘택에 접속된 랜딩패드 구조체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 서로 이격된 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 활성 영역과 접속되어, 상기 기판을 가로지르는 비트라인 구조체; 상기 비트라인 구조체의 측벽 상의 스페이서 구조체; 상기 비트라인 구조체 및 상기 스페이스 구조체 상의 층간 절연층; 및 상기 층간 절연층을 관통하며, 상기 제2 활성 영역과 전기적으로 연결된 랜딩패드 구조체를 포함하되, 상기 랜딩패드 구조체는 상기 기판을 향하여 돌출된 돌출부를 포함하고, 상기 돌출부의 하단은 상기 스페이서 구조체의 상단보다 낮은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 일 방향으로 나란히 연장된 한 쌍의 비트라인 구조체들; 상기 한 쌍의 비트라인 구조체들 사이에서 상기 기판에 접속된 스토리지 노트 콘택; 상기 한 쌍의 비트라인 구조체들 사이 및 상기 스토리지 노트 콘택 상의 하부 랜딩패드; 상기 비트라인 구조체들 및 상기 하부 랜딩패드 상의 층간 절연층; 및 상기 층간 절연층을 관통하여 상기 하부 랜딩패드에 접속되며, 상기 층간 절연층의 하면보다 낮은 레벨에 위치하는 하단부를 갖는 상부 랜딩패드를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법은 기판 상에 비트라인 구조체를 형성하는 것; 상기 비트라인 구조체의 측벽을 차례로 덮는 제1 스페이서, 희생 스페이서 및 제2 스페이서를 형성하는 것; 상기 제2 스페이서의 측면 상에 하부 랜딩패드를 형성하는 것; 상기 희생 스페이서를 제거하여 상기 제1 스페이서 및 상기 제2 스페이서 사이의 에어갭 영역을 형성하는 것; 상기 비트라인 구조체 및 상기 하부 랜딩패드 상에 배치되며, 상기 에어갭 영역의 상부를 채우는 층간 절연층을 형성하는 것; 상기 층간 절연층을 관통하여 상기 하부 랜딩패드에 접속되는 상부 랜딩패드를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 신뢰성이 향상되고, 제조가 용이한 반도체 소자가 제공될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타낸다.
도 1c는 도 1a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다.
도 2a 및 도 2b는 도 1b의 A 부분을 확대한 도면들이다.
도 3a 및 도 3b는 도 1b의 B 부분을 확대한 도면들이다.
도 4a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 12b는 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 12a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 나타낸다.
도 4c 내지 도 12c는 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 12a의 C-C' 선 및 D-D' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에 대해 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타내며, 도 1c는 도 1a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다. 도 2a 및 도 2b는 도 1b의 A 부분을 확대한 도면들이다. 도 3a 및 도 3b는 도 1b의 B 부분을 확대한 도면들이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 기판(100) 내에 활성영역들(ACT)을 정의하는 소자 분리막(101)이 배치될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판을 포함할 수 있다.
활성영역들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성영역들(ACT)의 각각은, 예컨대, 장방형 또는 바 형상을 가질 수 있다. 활성영역(ACT)들은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다.
워드 라인들(WL)이 반도체 기판(100) 내에 배치될 수 있다. 워드 라인들(WL)은, 평면적 관점에서, 제1 방향(D1)으로 연장되어 활성영역들(ACT) 및 소자 분리막(101)을 가로지를 수 있다. 워드 라인들(WL)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 절연막(103)이 워드 라인들(WL)과 반도체 기판(100) 사이에 개재될 수 있다.
구체적으로, 활성영역들(ACT) 및 소자 분리막(101) 내에 게이트 리세스 영역들(102)이 형성될 수 있다. 게이트 절연막(103)이 게이트 리세스 영역들(102)의 내측벽을 컨포말하게 덮을 수 있다. 워드 라인들(WL)은 게이트 절연막(103)을 개재하여 게이트 리세스 영역들(102)의 하부를 채울 수 있다. 워드 라인들(WL)의 상면들은 반도체 기판(100)의 상면보다 아래에 위치할 수 있다. 하드 마스크 패턴(105)이 워드라인들(WL)의 상면 상에 배치되어, 게이트 리세스 영역들(102)의 잔부를 채울 수 있다. 하드 마스크 패턴(105)의 상면의 레벨은 반도체 기판(100)의 상면의 레벨과 실질적으로 동일할 수 있다.
활성영역들(ACT) 내에 서로 이격된 제1 및 제2 불순물 영역들(1a, 1b)이 형성될 수 있다. 제1 및 제2 불순물 영역들(1a, 1b)은 활성영역(ACT)의 상부면으로부터 소정 깊이를 갖도록 형성될 수 있다. 제1 불순물 영역(1a)은 서로 인접한 한 쌍의 워드 라인들(WL) 사이에서 활성영역(ACT)의 상부에 형성될 수 있다. 다시 말해서 제1 불순물 영역(1a)은 활성 영역(ACT)의 중심 부분에 형성될 수 있다. 제2 불순물 영역들(1b)은 제1 불순물 영역(1a)과 이격되어 활성영역(ACT)의 끝단 부분들(end portions)에 형성될 수 있다. 제1 및 제2 불순물 영역들(1a, 1b)은 반도체 기판(100)과 반대의 도전형을 갖는 도펀트들로 도핑될 수 있다.
비트라인 구조체들(BLS)이 활성영역들(ACT)을 가로질러 제2 방향(D2)으로 연장될 수 있다. 비트라인 구조체들(BLS)은 워드 라인들(WL)과 절연되어 교차할 수 있다. 비트라인 구조체들(BLS)은 비트라인(120) 및 비트라인(120) 상의 비트라인 캐핑 패턴(125)을 포함할 수 있다.
비트라인(120)은 차례로 적층된 폴리실리콘 패턴(121), 실리사이드 패턴(122), 금속 패턴(123)을 포함할 수 있다. 비트라인 캐핑 패턴(125)은 금속 패턴(123) 상에 배치될 수 있다. 폴리실리콘 패턴(121)과 반도체 기판(100) 사이에 제1 층간 절연막(110)이 개재될 수 있으며, 폴리실리콘 패턴의 일부분(이하, 비트라인 콘택 패턴(DC))은 제1 불순물 영역들(1a)과 접촉할 수 있다. 다시 말해서, 비트라인(120)은 비트라인 콘택 패턴(DC)을 통하여 제1 불순물 영역들(1a)과 전기적으로 연결될 수 있다. 비트라인 콘택 패턴(DC)의 하부면은 반도체 기판(100)의 상부면보다 아래에 위치할 수 있으며, 워드 라인들(WL)의 상부면들 보다 위에 위치할 수 있다. 일 예에서, 비트라인 콘택 패턴(DC)은 반도체 기판(100) 내에 형성되어 제1 불순물 영역들을 노출시키는 리세스 영역 내에 국소적으로 배치될 수 있다. 리세스 영역은, 평면적 관점에서, 타원 형태를 가질 수 있으며, 리세스 영역의 단축 방향의 폭은 비트라인 구조체들(BLS)의 폭보다 큰 폭을 가질 수 있다.
비트라인 콘택 스페이서(DCP)가 비트라인 콘택 패턴(DC)이 형성된 리세스 영역의 잔부를 채울 수 있다. 일 예로, 비트라인 콘택 스페이서(DCP)는 비트라인 콘택 패턴(DC)의 양측벽들을 덮을 수 있다. 다른 예로, 비트라인 콘택 스페이서(DCP)는 리세스 영역 내에서 비트라인 콘택 패턴(DC)의 측면들을 둘러쌀 수 있다. 비트라인 콘택 스페이서(DCP)는 제1 층간 절연막(110)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 예를 들어, 비트라인 콘택 스페이서(DCP)는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있으며, 다층막으로 이루어질 수 있다. 일 예에서, 비트라인 콘택 스페이서(DCP)의 상부면은 제1 층간 절연막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
절연 패턴들(143)이 비트라인 구조체들(BLS) 사이에서 제2 방향(D2)으로 이격되어 제1 층간 절연막(110) 상에 배치될 수 있다. 절연 패턴들(143)은, 평면적 관점에서, 워드 라인들(WL)과 중첩될 수 있으며, 비트라인 구조체들(BLS)의 상면들과 동일한 레벨의 상면을 가질 수 있다. 실시예들에서, 절연 패턴들(143)은 제1 층간 절연막(110)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
스토리지 노드 콘택들(153)이 비트라인 구조체들(BLS)의 사이에 배치될 수 있다. 스토리지 노드 콘택들(153)은 비트라인 구조체들(BLS)의 측벽 상에서 제2 방향(D2)을 따라 배열될 수 있다. 스토리지 노드 콘택들(153) 각각은, 평면적 관점에서, 워드 라인들(WL) 사이 그리고 비트라인 구조체들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택들(153) 각각은 제1 방향(D1)으로 인접하는 비트라인 구조체들(BLS)과 제2 방향(D2)으로 인접하는 절연 패턴들(143)에 의해 정의되는 공간을 채울 수 있다. 스토리지 노드 콘택(153)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
스토리지 노드 콘택(153)은 제1 층간 절연막(110)을 관통하여 제2 불순물 영역들과 직접 접촉할 수 있다. 예컨대, 스토리지 노드 콘택(153)의 하단은 반도체 기판(100)의 상부면보다 아래에 위치할 수 있으며, 비트라인 콘택 패턴(DC)의 하부면보다 위에 위치할 수 있다. 또한, 스토리지 노드 콘택(153)은 비트라인 콘택 스페이서(DCP)에 의해 비트라인 콘택 패턴(DC)과 절연될 수 있다. 스토리지 노드 콘택(153)의 상부면은 비트라인 구조체(BLS)의 금속 패턴(123)의 상부면보다 아래에 위치할 수 있다.
스페이서 구조체(SS)가 비트라인 구조체들(BLS)과 스토리지 노드 콘택(153)의 사이에 개재될 수 있다. 스페이서 구조체(SS)는 비트라인 구조체들(BLS)의 일 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 스페이서 구조체(SS)는 제1 스페이서(131), 제2 스페이서(134), 에어 스페이서(136) 및 스페이서 캐핑 패턴(171)을 포함할 수 있다. 제1 스페이서(131)는 비트라인 구조체들(BLS)의 측면 상에 배치될 수 있다. 제2 스페이서(134)는 제1 스페이서(131)와 스토리지 노드 콘택(153)의 사이에 배치될 수 있다. 에어 스페이서(136)가 제1 스페이서(131)와 제2 스페이서(134)의 사이에 정의될 수 있다. 스페이서 캐핑 패턴(171)은 제1 스페이서(131)와 제2 스페이서(134)의 사이에 배치되어 에어 스페이서(136)의 상단을 정의할 수 있다. 스페이서 캐핑 패턴(171)의 상단, 제1 스페이서(131)의 상단 및 제2 스페이서(134)의 상단은 실질적으로 동일 레벨에 위치할 수 있다.
제2 층간 절연막(170)이 비트라인 구조체들(BLS)과 스페이서 구조체들(SS) 상에 배치될 수 있다. 제2 층간 절연막(170)은 비트라인 구조체들(BLS)의 상면 및 스페이서 구조체들(SS)의 상단 상에 직접 배치될 수 있다. 제2 층간 절연막(170)은 갭 필(Gap fill) 특성이 우수한 물질을 포함할 수 있다. 제2 층간 절연막(170)은, 예컨대, 실리콘 질화막을 포함할 수 있다. 제2 층간 절연막(170)은 그의 아래에 배치된 스페이서 캐핑 패턴(171)과 연결되어 일체를 이룰 수 있다. 다시 말해서, 스페이서 캐핑 패턴(171)은 제2 층간 절연막(170)의 하면으로부터 제1 스페이서(131) 및 제2 스페이서(134)의 사이로 연장될 수 있다.
랜딩패드 구조체(LPS)가 제2 층간 절연막(170)을 관통하여 스토리지 노드 콘택(153)에 전기적으로 연결될 수 있다. 랜딩패드 구조체(LPS)는 반도체 기판(100)을 향하여 돌출된 돌출부(PP)를 포함할 수 있다. 돌출부(PP)의 하단은 스페이서 구조체(SS)의 상단보다 낮은 레벨에 위치할 수 있다. 돌출부(PP)의 하단은 스페이서 구조체(SS)와 수직적으로 오버랩될 수 있다. 예컨대, 돌출부(PP)의 하단은 스페이서 캐핑 패턴(171) 상에 위치하여 스페이서 캐핑 패턴(171)과 직접 접촉할 수 있다.
랜딩패드 구조체(LPS)는 하부 랜딩패드(LPa) 및 상부 랜딩패드(LPb)를 포함할 수 있다. 하부 랜딩패드(LPa)는 한 쌍의 비트라인 구조체들(BLS)의 사이 및 스토리지 노드 콘택(153) 상에 배치될 수 있다. 하부 랜딩패드(LPa)의 상면은 비트라인 구조체들(BLS)의 상면 및 스페이서 구조체(SS)의 상단과 실질적으로 동일 레벨에 위치할 수 있다.
상부 랜딩패드(LPb)는 제2 층간 절연막(170)을 관통하여 하부 랜딩패드(LPa)에 접속될 수 있다. 다시 말해서, 상부 랜딩패드(LPb)는 하부 랜딩패드(LPa)의 일부를 노출시키는 분리 트랜치들(NSR) 내에 배치될 수 있다. 분리 트랜치들(NSR)은 하부 랜딩패브(LPa)의 상면보다 낮은 레벨에 위치한 바닥면을 가질 수 있다. 분리 트랜치들(NSR)은 평면적 관점에서, 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다. 앞서 설명된 랜딩패드 구조체(LPS)의 돌출부(PP)는 상부 랜딩패드(LPb)의 일부일 수 있다. 상부 랜딩패드(LPb)의 상면은 비트라인 구조체(BLS)의 상면보다 높은 레벨에 위치할 수 있다. 상부 랜딩패드(LPb)는 비트라인 구조체(BLS) 및 스페이서 구조체(SS)와 수직적으로 중첩될 수 있다. 일 예에 따르면, 상부 랜딩패드(LPb) 상에 데이터 저장 패턴들이 접속될 수 있으며, 데이터 저장 패턴들은, 예컨대, 캐패시터일 수 있다.
콘택 실리사이드 패턴(155)이 스토리지 노드 콘택(153)과 랜딩패드 구조체(LPS)의 사이에 배치될 수 있다. 콘택 실리사이드 패턴(155)은 스토리지 노드 콘택(153)의 상면을 덮을 수 있다. 콘택 실리사이드 패턴(155)은, 예컨대, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드를 포함할 수 있다. 실시예들에 따르면, 콘택 실리사이드 패턴(155)은 생략될 수도 있다.
배리어 패턴(157)이 하부 랜딩패드(LPa)와 스페이서 구조체(SS)의 사이 및 하부 랜딩패드(LPa)와 스토리지 노드 콘택(153)의 사이에 배치될 수 있다. 배리어 패턴(157)은 하부 랜딩패드(LPa)의 측면들 및 하면을 덮을 수 있다. 배리어 패턴(157)은 하부 랜딩패드(LPa)의 상면을 노출할 수 있다. 배리어 패턴(157)의 상단은 하부 랜딩패드(LPa)의 상면과 실질적으로 동일 레벨에 위치할 수 있다. 배리어 패턴(157)은 금속 질화막을 포함할 수 있다. 배리어 패턴(157)은 예컨대, 티타늄 나이트라이드, 탄탈럼 나이트라이드 또는 텅스텐 나이트라이드를 포함할 수 있다.
보다 상세하게, 도 2a 및 도 2b를 참조하면, 하부 랜딩패드(LPa)는 반도체 기판(100)의 상면과 실질적으로 평행한 평탄 영역(PS)을 가질 수 있다. 평탄 영역(PS)은 하부 랜딩패드(LPa)의 상면으로써, 비트라인 구조체들(BLS)의 상면과 동일한 레벨에 위치할 수 있다. 또한, 평탄 영역(PS)의 상면은 스페이서 구조체(SS)의 상단과 동일한 레벨에 위치할 수 있다. 비트라인 구조체들(BLS)의 상면, 스페이서 구조체(SS)의 상단 및 랜딩패드(LPa)의 평탄 영역(PS)은 공면을 이룰 수 있다.
상부 랜딩패드(LPb)는 반도체 기판(100)을 향하여 돌출된 돌출부(PP)를 포함할 수 있다. 돌출부(PP)의 하단부(TS)는 하부 랜딩패드(LPa)의 평탄 영역(PS)에 비해 낮은 레벨에 위치할 수 있다. 또한, 돌출부(PP)의 하단부(TS)는 하부 랜딩패드(LPa)의 하면에 비해 높은 레벨에 위치할 수 있다. 돌출부(PP)의 하단부(TS)는 하부 랜딩패드(LPa)의 측면과 이격될 수 있다.
일 예에 따르면, 도 2a에 도시된 바와 같이, 돌출부(PP)의 하단부(TS)는 스페이서 캐핑 패턴(171) 상에 위치할 수 있다. 돌출부(PP)가 에어스페이서(136)의 내부로 연장되지 않도록, 스페이서 캐핑 패턴(171)의 하단은 돌출부(PP)의 하단부(TS)에 비해 낮은 레벨에 위치할 수 있다. 다시 말해, 스페이서 캐핑 패턴(171)의 높이(h1)는 돌출부(PP)의 하단부(TS)와, 평탄 영역(PS) 사이의 수직적 거리(h3)에 비해 클 수 있다. 다른 예에 따르면, 도 2b에 도시된 바와 같이, 돌출부(PP)의 하단부(TS)는 비트라인(120) 상에 위치할 수 있다. 다시 말해서, 돌출부(PP)의 하단부(TS)는 비트라인 구조체(BLS)의 비트라인 캐핑 패턴(125) 내에 형성될 수 있다.
스페이서 캐핑 패턴(171)의 하단(즉, 에어 스페이서(136)의 상단)은 금속 패턴(123)의 상부면보다 높은 레벨에 위치할 수 있다. 또한, 에어 스페이서(136)의 높이(h2)는 스페이서 캐핑 패턴(171)의 높이(h1)에 비해 클 수 있다. 에어 스페이서(136)는 스페이서 캐핑 패턴(171)에 비해 낮은 유전율을 가지므로, 비트라인(120)과 스토리지 노드 콘택(BC) 사이의 기생 정전용량이 감소될 수 있다.
도 3a 참조하면, 스페이서 캐핑 패턴(171)의 제1 방향(D1)의 폭은 반도체 기판(100)과 가까워질수록 커질 수 있다. 달리 말해서, 스페이서 캐핑 패턴(171)의 상단의 제1 방향(D1)의 폭(w1)은 스페이서 캐핑 패턴(171)의 하단의 제1 방향(D1)의 폭(w2)에 비해 작을 수 있다.
도 3b를 참조하면, 스페이서 캐핑 패턴(171)의 제1 방향(D1)의 폭(w3)은 반도체 기판(100)과의 거리에 관계 없이 일정할 수 있다.
도 4a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 4b 내지 도 14b는 도 4a 내지 도 14a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 나타낸다. 도 4c 내지 도 14c는 도 4a 내지 도 14a의 C-C' 선 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 4a, 도 4b, 및 도 4c를 참조하면, 반도체 기판(100)에 활성 영역(ACT)을 정의하는 소자 분리막(101)을 형성할 수 있다. 소자 분리막(101)은 기판(100)에 분리 트렌치들(미도시)을 형성하고, 분리 트렌치들 내에 절연물질을 채워 형성될 수 있다. 분리 트렌치들에 의해 형성된 활성 영역들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성 영역들(ACT)은 평면적 관점에서 지그재그 형태를 갖도록 형성될 수 있다.
반도체 기판(100) 상에 제1 방향(D1)으로 연장되는 복수 개의 워드 라인들(WL)이 배치될 수 있다. 상세하게, 활성영역(ACT) 및 소자 분리막(101)을 패터닝하여 제1 방향(D1)으로 연장되는 게이트 리세스 영역들(102)이 형성될 수 있다. 워드 라인들(WL)이 게이트 절연막(103)을 개재하여 게이트 리세스 영역들(102) 내에 형성될 수 있다. 게이트 리세스 영역들의 하부면들은 소자 분리막(101)의 하부면보다 위에 위치할 수 있다. 워드 라인들(WL)의 상부면들은 소자 분리막(101)의 상부면보다 아래에 위치할 수 있다. 게이트 하드 마스크 패턴들(105)이 워드 라인들(WL)이 형성된 게이트 리세스 영역들 내에 형성될 수 있다.
워드 라인들(WL)을 형성한 후, 워드 라인들(WL) 양측의 활성 영역들(ACT) 내에 제1 및 제2 불순물 영역들(1a, 1b)이 형성될 수 있다. 제1 및 제2 불순물 영역들(1a, 1b)은 이온주입 공정을 수행하여 형성될 수 있으며, 활성 영역(ACT)와 반대의 도전형을 가질 수 있다.
계속해서, 반도체 기판(100)의 전면에 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 단일막 또는 복수 개의 절연막들을 포함할 수 있다. 제1 층간 절연막(110)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
실시예들에 따르면, 반도체 기판(100) 및 제1 층간 절연막(110)을 패터닝하여 제1 불순물 영역들(1a)을 각각 노출시키는 리세스 영역들(111)이 형성될 수 있다. 예컨대, 리세스 영역들(111)의 각각은 제2 방향(D2)으로 장축을 갖는 타원 형태를 가질 수 있다. 또한, 리세스 영역들(111)은, 평면적 관점에서, 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다.
일 예에 따르면, 리세스 영역들(111)을 형성하기 위한 이방성 식각 공정시 제1 불순물 영역들(1a)과 인접한 소자 분리막(101) 및 하드 마스크 패턴(105)의 일부가 함께 식각될 수 있다. 또한, 리세스 영역들(111)의 하부면들은 제1 불순물 영역들(1a)의 하부면보다 위에 위치할 수 있으며, 소자 분리막(101) 및 하드 마스크 패턴(105)의 일부분들이 리세스 영역(111)에 노출될 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 리세스 영역들(111)을 갖는 제1 층간 절연막(110) 상에 제2 방향(D2)으로 연장되는 비트라인 구조체들(BLS)이 형성될 수 있다.
비트라인 구조체들(BLS)을 형성하는 것은, 제1 층간 절연막(110) 상에 리세스 영역들(111)을 채우는 제1 도전막을 형성하는 것, 제1 도전막 상에 제2 도전막을 형성하는 것, 제2 도전막 상에 하드 마스크막을 형성하는 것, 하드 마스크막 상에 비트라인 마스크 패턴을 형성하는 것, 및 비트라인 마스크 패턴을 이용하여 제1 도전막, 제2 도전막, 및 하드 마스크막을 차례로 식각하는 것을 포함할 수 있다. 여기서, 제1 도전막은 불순물이 도핑된 반도체막(예를 들어, 도핑된 폴리 실리콘막)으로 형성될 수 있으며, 제2 도전막은 텅스텐막, 알루미늄막, 티타늄막 또는 탄탈륨막과 같은 금속막으로 형성될 수 있다. 나아가, 제1 도전막과 제2 도전막 사이에 금속 실리사이드막이 형성될 수 있다.
이와 같이 비트라인 구조체들(BLS)을 형성함에 따라, 비트라인 구조체들(BLS)은 차례로 적층된 폴리실리콘 패턴(121), 실리사이드 패턴(122), 금속 패턴(123), 및 비트라인 캐핑 패턴(125)을 포함할 수 있다 여기서, 폴리실리콘 패턴(121)의 일 부분이 리세스 영역들(111) 내에 국소적으로 형성될 수 있으며, 제1 불순물 영역(1a)과 직접 접촉하는 비트라인 콘택 패턴(DC)을 구성할 수 있다. 또한, 폴리실리콘 패턴(121) 측벽들은 리세스 영역들(111)의 측벽들과 이격될 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 비트라인 구조체들(BLS)의 측벽 상에 제1 스페이서(131), 희생 스페이서(133) 및 제2 스페이서(134)가 차례로 형성될 수 있다. 제1 스페이서(131), 희생 스페이서(133) 및 제2 스페이서(134)는 비트라인 구조체들(BLS)의 측벽들을 차례로 덮을 수 있다.
보다 상세하게, 제1 스페이서(131)를 형성하는 것은, 리세스 영역들(111)을 채우며 비트라인 구조체들(BLS)을 컨포말하게 덮는 스페이서막을 증착하는 것, 및 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 여기서, 스페이서막은 차례로 적층된 제1 질화막, 산화막, 및 제2 질화막을 포함할 수 있다. 스페이서막을 이방성 식각할 때, 산화막이 식각 정지막으로 이용될 수 있으며, 산화막 및 제2 질화막이 리세스 영역들(111) 내에 국소적으로 잔류하여, 비트라인 콘택 스페이서(DCP)가 형성될 수 있다. 제1 스페이서(131)는 리세스 영역들(111)을 채우는 하부 부분 및 비트라인 구조체들(BLS)의 측벽들을 덮는 측벽 부분을 포함할 수 있다. 일 예에 따르면, 제1 스페이서(131)는 비트라인 구조체들(BLS)의 양측벽들을 따라 제2 방향(D2)으로 연장될 수 있으며, 리세스 영역들(111)을 채울 수 있다.
제1 스페이서(131)를 형성한 후 결과물 전면을 컨포말하게 덮는 희생막이 형성될 수 있으며, 희생막을 이방성 식각하여 비트라인 구조체들(BLS)의 양측벽들 상의 희생 스페이서(133)가 형성될 수 있다. 희생 스페이서(133)는 제1 스페이서(131)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화막으로 형성될 수 있다. 희생 스페이서(133)는 제1 스페이서(131) 상에서 비트라인 구조체들(BLS)의 양측벽들을 따라 제2 방향(D2)으로 연장될 수 있다.
계속해서, 희생 스페이서(133)를 형성한 후, 비트라인 구조체들(BLS), 희생 스페이서(133)의 표면을 컨포말하게 덮는 제2 스페이서(134)가 형성될 수 있다. 제2 스페이서(134)는 희생 스페이서(133) 및 제1 층간 절연막(110)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 제2 스페이서(134)는, 예컨대, 실리콘 질화막, 실리콘 산질화막으로 형성될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 비트라인 구조체들(BLS) 사이에 제2 방향(D2)을 따라 번갈아 배치되는 희생 패턴들(141) 및 절연 패턴들(143)이 형성될 수 있다. 실시예들에서, 절연 패턴들(143)은 워드 라인들(WL) 상에 형성될 수 있으며, 희생 패턴들(141)은 제2 불순물 영역들(1b) 상에 형성될 수 있다.
일 예에 따르면, 희생 패턴들(141) 및 절연 패턴들(143)을 형성하는 것은, 제2 스페이서막(134) 상에 비트라인 구조체들(BLS)의 사이를 채우는 희생막을 형성하는 것, 희생막 상에 워드 라인들(WL)과 나란하게 제1 방향(D1)으로 연장되는 마스크 패턴들(미도시)을 형성하는 것, 비트라인 구조체들(BLS) 및 마스크 패턴을 식각 마스크로 이용하여 희생막을 이방성 식각함으로써, 워드 라인들(WL)의 상부를 노출시키는 희생 패턴들(141)을 형성하는 것, 및 희생 패턴들(141) 사이와 비트라인 구조체들(BLS) 사이를 채우는 절연막을 형성하는 것, 및 절연막을 평탄화하여 마스크 패턴들의 상부면들을 노출시키는 것을 포함할 수 있다.
희생 패턴들(141)은 평면적 관점에서, 제2 방향(D2)으로 서로 이격되어 배치되며, 워드 라인들(WL) 사이에 각각 배치될 수 있다. 희생 패턴들(141)은 제2 스페이서막(134)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생 패턴들(141)은 스핀 온 하드마스크(spin-on-hard mask, SOH) 물질(ex, SOH 실리콘 산화물)로 형성될 수 있다. 희생 패턴들(141)을 형성하는 동안 마스크 패턴들 사이의 비트라인 구조체들(BLS)의 상부면들 식각될 수도 있다.
절연 패턴들(143)은 희생 패턴들(141)과 비트라인 구조체들(BLS)에 의해 정의되는 빈 공간을 채울 수 있으며, 평면적 관점에서 워드 라인들(WL)과 중첩될 수 있다. 절연 패턴들(143)은 희생 패턴들(141)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물로 형성될 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 절연 패턴들(143)을 형성한 후, 절연 패턴들(143) 및 제2 스페이서(134)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 희생 패턴들(141)이 제거될 수 있다. 이에 따라, 절연 패턴들(143)의 측벽들 및 제2 스페이서(134)의 일부분들이 노출될 수 있다. 제2 방향(D2)으로 서로 마주보는 절연 패턴들(143)의 측벽들의 사이 및 제1 방향(D1)으로 서로 마주보는 제2 스페이서들(134)의 사이에 콘택 영역이 정의될 수 있다.
계속해서, 절연 패턴들(143) 및 비트라인 구조체들(BLS)을 식각 마스크로 이용하여 콘택 영역에 노출된 제1 층간 절연막(110) 및 반도체 기판(100)의 일부를 이방성 식각하여 제2 불순물 영역들(1b)을 노출시키는 콘택 홀들(145)을 형성할 수 있다.
콘택 홀들(145)을 형성시 반도체 기판(100)의 일부 및 소자 분리막(101)의 일부가 식각될 수 있다. 콘택 홀들(145)의 하부면들은 반도체 기판(100)의 상부면 아래에 위치할 수 있으며, 콘택 홀들(145)은 리세스 영역들 내에 채워진 비트라인 콘택 스페이서(DCP)의 일부분을 노출시킬 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 콘택 홀들(145)의 하부를 채우는 스토리지 노드 콘택(153)이 형성될 수 있다. 스토리지 노드 콘택(153)을 형성하는 것은 콘택 홀들(145)을 채우는 도전막을 증착하는 것, 비트라인 구조체들(BLS) 및 절연 패턴들(143)의 상부면들이 노출되도록 도전막을 평탄화하는 것, 도전막의 상부면을 리세스하는 것을 포함할 수 있다. 일 예에 따르면, 스토리지 노드 콘택(153)의 상부면들은 비트라인 구조체들(BLS)의 비트라인 캐핑 패턴(125)의 상부면 아래에 위치할 수 있다. 스토리지 노드 콘택(153)은, 예컨대, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
계속해서, 스토리지 노드 콘택(153)의 상부면에 콘택 실리사이드 패턴(155)이 형성될 수 있다. 콘택 실리사이드 패턴(155)은 스토리지 노드 콘택(153)의 상부면을 금속 물질과 반응시켜 형성할 수 있다. 콘택 실리사이드 패턴(155)은 예를 들어, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드로 형성될 수 있다. 한편, 다른 예에 따르면, 콘택 실리사이드 패턴(155)을 형성하는 공정은 생략될 수도 있다.
계속해서, 콘택 홀들(145)의 상부를 채우며 스토리지 노드 콘택들(153)과 각각 연결되는 하부 랜딩패드들(LPa) 및 하부 랜딩패드들(LPa)의 측면들 및 하면들을 둘러싸는 배리어 패턴(157)이 형성될 수 있다.
하부 랜딩패드들(LPa) 및 배리어 패턴(157)을 형성하는 것은 반도체 기판(100) 전면에 배리어 막을 컨포말하게 증착하는것, 배리어 막 상에 콘택 홀들(145)의 잔부를 채우는 금속막을 형성하는 것 및 금속막을 식각하여 제1 방향(D1) 및 제2 방향(D2)을 따라 배열되는 하부 랜딩패드들(LPa)을 형성하는 것을 포함할 수 있다. 금속막이 식각되는 동안 비트라인 구조체(BLS) 상의 배리어 막이 함께 식각되어 비트라인 구조체(BLS)의 상면이 노출될 수 있다. 실시예들에 따르면, 배리어 막은 금속막과 함께 식각되지 않고, 비트라인 구조체(BLS) 상에 잔존될 수 있다. 이 경우, 비트라인 구조체(BLS) 상의 배리어 막은 도 10a 내지 도 10c를 참조하여 설명될 평탄화 공정에 의해 제거될 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 반도체 기판(100) 상에 평탄화 공정을 수행할 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 하부 랜딩패드(LPa)와 같은 금속막을 연마하기 위하여, CMP 공정용 슬러리는 연마입자, 산화제, pH조절제 등을 포함할 수 있다. 평탄화 공정에 의해, 비트라인 구조체(BLS) 및 하부 랜딩패드(LPa)의 높이가 낮아질 수 있다. 제1 스페이서(131) 및 제2 스페이서(133)의 사이에 노출된 희생 스페이서(133)의 상부면은 평탄화 공정이 수행됨에 따라 제1 방향(D1)의 폭이 증가될 수 있다. 이와 반대로, 하부 랜딩패드들(LPa)의 상면의 제1 방향(D1) 폭은, 도 10b에 도시된 바와 같이, 평탄화 공정이 수행됨에 따라 감소될 수 있다. 하부 랜딩패드들(LPa)의 상면의 제2 방향(D2)의 폭은, 도 10c에 도시된 바와 같이, 일정할 수 있다. 실시예들에 따르면, 평탄화 공정이 수행되기 이전에 희생 스페이서(133)의 상부면(133u)은 제1 스페이서(131) 및/또는 제2 스페이서(133)에 의해 덮일 수 있다. 이 경우, 희생 스페이서의 상부면(133u)은 평탄화 공정에 의해 노출될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 희생 스페이서(133)를 제거하여 제1 스페이서(131) 및 제2 스페이서(133)의 사이에 에어갭 영역(AG)을 형성할 수 있다. 에어갭 영역(AG)을 형성하는 것은 상부면이 노출된 희생 스페이서(133) 상에 애싱 공정을 수행하는 것을 포함할 수 있다. 또한, 에어갭 영역(AG)을 형성하는 것은 희생 스페이서(133)의 상부면(133u) 식각 에천트를 제공하여 희생 스페이서(133)를 식각하는 것을 포함할 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 반도체 기판(100)의 전면 상에 제2 층간 절연막(170)이 형성될 수 있다. 제2 층간 절연막(170)은 비트라인 구조체(BLS)의 상면, 하부 랜딩 패트(LPa)의 상면 및 절연 패턴들(143)의 상면을 덮을 수 있다. 제2 층간 절연막(170)을 형성하는 것은 제2 층간 절연막(170)이 높은 갭필 특성을 갖도록, 반도체 기판(100)의 전면 상에 증착 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 증착 공정은 DCS(DicholoroSilane; SiH2Cl2)를 포함하는 전구체를 이용하여 원자층 증착(Atomic layer deposition) 공정을 수행하는 것을 포함할 수 있다. 다른 예로, 상기 증착 공정은 실리콘카본나이트라이드(SiCN)을 이용하여 PECVD(Plasma Enhanced CVD) 공정을 수행하는 것을 포함할 수 있다. 또 다른 예로, 상기 증착 공정은 HDP-CVD(High Density Plasma CVD) 공정을 수행하는 것을 포함할 수 있다. 제2 층간 절연막(170)이 형성되는 동안, 제2 층간 절연막(170)의 하면으로부터 제1 스페이서(131) 및 제2 스페이서(133)의 사이로 연장된 스페이서 캐핑 패턴(171)이 함께 형성될 수 있다. 스페이서 캐핑 패턴(171)과 제2 층간 절연막(170)은 서로 연결되어 일체를 이룰 수 있다.
스페이서 캐핑 패턴(171)이 형성됨에 따라, 제1 스페이서(131) 및 제2 스페이서(133) 사이 및 스페이서 캐핑 패턴(171)의 아래에 에어 스페이서(136)가 정의될 수 있다. 에어 스페이서(136)의 상단(즉, 스페이서 캐핑 패턴(171)의 하단)은 금속 패턴(123)의 상면 보다 높은 레벨에 위치할 수 있다. 에어 스페이서(136)의 수직적 높이는 스페이서 캐핑 패턴(171)의 수직적 높이보다 클 수 있다.
다시 도 1a, 도 1b, 및 도 1c를 참조하면, 제2 층간 절연막(170)을 관통하여 하부 랜딩 패드(LPa)에 접속되는 상부 랜딩 패드(LPb)를 형성할 수 있다.
구체적으로, 제2 층간 절연막(170) 상에 이방성 식각 공정을 수행하여, 하부 랜딩패드(LPa)의 일부를 노출시키는 분리 트랜치들(NSR)을 형성할 수 있다. 분리 트랜치들(NSR)은 평면적 관점에서, 지그재그 형태 또는 벌집 형태로 형성될 수 있다. 분리 트랜치들(NSR)은 하부 랜딩패드(LPa)의 일부와 함께 비트라인 캐핑 패턴(125)의 일부 및 스페이서 구조체(SS)의 일부를 노출할 수 있다. 계속해서, 분리 트랜치들(NSR)을 채우는 금속막(미도시)을 형성하고, 평탄화 공정을 수행하여, 노드 분리된 상부 랜딩 패드들(LPa)을 형성할 수 있다. 상부 랜딩 패드들(LPa)의 상면은 제2 층간 절연층(170)의 상면과 공면을 이룰 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 일 방향으로 연장된 비트라인 구조체;
    상기 비트라인 구조체의 측벽 상에 배치되어 상기 기판에 접속된 스토리지 노드 콘택;
    상기 비트라인 구조체와 상기 스토리지 노드 콘택 사이의 제1 및 제2 스페이서;
    상기 비트라인 구조체 상의 층간 절연층;
    상기 층간 절연층의 하면으로부터 상기 제1 및 제2 스페이서의 사이로 연장된 스페이서 캐핑 패턴; 및
    상기 층간 절연층을 관통하여 상기 스토리지 노드 콘택에 접속된 랜딩패드 구조체를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 스페이서의 사이 및 상기 스페이서 캐핑 패턴의 아래에 정의되는 에어 스페이서를 더 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 랜딩패드 구조체는 상기 기판을 향하여 돌출되어 상기 스페이서 캐핑 패턴과 접촉하는 돌출부를 포함하는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 랜딩패드 구조체는 상기 기판을 향하여 돌출된 돌출부를 포함하고,
    상기 돌출부의 하단부의 수직적 레벨은 상기 층간 절연층의 하면과 상기 스페이서 캐핑 패턴의 하단부 사이에 위치하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 랜딩패드 구조체는 상기 기판을 향하여 돌출된 돌출부를 포함하고,
    상기 돌출부의 하단부는 상기 제1 스페이서, 제2 스페이서 또는 스페이서 캐핑 패턴 상에 위치하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 랜딩패드 구조체는 상기 층간 절연층의 하면과 접촉하는 평탄 영역을 포함하는 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 비트라인 구조체는 비트라인 및 상기 비트라인 상의 비트라인 캐핑 패턴을 포함하고,
    상기 랜딩패드 구조체는 상기 비트라인 캐핑 패턴과 접촉하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 랜딩패드 구조체의 상면은 상기 층간 절연층의 상면과 동일 레벨에 위치하는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 스페이서 캐핑 패턴의 하단부는 상기 스토리지 노드 콘택의 상면보다 높은 레벨에 위치하는 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 스페이서 캐핑 패턴은 상기 기판과 가까워질수록 증가된 폭을 갖는 반도체 메모리 장치.
  11. 서로 이격된 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 제1 활성 영역과 접속되어, 상기 기판을 가로지르는 비트라인 구조체;
    상기 비트라인 구조체의 측벽 상의 스페이서 구조체;
    상기 비트라인 구조체 및 상기 스페이스 구조체 상의 층간 절연층; 및
    상기 층간 절연층을 관통하며, 상기 제2 활성 영역과 전기적으로 연결된 랜딩패드 구조체를 포함하되,
    상기 랜딩패드 구조체는 상기 기판을 향하여 돌출된 돌출부를 포함하고,
    상기 돌출부의 하단은 상기 스페이서 구조체의 상단보다 낮은 레벨에 위치하는 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 비트라인 구조체는 비트라인 및 상기 비트라인 상의 비트라인 캐핑 패턴을 포함하고,
    상기 돌출부는 상기 비트라인 캐핑 패턴과 접촉하는 반도체 메모리 장치.
  13. 제11 항에 있어서,
    상기 랜딩패드 구조체는 상기 기판의 상면과 평행한 평탄 영역을 포함하고, 상기 평탄 영역은 상기 층간 절연층의 하면 및 상기 랜딩패드 구조체의 하면의 사이에 위치하는 반도체 메모리 장치.
  14. 제11 항에 있어서,
    상기 랜딩패드 구조체의 상면은 상기 층간 절연층의 상면과 동일 레벨에 위치하는 반도체 메모리 장치.
  15. 제11 항에 있어서,
    상기 돌출부의 하단부는 상기 스페이서 구조체 상에 위치하는 반도체 메모리 장치.
  16. 기판;
    상기 기판 상에서 일 방향으로 나란히 연장된 한 쌍의 비트라인 구조체들;
    상기 한 쌍의 비트라인 구조체들 사이에서 상기 기판에 접속된 스토리지 노트 콘택;
    상기 한 쌍의 비트라인 구조체들 사이 및 상기 스토리지 노트 콘택 상의 하부 랜딩패드;
    상기 비트라인 구조체들 및 상기 하부 랜딩패드 상의 층간 절연층; 및
    상기 층간 절연층을 관통하여 상기 하부 랜딩패드에 접속되며, 상기 층간 절연층의 하면보다 낮은 레벨에 위치하는 하단부를 갖는 상부 랜딩패드를 포함하는 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 하부 랜딩패드와 상기 한 쌍의 비트라인 구조체들 사이의 배리어 패턴을 포함하고, 상기 배리어 패턴의 최상부 표면은 상기 층간 절연층의 하면과 동일 레벨에 위치하는 반도체 메모리 장치.
  18. 제16 항에 있어서,
    상기 하부 랜딩패드의 상면은 상기 층간 절연층의 하면과 접촉하는 반도체 메모리 장치.
  19. 제16 항에 있어서,
    상기 상부 랜딩패드의 적어도 일부분은 상기 비트라인 구조체들과 수직적으로 중첩되는 반도체 메모리 장치.
  20. 제16 항에 있어서,
    상기 상부 랜딩패드의 하단부는 상기 비트라인 구조체 및 상기 하부 랜딩패드의 사이에 위치하는 반도체 메모리 장치.
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