CN116133367A - 一种半导体薄膜形成方法、半导体结构及存储器 - Google Patents

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Abstract

本申请实施例公开了一种半导体薄膜形成方法、半导体结构及存储器。该方法包括：将前驱体引入腔室，前驱体在半导体衬底上吸附；吹扫腔室以除去未吸附的前驱体；将含有氧离子和氮离子的等离子体引入腔室，并与前驱体反应沉积第一薄膜；吹扫腔室以除去未反应的等离子体；将含有氧离子的等离子体引入腔室，与吸附在半导体衬底上前驱体反应沉积第二薄膜；循环执行上述步骤，直至第一薄膜和第二薄膜的总厚度达到预定值。本申请通过在半导体衬底上形成第一薄膜和第二薄膜，有效降低氮化物和氧化物界面的寄生电容，缓解接触不佳的技术问题。

Description

一种半导体薄膜形成方法、半导体结构及存储器
技术领域
本申请涉及半导体工艺技术领域，更具体地，涉及一种半导体薄膜形成方法、半导体结构及存储器。
背景技术
在半导体生产领域，在深沟槽DRAM(Dynamic Random Access Memory，动态随机存取存储器)的内连线制作过程中，位线侧壁形成过程如图1(A)～图1(E)所示。首先，在位线沉积Si3N4作为阻挡层和化学机械研磨的停止层。其次，通过ALD(Atomic LayerDeposition，原子层沉积)技术沉积一层厚度小于5nm的SiO2作为连接层，以便与随后填充的DHPS(聚全氢硅烷)密集接触。最后，通过化学机械研磨和蚀刻形成完整的位线侧壁。
在现有的DRAM位线侧壁之上的结构中，包含Si3N4和SiO2两层。其中Si3N4结构致密，抗扩散能力强可以作为优良的阻挡层，但Si3N4的介电常数较大，所产生的寄生电容大，从而影响DRAM的性能。另一方面，Si3N4的应力较大，存在与SiO2接触不佳的情况。
发明内容
鉴于此，本申请实施例的目的是提供一种半导体薄膜形成方法、半导体结构及存储器，以缓解现有的技术问题。
根据一些实施例，本申请第一方面提供了一种半导体薄膜形成方法，其包括：将前驱体引入腔室，前驱体在半导体衬底上吸附；吹扫腔室以除去未吸附的前驱体；将含有氧离子和氮离子的等离子体引入腔室，并与前驱体反应沉积第一薄膜；吹扫腔室以除去未反应的等离子体；将含有氧离子的等离子体引入腔室，与吸附在半导体衬底上前驱体反应沉积第二薄膜；循环执行上述步骤，直至第一薄膜和第二薄膜的总厚度达到预定值。
根据一些实施例，本申请第二方面提供了一种半导体结构，包含本申请第一方面半导体薄膜形成方法形成的第一薄膜和第二薄膜，包括：形成在半导体衬底之上的第一沉积层和第二沉积层，第一沉积层为化学机械研磨的停止层，第二沉积层由第一薄膜和第二薄膜交替形成。
根据一些实施例，本申请第三方面提供了一种存储器，包含本申请第一方面半导体薄膜形成方法形成的第一薄膜和第二薄膜，包括：形成在存储器位线侧壁的第一沉积层和第二沉积层，第一沉积层为化学机械研磨的停止层，第二沉积层由第一薄膜和第二薄膜交替形成
本公开实施例可以/至少具有以下优点，通过将含有氧离子和氮离子的等离子体，与吸附在半导体衬底上的前驱体反应沉积第一薄膜，第一薄膜为含有氮、氧元素的氮氧化物，第一薄膜是氮化物和氧化物的中间相，可有效降低氮化物和氧化物界面的寄生电容，缓解接触不佳的技术问题；其后，通过将含有氧离子的等离子体，与吸附在半导体衬底上的前驱体反应沉积第二薄膜，从而在同一制程内实现了第一薄膜和第二薄膜的沉积。
附图说明
图1(A)—图1(E)是现有技术中存储器位线侧壁形成过程示意图；
其中，图1(A)是未形成侧壁的存储器位线示意图，图1(B)是图1(A) 经ALD沉积Si3N4的存储器位线示意图，图1(C)是图1(B)经ALD沉积SiO2的存储器位线示意图，图1(D)是图1(C)经SOD(Spin-on Dielectrics，旋涂式电介质)后的存储器位线示意图，图1(E)是图1(D)经过化学机械研磨和刻蚀后的存储器位线示意图。
图2是本申请实施例一种半导体薄膜形成方法流程示意图；
图3是本申请实施例一种半导体薄膜形成方法薄膜形成过程时序示意图；
图4(A)—图4(E)是本申请实施例一种半导体薄膜形成方法薄膜形成过程示意图；
其中，图4(A)是未形成侧壁薄膜的半导体结构存储器位线示意图，图 4(B)是图4(A)形成第一沉积层后的半导体结构存储器位线示意图，图4 (C)是图4(B)形成第二沉积层后的半导体结构存储器位线示意图，图4 (D)是图4(C)经过化学机械研磨和刻蚀后的半导体结构存储器位线示意图，图4(E)是图4(D)的局部放大图。
图5是本申请实施例一种半导体薄膜形成方法O2与N2气体流量之比对半导体器件寄生电容影响示意图；
图6是本申请实施例一种半导体薄膜形成方法第一沉积层与第二沉积层厚度之比对半导体器件寄生电容影响示意图；
图7是本申请实施例一种半导体结构示意图；
图8是本申请实施例一种存储器结构示意图。
附图标记：
11：位线绝缘层；21：位线中间层；31：位线导电层；41：Si3N4层；1：位线绝缘层；2：位线中间层；3：位线导电层；4：Si3N4层；5：SiO2层；6： SOD示意；7：第二沉积层；71：第一薄膜；72：第二薄膜；10：前驱体通入； 20：腔室吹扫；30：含氮离子和氧离子的等离子体通入；40：射频信号；50：含氧离子的等离子体通入；100：半导体衬底。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本申请进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
在附图中示出了根据本申请实施例的层结构示意图。这些图并不一定是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。以下将参照附图更详细地描述本申请。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
图1(A)—图1(E)是现有技术中存储器位线侧壁形成过程示意图。
其中，图1(A)是未形成侧壁的存储器位线示意图，图1(B)是图1(A) 经ALD沉积Si3N4的存储器位线示意图，图1(C)是图1(B)经ALD沉积SiO2的存储器位线示意图，图1(D)是图1(C)经SOD(Spin-On Dielectrics，旋涂式电介质)后的存储器位线示意图，图1(E)是图1(D)经过化学机械研磨和刻蚀后的存储器位线示意图。
参考图1(A)，存储器位线由位线绝缘层10、位线中间层20及位线导电层30三个部分构成。在图1(B)中，存储器位线经ALD工艺沉积后形成Si3N4层41。在图1(C)中，存储器位线经ALD工艺沉积后形成SiO2层5。在经过图1(D)SOD进行间隙填充6之后，通过化学机械研磨和刻蚀后的形成图1 (E)中完整的存储器位线侧壁。参考图1(E)，完整的存储器位线侧壁包含 Si3N4层41和SiO2层5。
需要进行说明的是，化学机械研磨(Chemical Mechanical Polish，CMP) 亦称为化学机械抛光，其原理是化学腐蚀作用和机械去除作用相结合的加工技术，是机械加工中可以实现表面全局平坦化的技术。蚀刻(Etching)是将材料使用化学反应或物理撞击作用而移除的技术。
Si3N4结构致密，抗扩散能力强可以作为优良的阻挡层，但是Si3N4的介电常数较大，所产生的寄生电容大，从而影响存储器的性能。另一方面，Si3N4的应力较大与SiO2存在接触面不佳的情况。寄生电容一般是指非电容器件在高频情况下表现出来的电容特性，DRAM靠内部寄生电容充放电来记忆信息，电容充有电荷为逻辑1，不充电为逻辑0。但在另一方面,由于DRAM频率的不断提高,致使引线寄生电感、寄生电容的影响愈加严重,对器件造成更大的电应力，具体表现为过电压、过电流的毛刺。对于DRAM而言，寄生电容大会影响DRAM的性能。因此，图1(E)中Si3N4层41和SiO2层5，使得存储器位线寄生电容大，且Si3N4层41与SiO2层5存在接触面不佳的情况。
图2是本申请实施例一种半导体薄膜形成方法流程示意图。
如图2所示，本申请实施例提供的半导体薄膜形成方法主要包括7个步骤，以下对7个步骤进行详细说明。
步骤S1，将前驱体在半导体衬底上吸附。
具体地，将前驱体引入腔室，前驱体在半导体衬底上吸附。需要进行说明的是，在半导体制备技术领域，前驱体是经过某些步骤就可实现目标产物的前级产物，前驱体是ALD沉积工艺的基础。无论是ALD还是PEALD(Plasma Enhanced Atomic Layer Deposition，等离子体增强原子层沉积)的第一个步骤，都是将反应的前驱体在半导体衬底上进行吸附或者饱和吸附。
在一些实施例中，前驱体为硅与氢的化合物或混合物。示例性地，可以是硅烷(SiH4，四氢化硅)，硅烷是一种无色的气体，可以吸附在半导体衬底上。
在一些实施例中，硅与氢的化合物选自四(二甲胺基)硅烷(TDMAS)、异丙氨基硅烷(DIPAS)、双(二乙基酰胺)硅烷(BDEAS)、双(叔丁基氨基)硅烷 (BTBAS)中的任一种，或其任意组合的混合物。在一些实施例中，硅与氢的化合物选择双(二乙基酰胺)硅烷(BDEAS)。
在一些实施例的步骤S1中，设置前驱体与半导体衬底的吸附时间为2-10 秒。设置吸附时间的长短，可以确保前驱体在衬底中的吸附程度。例如，吸附时间大于某一数值时，前驱体为饱和吸附。
步骤S2，吹扫腔室以除去未吸附的所述前驱体。
在ALD或者PEALD薄膜沉积工艺中，如果不将未吸附的前驱体吹扫出腔室，未吸附的前驱体会与后续通入的反应物质进行反应，从而影响已吸附的前驱体的反应，影响已吸附前驱体的薄膜沉积工艺。
在一个可选的实施例中，采用惰性气体吹扫腔室。可选的，通入惰性气体氩气(Ar)吹扫除去多余的前驱体。需要进行说明的是，吹扫除去多余的前驱体的气体，不能与前驱体反应，因此选择惰性气体。此外，只要不与前驱体反应的气体，都可以用来吹扫多余的前驱体。
步骤S3，反应形成第一薄膜。
具体地，将含有氧离子和氮离子的等离子体引入腔室，并与吸附在半导体衬底上前驱体反应沉积第一薄膜。
需要进行说明的是，ALD或者PEALD的反应具有自限制性 (Self-Limiting)，即前驱体输入到半导体衬底，通过吸附或饱和吸附保持在表面；当后续的反应物质通入反应腔室，就会与已吸附于半导体衬底表面的前驱体发生反应。前驱体与反应物质之间会发生置换反应并产生相应的副产物，直到半导体衬底表面的前驱体完全消耗，反应会自动停止并形成需要的原子层薄膜沉积在半导体衬底表面。
在一些实施例中，前驱体为硅与氢的化合物，将含有氧离子和氮离子的等离子体引入腔室，含有氧离子和氮离子的等离子体同硅与氢的化合物反应生成氮氧化硅SiON。
在一些实施例中，含有氧离子和氮离子的等离子体，由气体流量比例为 1:1-1:20的O2与N2或NH3电离生成。可选的，等离子体由O2与N2或NH3等反应气体在等离子体反应腔室中产生，产生后通入腔室与前驱体进行反应。示例性地，等离子体由射频发生器激发O2与N2或NH3等反应气体产生。在一个实施例中，O2与N2的气体流量比例1：9。通过控制通入反应腔体的O2与N2或NH3等离子体源流量比来精准控制第一薄膜中的氮与氧元素的比例，以控制产生的寄生电容大小。
在一些实施例中，设置等离子体的通入时间为1-10秒。可选地，当含氮元素的等离子体由N2产生时，设置等离子体的通入时间5秒。需要进行说明的是，等离子体的通入时间不同，等离子体在腔室内的含量不同。
步骤S4，吹扫腔室以除去未反应的等离子体。
同样，为了使未反应的等离子体不与后续过程中通入的反应物质进行反应，需要将未反应的等离子体吹扫出腔室。
在一个可选的实施例中，采用惰性气体吹扫腔室。可选的，通入惰性气体氩气(Ar)吹扫除去未反应的等离子体。需要进行说明的是，吹扫除去未反应的等离子体的气体，不能与等离子体反应，因此选择惰性气体。此外，只要不与等离子体，及第一薄膜反应的气体，都可以用来吹扫未反应的等离子体。
步骤S5，反应形成第二薄膜。
具体地，执行步骤S1和S2，将含有氧离子的等离子体引入腔室，与吸附在半导体衬底上前驱体反应沉积第二薄膜
在一些实施例中，前驱体为硅与氢的化合物，将含有氧离子的等离子体引入腔室，含有氧离子的等离子体同硅与氢的化合物反应生成二氧化硅SiO2。
可选的，步骤S5中，设置前驱体吸附时间为3秒。
在一些实施例中，在步骤S3中和S5中，第一薄膜和第二薄膜的沉积阶段，设置腔室的温度为40℃至110℃。
步骤S6，执行步骤S4。第二薄膜沉积完成后，执行步骤S4，将未反应的等离子体吹扫出腔室。
步骤S7，返回步骤S1，循环执行上述步骤，直至第一薄膜和第二薄膜的总厚度达到预定值。
图3是本申请实施例一种半导体薄膜形成方法薄膜形成过程时序示意图。
如图3所示，在一个制程周期内包含第一薄膜沉积和第二薄膜沉积两个阶段。在第一薄膜沉积阶段，包括前驱体通入10、腔室吹扫20、含氮离子和氧离子的等离子体通入30、腔室吹扫20四个阶段，每个阶段按时间顺序依次进行。
在第二薄膜沉积阶段，包括前驱体通入10、腔室吹扫20、含氧离子的等离子体通入50、腔室吹扫20四个阶段，每个阶段按时间顺序依次进行。可选的，等离子体由射频信号激发产生，因此在气体O2与N2或NH3通入期间，射频信号40激发O2与N2或NH3产生含离子和氧离子的等离子体、或含氧离子的等离子体。
参考图3，在一些实施例中，重复步骤S1至S7中，直至第一薄膜和第二薄膜的总厚度达到预定值，即重复多个制程周期，以沉积预期厚度的第一薄膜和第二薄膜。需要进行说明的是，ALD或者PEALD相比传统的金属有机物化学气相沉积、分子束外延和物理气相沉积等沉积工艺具有较高的控制精度，可通过控制反应周期数精确地控制薄膜的厚度。可选地，重复30-60个制程周期以达到所需的薄膜厚度。
在一个可选的实施例中，半导体薄膜形成方法还包括：步骤S8，对半导体衬底进行化学机械研磨和蚀刻。可选地，进行化学机械研磨和蚀刻，以使半导体薄膜平坦，或去除多余的部分。
图4(A)—图4(E)是本申请实施例一种半导体薄膜形成方法薄膜形成过程示意图。
图4(A)是未形成侧壁薄膜的半导体结构存储器位线示意图。
图4(B)是图4(A)形成第一沉积层后的半导体结构存储器位线示意图，
图4(C)是图4(B)形成第二沉积层后的半导体结构存储器位线示意图，
图4(D)是图4(C)经过化学机械研磨和刻蚀后的半导体结构存储器位线示意图。图4(A)—图4(D)示意性示出了半导体结构存储器位线形成过程中的结构变化图。
在一些实施例中，半导体衬底包含存储器位线，第一沉积层和第二沉积层形成在存储器位线侧壁，第一沉积层为化学机械研磨的停止层，第二沉积层由第一薄膜和第二薄膜交替形成。参考图4(D)，位线绝缘层1、位线中间层2及位线导电层3三个部分在半导体衬底结构中构成了存储器位线，第一沉积层4和第二沉积层7沉积在存储器位线侧壁。
在一些实施例中，第一沉积层4通过ALD或PEALD沉积而成。
图4(E)是图4(D)的局部放大图，参考图4(E)，第二沉积层7由第一薄膜71和第二薄膜72交替形成。
在一些实施例中，在第一沉积层4形成后，重复步骤S1至S7，直至第一沉积层4与第二沉积层7的厚度之比为1.5:1至3:1。例如，重复步骤N 次，则会形成有N个第一薄膜71和N个第二薄膜72。需要进行说明的是，步骤S1-S4用于形成第一薄膜71，步骤S5用于形成第二薄膜72，因此在重复步骤S1至S7的过程中，第一薄膜71和第二薄膜72交替形成。
在一些实施例中，第一薄膜71为氮氧化硅SiON，第一薄膜71是氮化硅和二氧化物硅中间相，可有效降低氮化硅和二氧化硅界面的寄生电容，缓解氮化硅和二氧化硅接触不佳的技术问题；其后，通过将含有氧离子的等离子体，与吸附在半导体衬底上的前驱体反应沉积第二薄膜72，从而在同一制程内实现了第一薄膜71和第二薄膜72的沉积
图5是本申请实施例一种半导体薄膜形成方法O2与N2气体流量之比对半导体器件寄生电容影响示意图。
不同的O2与N2气体流量之比，则产生的含有氧离子和氮离子的等离子体中的两种元素之比不同，进而产生的第一薄膜中氧离子和氮离子的比例也不同，对半导体器件产生的寄生电容也不同。可选地，第一薄膜为氮氧化硅 SiNO、第二薄膜为二氧化硅SiO2时，参考图5和下表，当O2与N2气体流量之比为1：9，对半导体器件产生的寄生电容最小，此时第一薄膜与第二薄膜的厚度之和为7.51nm，薄膜含氧比例27％，含氮比例39％。
图6是本申请实施例一种半导体薄膜形成方法第一沉积层与第二沉积层厚度之比对半导体器件寄生电容影响示意图。
在一些实施例中，重复步骤S1至S7，直至第一沉积层与第二沉积层的厚度之比为1.5:1至3:1。如图6所示，第一沉积层与第二沉积层厚度之比为1.5:1至3:1时，半导体器件寄生电容最小。需要进行说明的是，第一沉积层的厚度不变，重复步骤S1至S7改变第二沉积层的厚度，从而实现对第一沉积层与第二沉积层厚度之比的控制。
在一些实施例中，第一沉积层由Si3N4沉积而成。Si3N4是一种超硬物质，本身具有润滑性，并且耐磨损，因此适合于作为阻挡层和CMP的研磨停止层
图7是本申请实施例一种半导体结构示意图。
如图7所示的半导体结构中，半导体衬底100之上形成第一沉积层4和第二沉积层7，第一沉积层4为化学机械研磨的停止层，第二沉积层7由第一薄膜71和第二薄膜72交替形成。
在一些实施例中，半导体结构中第一沉积层4与第二沉积层7的厚度之比为1.5:1至3:1。
在一些实施例中，半导体结构中第一沉积层4由Si3N4构成。
图8是本申请实施例一种存储器结构示意图。
如图8所示的存储器结构中，位线绝缘层1、位线中间层2及位线导电层3三个部分构成了存储器位线，第一沉积层4和第二沉积层7沉积在存储器位线侧壁，第一沉积层4为化学机械研磨的停止层。参考图7，第二沉积层7由第一薄膜71和第二薄膜72交替形成。
应当理解的是，本申请的上述具体实施方式仅仅用于示例性说明或解释本申请的原理，而不构成对本申请的限制。因此，在不偏离本申请的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。此外，本申请所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (15)

1.一种半导体薄膜形成方法，其特征在于，包括：
将前驱体引入腔室，所述前驱体在半导体衬底上吸附；
吹扫腔室以除去未吸附的所述前驱体；
将含有氧离子和氮离子的等离子体引入腔室，并与所述前驱体反应沉积第一薄膜；
吹扫腔室以除去未反应的等离子体；
将含有氧离子的等离子体引入腔室，与吸附在半导体衬底上所述前驱体反应沉积第二薄膜；
循环执行上述步骤，直至所述第一薄膜和第二薄膜的总厚度达到预定值。
2.根据权利要求1所述的半导体薄膜形成方法，其特征在于，所述前驱体为硅与氢的化合物。
3.根据权利要求2所述的半导体薄膜形成方法，其特征在于，所述硅与氢的化合物选自四(二甲胺基)硅烷(TDMAS)、异丙氨基硅烷(DIPAS)、双(二乙基酰胺)硅烷(BDEAS)、双(叔丁基氨基)硅烷(BTBAS)中的任一，或其任意组合的混合物。
4.根据权利要求1所述的半导体薄膜形成方法，其特征在于，在中，设置所述前驱体与半导体衬底的吸附时间为2-10秒。
5.根据权利要求1所述的半导体薄膜形成方法，其特征在于，所述含有氧离子和氮离子的等离子体，由气体流量比例为1:1-1:20的O2与N2或NH3电离生成。
6.根据权利要求1所述的半导体薄膜形成方法，其特征在于，设置所述等离子体的通入时间为1-10秒。
7.根据权利要求1所述的半导体薄膜形成方法，其特征在于，所述第一薄膜和第二薄膜的沉积阶段，设置所述腔室的温度为40℃至110℃。
8.根据权利要求1所述的半导体薄膜形成方法，其特征在于，还包括：对所述半导体衬底进行化学机械研磨和蚀刻。
9.根据权利要求1所述的半导体薄膜形成方法，其特征在于，所述的半导体衬底包含存储器位线，第一沉积层和第二沉积层形成在所述存储器位线侧壁，所述第一沉积层为化学机械研磨的停止层，所述第二沉积层由第一薄膜和第二薄膜交替形成。
10.根据权利要求9所述的半导体薄膜形成方法，其特征在于，所述第一沉积层与第二沉积层的厚度之比为1.5:1至3:1。
11.根据权利要求9所述的半导体薄膜形成方法，其特征在于，所述第一沉积层由Si3N4沉积而成。
12.一种半导体结构，包含权利要求1所述的半导体薄膜形成方法形成的第一薄膜和第二薄膜，其特征在于，包括：形成在半导体衬底之上的第一沉积层和第二沉积层，所述第一沉积层为化学机械研磨的停止层，所述第二沉积层由第一薄膜和第二薄膜交替形成。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一沉积层与第二沉积层的厚度之比为1.5:1至3:1。
14.根据权利要求12所述的半导体结构，其特征在于，所述第一沉积层由Si3N4构成。
15.一种存储器，包含权利要求1所述的半导体薄膜形成方法形成的第一薄膜和第二薄膜，其特征在于，包括：形成在存储器位线侧壁的第一沉积层和第二沉积层，所述第一沉积层为化学机械研磨的停止层，所述第二沉积层由第一薄膜和第二薄膜交替形成。
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