CN110797255B - 薄膜堆叠结构、三维存储器及其制备方法 - Google Patents

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Abstract

本发明涉及半导体设计及制造领域，特别是涉及一种薄膜堆叠结构、三维存储器及其制备方法，薄膜堆叠结构的制备方法包括：形成氧化硅层的步骤；形成氮化硅层的步骤；以及形成氢氮氧化硅缓冲层的步骤，其中，所述氢氮氧化硅缓冲层形成于所述氧化硅层与所述氮化硅层之间。本发明在氧化硅层及氮化硅层之间插入氢氮氧化硅缓冲层，降低了氧化硅层及氮化硅层间的应力梯度，从而最大限度地减小层间应力差引起的剪应力，提高氧化硅层及氮化硅层的结合强度，防止氧化硅层及氮化硅层间由于应力不平衡引起的开裂风险。

Description

薄膜堆叠结构、三维存储器及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种薄膜堆叠结构、三维存储器及其制备方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。
在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，而CTF(Charge Trap Flash，电荷捕获闪存)型3D NAND存储器是目前较为前沿、且极具发展潜力的存储器技术。
氮化硅层及氧化硅层的堆叠层结构是3D NAND存储器制造的关键技术之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种薄膜堆叠结构、三维存储器及其制备方法，用于解决现有技术中氮化硅层及氧化硅层之间由于应力差而导致开裂的问题。
为实现上述目的及其他相关目的，本发明提供一种薄膜堆叠结构，所述薄膜堆叠结构包括：氧化硅层；氮化硅层；以及氢氮氧化硅缓冲层，所述氢氮氧化硅缓冲层位于所述氧化硅层与所述氮化硅层之间。
可选地，所述氢氮氧化硅缓冲层包括相对的第一面及第二面，其中，所述第一面与所述氧化硅层相接，所述第二面与所述氮化硅层相接。
可选地，所述氢氮氧化硅缓冲层用于缓冲所述氧化硅层与所述氮化硅层之间的应力差。
可选地，所述氧化硅层的厚度范围介于100埃～1000埃之间，所述氮化硅层的厚度范围介于100埃～1000埃之间，所述氢氮氧化硅缓冲层的厚度范围介于100埃～1000埃之间。
可选地，包括多个交替层叠的所述氧化硅层及所述氮化硅层，且任意两相邻的所述氧化硅层及所述氮化硅层之间均具有所述氢氮氧化硅缓冲层。
本发明还提供一种三维存储器，包括：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替设置的栅极和氧化硅层，相邻的所述栅极与氧化硅层之间设置有氢氮氧化硅缓冲层。
可选地，所述氧化硅层的厚度范围介于100埃～1000埃之间，所述栅极的厚度范围介于100埃～1000埃之间，所述氢氮氧化硅缓冲层的厚度范围介于100埃～1000埃之间。
本发明还提供一种薄膜堆叠结构的制备方法，所述制备方法包括：形成氧化硅层的步骤；形成氮化硅层的步骤；以及形成氢氮氧化硅缓冲层的步骤，其中，所述氢氮氧化硅缓冲层形成于所述氧化硅层与所述氮化硅层之间。
可选地，所述制备方法包括步骤：1)于基底上形成所述氧化硅层；2)于所述氧化硅层表面上形成所述氢氮氧化硅缓冲层；3)于所述氢氮氧化硅缓冲层表面上形成所述氮化硅层。
可选地，所述制备方法包括步骤：1)于基底上形成所述氮化硅层；2)于所述氮化硅层表面上形成所述氢氮氧化硅缓冲层；3)于所述氢氮氧化硅缓冲层表面上形成所述氧化硅层。
可选地，包括多次交替形成所述氧化硅层的步骤及形成所述氮化硅层的步骤，且每形成任一所述氧化硅层或任一所述氮化硅层后均包括形成所述氢氮氧化硅缓冲层的步骤。
可选地，形成所述氧化硅层、所述氮化硅层及所述氢氮氧化硅缓冲层的方法包括等离子体增强化学气相沉积法。
可选地，形成所述氧化硅层所采用的气源包括正硅酸乙酯及氧气，所述正硅酸乙酯及氧气的流量比例介于1:20～1:10之间，所述正硅酸乙酯的流量范围介于500sccm～2000sccm之间，所述氧气的流量范围介于10000sccm～20000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于200W～400W之间，沉积时间介于10s～50s之间。
可选地，形成所述氢氮氧化硅层所采用的气源包括硅烷、氨气及一氧化二氮。
可选地，所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于250sccm～1000sccm之间，所述一氧化二氮的流量范围介于250sccm～1000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间。
可选地，形成所述氮化硅层所采用的气源包括硅烷及氨气，所述硅烷及氨气的流量比例介于1:4～1:5之间，所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于500sccm～2000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间。
本发明还提供一种三维存储器的制作方法，所述制作方法包括如上所述的薄膜堆叠结构的制备方法。
可选地，所述三维存储器包括3D NAND存储器。
如上所述，本发明的薄膜堆叠结构、三维存储器及其制备方法，具有以下有益效果：
本发明在氧化硅层及氮化硅层之间插入氢氮氧化硅缓冲层，从而降低氧化硅层及氮化硅层间的应力梯度，最大限度地减小层间应力差引起的剪应力，提高氧化硅层及氮化硅层的结合强度，防止氧化硅层及氮化硅层间由于应力不平衡引起的开裂风险。
本发明的氢氮氧化硅缓冲层为所述氧化硅层及氮化硅层的杨氏模量失配提供了缓冲，避免在堆叠结构刻蚀过程中氮化硅层或氧化硅层的损坏。
附图说明
图1显示为一种氧化硅层及氮化硅层堆叠结构，图2显示为该堆叠结构由于应力差导致开裂的结构示意图。
图3显示为本发明实施例1的薄膜堆叠结构的制作方法步骤流程示意图。
图4～图7显示为本发明实施例1的薄膜堆叠结构的制作方法各步骤所呈现的结构示意图。
图8显示为本发明实施例2的薄膜堆叠结构的制作方法步骤流程示意图。
图9～图12显示为本发明实施例2的薄膜堆叠结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
101 氧化硅层
102 氮化硅层
201 氧化硅层
202 氢氮氧化硅缓冲层
203 氮化硅层
S11～S13 实施例1步骤
S21～S23 实施例2步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图2所示，在三维存储器等器件的制作过程中，通常会需要制备氧化硅层101及氮化硅层102堆叠结构，如图1所示，然而，由于氧化硅层101与氮化硅层102之间具有较大的应力差，例如，所述氧化硅层101中具有压应力，经测量，该压应力在-360MPa左右，而所述氮化硅层102中则具有拉应力，经测量，该拉应力在+200MPa～+350MPa之间，这个应力差会在氧化硅层101与氮化硅层102的界面上产生较大的剪应力，当该剪应力大于氧化硅层101与氮化硅层102之间的结合能时，会容易产生氧化硅层101与氮化硅层102之间的开裂，导致氧化硅层101与氮化硅层102堆叠结构的损坏，从而会严重影响后续工艺的稳定性，导致器件失效等不良后果，如图2所示。基于此，本发明实施例的目的在于提供中，氧化硅层101与氮化硅层102的堆叠结构，并在制备氧化硅层101与氮化硅层102堆叠结构的过程中，降低氧化硅层101与氮化硅层102之间的应力差，避免氧化硅层101与氮化硅层102的开裂。
实施例1
如图3～图6所示，本实施例提供一种薄膜堆叠结构的制备方法，所述薄膜堆叠结构可以用于三维存储器的制备，所述三维存储器可以为3D NAND存储器。所述制备方法主要包括以下步骤：形成氧化硅层201的步骤；形成氮化硅层203的步骤；以及形成氢氮氧化硅缓冲层202的步骤，其中，所述氢氮氧化硅缓冲层202形成于所述氧化硅层201与所述氮化硅层203之间。
如图3～图6所示，具体地，所述薄膜堆叠结构的制备方法包括步骤：
如图3所示，首先进行步骤1)S11，于基底上形成所述氧化硅层201。
例如，所述基底可以为具有外围电路的半导体衬底，所述半导体衬底可以是单晶硅层。在一些实施例中所述半导体衬底也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在其它实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，还可以为复合结构，例如硅/锗硅复合衬底等。所述外围电路可以包含多个外围器件，如场效应晶体管、电容、电感和/或二极管等，这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。
在本实施例中，形成所述氧化硅层201可以为等离子体增强化学气相沉积法。其中，形成所述氧化硅层201所采用的气源包括正硅酸乙酯(Si(OC2H5)4)及氧气(O2)，所述正硅酸乙酯及氧气的流量比例介于1:20～1:10之间，所述正硅酸乙酯的流量范围介于500sccm～2000sccm之间，所述氧气的流量范围介于10000sccm～20000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于200W～400W之间，沉积时间介于10s～50s之间，沉积得到的所述氧化硅层201的厚度范围介于100埃～1000埃之间。在一较优的实施例中，所述正硅酸乙酯及氧气的流量比例介于1:16～1:14之间，所述正硅酸乙酯的流量范围介于800sccm～1200sccm之间，所述氧气的流量范围介于14000sccm～16000sccm之间，沉积温度范围介于450℃～550℃之间，沉积气压介于2Torr～3Torr之间，沉积功率介于250W～350W之间，沉积时间介于20s～30s之间，沉积得到的所述氧化硅层201的厚度范围介于400埃～600埃之间。以上较优工艺条件下沉积的氧化硅层201，可以获得较低的缺陷，有利于氧化硅层201的质量的提高。
如图3及图5所示，然后进行步骤2)S12，于所述氧化硅层201表面上形成所述氢氮氧化硅(SiNOH)缓冲层202。
在本实施例中，形成所述氢氮氧化硅缓冲层202的方法包括等离子体增强化学气相沉积法。为了进一步提高所述氢氮氧化硅缓冲层202的沉积质量，本实施例形成所述氢氮氧化硅层201所采用的气源选用为硅烷(SiH4)、氨气(NH3)及一氧化二氮(N2O)。其中，本实施例对形成所述氢氮氧化硅层201的工艺参数进行了优化配置，本实施例选用的所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于250sccm～1000sccm之间，所述一氧化二氮的流量范围介于250sccm～1000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间。为了进一步提高所述氢氮氧化硅层201的质量，提高所述氢氮氧化硅层201对应力的缓冲效果，在一较优的示例中，所述硅烷的流量范围介于250sccm～400sccm之间，所述氨气的流量范围介于400sccm～600sccm之间，所述一氧化二氮的流量范围介于400sccm～600sccm之间，沉积温度范围介于450℃～550℃之间，沉积气压介于2Torr～3Torr之间，沉积功率介于800W～1200W之间，沉积时间介于20s～30s之间。
所述氢氮氧化硅缓冲层202的厚度范围可以介于100埃～1000埃之间，为了保证所述氢氮氧化硅缓冲层202的应力缓冲效果，并降低其所需占用的空间，同时降低工艺成本，所述氢氮氧化硅缓冲层202的厚度范围优选为介于100埃～200埃之间。
所述氢氮氧化硅缓冲层202中的氮组分和氧组分可以为固定值，也可以为渐变值，例如，所述氢氮氧化硅缓冲层202沉积于所述氧化硅层201表面时，则其氧组分随厚度的增大而逐渐减小，该逐渐减小可以是线性减小或呈梯度式减小，而氮组分随厚度的增大而逐渐增大，该逐渐增大可以是线性增大或呈梯度式增大，以进一步改善氧化硅层201与氮化硅层203之间的应力，降低氢氮氧化硅缓冲层202及氮化硅层203的晶格失配缺陷。
如图3及图6所示，接着进行步骤3)S13，于所述氢氮氧化硅缓冲层202表面上形成所述氮化硅层203。
在本实施例中，形成所述氮化硅层203的方法包括等离子体增强化学气相沉积法。其中，形成所述氮化硅层203所采用的气源包括硅烷(SiH4)及氨气(NH3)，所述硅烷及氨气的流量比例介于1:4～1:5之间，所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于500sccm～2000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间，所述氢氮氧化硅缓冲层202的厚度范围介于100埃～1000埃之间。在一更优的实施例中，所述硅烷的流量范围介于200sccm～300sccm之间，所述氨气的流量范围介于800sccm～1200sccm之间，沉积温度范围介于450℃～550℃之间，沉积气压介于2Torr～3Torr之间，沉积功率介于800W～1200W之间，沉积时间介于30s～50s之间，沉积获得的所述氮化硅层203的厚度范围介于400埃～600埃之间。以上较优工艺条件下沉积的氮化硅层203，可以获得较低的缺陷，有利于氮化硅层203的质量的提高。
接着，可以依据实际的器件需求，进一步交替沉积更多层的氮化硅层203、氧化硅层201及氢氮氧化硅缓冲层202，其中，任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202。以上述图6为例，可以在所述氮化硅层203上进一步重复沉积氢氮氧化硅缓冲层202、氧化硅层201、氢氮氧化硅缓冲层202、氮化硅层203，且每形成任一所述氧化硅层201或任一所述氮化硅层203后均包括形成所述氢氮氧化硅缓冲层202的步骤，直至获得具有目标层数的多层薄膜堆叠结构，如图7所示，该目标层数可以为16层、32层、64层、96层、128层或更多的层数，且并不限于此处所列举的示例。对于多层结构的氧化硅层201及氮化硅层203，随着氧化硅层201及氮化硅层203界面数量的增加，氧化硅层201及氮化硅层203由于应力差造成开裂的风险会进一步提高，本发明在任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，可以更全面的防止氧化硅层201及氮化硅层203间由于应力不平衡引起的开裂风险。
本实施例还提供一种三维存储器的制作方法，所述制作方法包括如上所述的薄膜堆叠结构的制备方法。具体地，所述三维存储器可以为3D NAND存储器。
如图6所示，本实施例还提供一种薄膜堆叠结构，所述薄膜堆叠结构包括依次层叠的氧化硅层201、氢氮氧化硅缓冲层202及氮化硅层203，其中，所述氢氮氧化硅缓冲层202用于缓冲所述氧化硅层201与所述氮化硅层203之间的应力差。在本实施例中，所述氢氮氧化硅缓冲层202包括相对的第一面及第二面，其中，所述第一面与所述氧化硅层201相接，所述第二面与所述氮化硅层203相接。在本实施例中，所述氧化硅层201的厚度范围介于100埃～1000埃之间，所述氮化硅层203的厚度范围介于100埃～1000埃之间，所述氢氮氧化硅缓冲层202的厚度范围介于100埃～1000埃之间。
所述氢氮氧化硅缓冲层202中的氮组分和氧组分可以为固定值，也可以为渐变值，例如，所述氢氮氧化硅缓冲层202沉积于所述氧化硅层201表面时，则其氧组分随厚度的增大而逐渐减小，该逐渐减小可以是线性减小或呈梯度式减小，而氮组分随厚度的增大而逐渐增大，该逐渐增大可以是线性增大或呈梯度式增大，以进一步改善氧化硅层201与氮化硅层203之间的应力，降低氢氮氧化硅缓冲层202及氮化硅层203的晶格失配缺陷。
当然，依据实际的器件需求，所述薄膜堆叠结构也包括多个交替层叠的所述氧化硅层201及所述氮化硅层203，且任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，例如，如图7所示，所述氧化硅层201及所述氮化硅层203的层数可以分别为16层、32层、64层、96层、128层或更多的层数，任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，且并不限于此处所列举的示例。对于多层结构的氧化硅层201及氮化硅层203，随着氧化硅层201及氮化硅层203界面数量的增加，氧化硅层201及氮化硅层203由于应力差造成开裂的风险会进一步提高，本发明在任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，可以更全面的防止氧化硅层201及氮化硅层203间由于应力不平衡引起的开裂风险。
本实施例还提供一种三维存储器，所述三维存储器包括：衬底以及位于所述衬底上的堆叠结构，其中，所述堆叠结构包括交替设置的栅极和氧化硅层，相邻的所述栅极与氧化硅层之间设置有氢氮氧化硅缓冲层。
所述氧化硅层的厚度范围介于100埃～1000埃之间，所述栅极的厚度范围介于100埃～1000埃之间，所述氢氮氧化硅缓冲层的厚度范围介于100埃～1000埃之间。
所述三维存储器通过选择性去除上述的薄膜堆叠结构中的氮化硅层，以形成空腔层，然后对该空腔层进行栅极填充形成栅极，所述填充的方法可以为化学气相沉积法或原子层沉积法等，所述栅极的材料可以为金属或多晶硅，其中，所述金属例如可以为钛、钨、氮化钛、铝、金、钽、氮化钽等，且并不限于此处所列举的示例。
本发明的氢氮氧化硅缓冲层202为所述氧化硅层201及氮化硅层203的杨氏模量失配提供了缓冲，避免在选择性去除所述薄膜堆叠结构中的氮化硅层203时，氮化硅层203或氧化硅层201的损坏，从而提高栅极的填充质量，提高器件性能的稳定性。
实施例2
如图8～图12所示，本实施例提供一种薄膜堆叠结构的制备方法，所述薄膜堆叠结构可以用于三维存储器的制备，所述三维存储器可以为3D NAND存储器。所述薄膜堆叠结构的制备方法包括步骤：
如图8及图9所示，首先进行步骤1)S21，于基底上形成氮化硅层203。
例如，所述基底可以为具有外围电路的半导体衬底，所述半导体衬底可以是单晶硅层。在一些实施例中所述半导体衬底也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在其它实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，还可以为复合结构，例如硅/锗硅复合衬底等。所述外围电路可以包含多个外围器件，如场效应晶体管、电容、电感和/或二极管等，这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。
在本实施例中，形成所述氮化硅层203的方法包括等离子体增强化学气相沉积法。其中，形成所述氮化硅层203所采用的气源包括硅烷及氨气，所述硅烷及氨气的流量比例介于1:4～1:5之间，所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于500sccm～2000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间，所述氢氮氧化硅缓冲层202的厚度范围介于100埃～1000埃之间。在一更优的实施例中，所述硅烷的流量范围介于200sccm～300sccm之间，所述氨气的流量范围介于800sccm～1200sccm之间，沉积温度范围介于450℃～550℃之间，沉积气压介于2Torr～3Torr之间，沉积功率介于800W～1200W之间，沉积时间介于30s～50s之间，沉积获得的所述化氮化硅层203的厚度范围介于400埃～600埃之间。以上较优工艺条件下沉积的氮化硅层203，可以获得较低的缺陷，有利于氮化硅层203的质量的提高。
如图8及图10所示，然后进行步骤2)S22，于所述氮化硅层203表面上形成氢氮氧化硅(SiNOH)缓冲层202。
在本实施例中，形成所述氢氮氧化硅缓冲层202的方法包括等离子体增强化学气相沉积法。为了进一步提高所述氢氮氧化硅缓冲层202的沉积质量，本实施例形成所述氢氮氧化硅层201所采用的气源选用为硅烷、氨气及一氧化二氮。其中，本实施例对形成所述氢氮氧化硅层201的工艺参数进行了优化配置，本实施例选用的所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于250sccm～1000sccm之间，所述一氧化二氮的流量范围介于250sccm～1000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间。为了进一步提高所述氢氮氧化硅层201的质量，提高所述氢氮氧化硅层201对应力的缓冲效果，在一较优的示例中，所述硅烷的流量范围介于250sccm～400sccm之间，所述氨气的流量范围介于400sccm～600sccm之间，所述一氧化二氮的流量范围介于400sccm～600sccm之间，沉积温度范围介于450℃～550℃之间，沉积气压介于2Torr～3Torr之间，沉积功率介于800W～1200W之间，沉积时间介于20s～30s之间。
所述氢氮氧化硅缓冲层202的厚度范围可以介于100埃～1000埃之间，为了保证所述氢氮氧化硅缓冲层202的应力缓冲效果，并降低其所需占用的空间，同时降低工艺成本，所述氢氮氧化硅缓冲层202的厚度范围优选为介于100埃～200埃之间。
所述氢氮氧化硅缓冲层202中的氮组分和氧组分可以为固定值，也可以为渐变值，例如，所述氢氮氧化硅缓冲层202沉积于所述氮化硅表面时，其氧组分随厚度的增大而逐渐增大，该逐渐增大可以是线性增大或呈梯度式增大，而氮组分随厚度的增大而逐渐减小，该逐渐减小可以是线性减小或呈梯度式减小，以进一步改善氧化硅层201与氮化硅层203之间的应力，降低氢氮氧化硅缓冲层202及氮化硅层203的晶格失配缺陷。
如图8及图11所示，接着进行步骤3)S23，于所述氢氮氧化硅缓冲层202表面上形成氧化硅层201。
在本实施例中，形成所述氧化硅层201可以为等离子体增强化学气相沉积法。其中，形成所述氧化硅层201所采用的气源包括正硅酸乙酯(Si(OC2H5)4)及氧气(O2)，所述正硅酸乙酯及氧气的流量比例介于1:20～1:10之间，所述正硅酸乙酯的流量范围介于500sccm～2000sccm之间，所述氧气的流量范围介于10000sccm～20000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于200W～400W之间，沉积时间介于10s～50s之间，沉积得到的所述氧化硅层201的厚度范围介于100埃～1000埃之间。在一较优的实施例中，所述正硅酸乙酯及氧气的流量比例介于1:16～1:14之间，所述正硅酸乙酯的流量范围介于800sccm～1200sccm之间，所述氧气的流量范围介于14000sccm～16000sccm之间，沉积温度范围介于450℃～550℃之间，沉积气压介于2Torr～3Torr之间，沉积功率介于250W～350W之间，沉积时间介于20s～30s之间，沉积得到的所述氧化硅层201的厚度范围介于400埃～600埃之间。以上较优工艺条件下沉积的氧化硅层201，可以获得较低的缺陷，有利于氧化硅层201的质量的提高。
接着，可以依据实际的器件需求，进一步交替沉积更多层的氮化硅层203、氧化硅层201、氢氮氧化硅缓冲层202，其中，任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202。以上述图11为例，可以在所述氧化硅层201上进一步重复沉积氢氮氧化硅缓冲层202、氮化硅层203、氢氮氧化硅缓冲层202、氧化硅层201，且每形成任一所述氧化硅层201或任一所述氮化硅层203后均包括形成所述氢氮氧化硅缓冲层202的步骤，直至获得具有目标层数的多层薄膜堆叠结构，如图12所示，该目标层数可以为16层、32层、64层、96层、128层或更多的层数，且并不限于此处所列举的示例。对于多层结构的氧化硅层201及氮化硅层203，随着氧化硅层201及氮化硅层203界面数量的增加，氧化硅层201及氮化硅层203由于应力差造成开裂的风险会进一步提高，本发明在任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，可以更全面的防止氧化硅层201及氮化硅层203间由于应力不平衡引起的开裂风险。
如图11所示，本实施例还提供一种薄膜堆叠结构，所述薄膜堆叠结构包括依次层叠的氮化硅层203、氢氮氧化硅缓冲层202及氧化硅层201，其中，所述氢氮氧化硅缓冲层202用于缓冲所述氧化硅层201与所述氮化硅层203之间的应力差。在本实施例中，所述氢氮氧化硅缓冲层202包括相对的第一面及第二面，其中，所述第一面与所述氧化硅层201相接，所述第二面与所述氮化硅层203相接。在本实施例中，所述氧化硅层201的厚度范围介于100埃～1000埃之间，所述氮化硅层203的厚度范围介于100埃～1000埃之间，所述氢氮氧化硅缓冲层202的厚度范围介于100埃～1000埃之间。
所述氢氮氧化硅缓冲层202中的氮组分和氧组分可以为固定值，也可以为渐变值，例如，所述氢氮氧化硅缓冲层202沉积于所述氮化硅表面时，其氧组分随厚度的增大而逐渐增大，该逐渐增大可以是线性增大或呈梯度式增大，而氮组分随厚度的增大而逐渐减小，该逐渐减小可以是线性减小或呈梯度式减小，以进一步改善氧化硅层201与氮化硅层203之间的应力，降低氢氮氧化硅缓冲层202及氮化硅层203的晶格失配缺陷。
当然，依据实际的器件需求，所述薄膜堆叠结构也包括多个交替层叠的所述氧化硅层201及所述氮化硅层203，且任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，例如，如图7所示，所述氧化硅层201及所述氮化硅层203的层数可以分别为16层、32层、64层、96层、128层或更多的层数，任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，且并不限于此处所列举的示例。对于多层结构的氧化硅层201及氮化硅层203，随着氧化硅层201及氮化硅层203界面数量的增加，氧化硅层201及氮化硅层203由于应力差造成开裂的风险会进一步提高，本发明在任意两相邻的所述氧化硅层201及所述氮化硅层203之间均具有所述氢氮氧化硅缓冲层202，可以更全面的防止氧化硅层201及氮化硅层203间由于应力不平衡引起的开裂风险。
本实施例还提供一种三维存储器的制作方法，所述制作方法包括如上所述的薄膜堆叠结构的制备方法。具体地，所述三维存储器可以为3D NAND存储器。
如上所述，本发明的薄膜堆叠结构、三维存储器及其制备方法，具有以下有益效果：
本发明在氧化硅层201及氮化硅层203之间插入氢氮氧化硅缓冲层202，从而降低氧化硅层201及氮化硅层203间的应力梯度，最大限度地减小层间应力差引起的剪应力，提高氧化硅层201及氮化硅层203的结合强度，防止氧化硅层201及氮化硅层203间由于应力不平衡引起的开裂风险。
本发明的氢氮氧化硅缓冲层202为所述氧化硅层201及氮化硅层203的杨氏模量失配提供了缓冲，避免在堆叠结构刻蚀过程中氮化硅层203或氧化硅层201的损坏。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括多层栅极和多个氧化硅层，所述栅极与所述氧化硅交替设置，且任意两相邻的所述栅极与所述氧化硅层之间设置有氢氮氧化硅缓冲层，其中所述氢氮氧化硅缓冲层的氮组分和氧组分为渐变值，所述氢氮氧化硅缓冲层在所述氧化硅层指向所述栅极的厚度方向上具有逐渐减小的氧组分和逐渐增大的氮组分。
2.根据权利要求1所述的三维存储器，其特征在于：所述氧化硅层的厚度范围介于100埃～1000埃之间，所述栅极的厚度范围介于100埃～1000埃之间，所述氢氮氧化硅缓冲层的厚度范围介于100埃～1000埃之间。
3.一种三维存储器的制作方法，其特征在于，所述制作方法包括：
制备薄膜堆叠结构，包括以下步骤：
形成氧化硅层的步骤；
形成氮化硅层的步骤；
形成氢氮氧化硅缓冲层的步骤，其中，所述氢氮氧化硅缓冲层形成于所述氧化硅层与所述氮化硅层之间，且所述氢氮氧化硅缓冲层的氮组分和氧组分为渐变值，所述氢氮氧化硅缓冲层在所述氧化硅层指向所述氮化硅层的厚度方向上具有逐渐减小的氧组分和逐渐增大的氮组分；
多次交替形成所述氧化硅层的步骤和形成所述氮化硅层的步骤，且每形成任一所述氧化硅层或任一所述氮化硅层后均包括形成所述氢氮氧化硅缓冲层的步骤；
选择性去除所述薄膜堆叠结构中的氮化硅层以形成空腔层；以及
对所述空腔层进行栅极填充以形成栅极，任意两相邻的所述栅极与所述氧化硅层之间设置有氢氮氧化硅缓冲层。
4.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述制作方法包括步骤：
1)于基底上形成所述氧化硅层；
2)于所述氧化硅层表面上形成所述氢氮氧化硅缓冲层；
3)于所述氢氮氧化硅缓冲层表面上形成所述氮化硅层。
5.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述制作方法包括步骤：
1)于基底上形成所述氮化硅层；
2)于所述氮化硅层表面上形成所述氢氮氧化硅缓冲层；
3)于所述氢氮氧化硅缓冲层表面上形成所述氧化硅层。
6.根据权利要求3～5任意一项所述的三维存储器的制作方法，其特征在于：形成所述氧化硅层、所述氮化硅层及所述氢氮氧化硅缓冲层的方法包括等离子体增强化学气相沉积法。
7.根据权利要求6所述的三维存储器的制作方法，其特征在于：形成所述氧化硅层所采用的气源包括正硅酸乙酯及氧气，所述正硅酸乙酯及氧气的流量比例介于1:20～1:10之间，所述正硅酸乙酯的流量范围介于500sccm～2000sccm之间，所述氧气的流量范围介于10000sccm～20000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于200W～400W之间，沉积时间介于10s～50s之间。
8.根据权利要求6所述的三维存储器的制作方法，其特征在于，形成所述氢氮氧化硅层所采用的气源包括硅烷、氨气及一氧化二氮。
9.根据权利要求8所述的三维存储器的制作方法，其特征在于，所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于250sccm～1000sccm之间，所述一氧化二氮的流量范围介于250sccm～1000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间。
10.根据权利要求6所述的三维存储器的制作方法，其特征在于：形成所述氮化硅层所采用的气源包括硅烷及氨气，所述硅烷及氨气的流量比例介于1:4～1:5之间，所述硅烷的流量范围介于100sccm～500sccm之间，所述氨气的流量范围介于500sccm～2000sccm之间，沉积温度范围介于400℃～600℃之间，沉积气压介于0.5Torr～5Torr之间，沉积功率介于500W～2000W之间，沉积时间介于10s～200s之间。
11.根据权利要求3所述的三维存储器的制作方法，其特征在于：所述三维存储器包括3DNAND存储器。
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