CN110808279A - 基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管及制作方法 - Google Patents

基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管及制作方法 Download PDF

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Abstract

本发明公开了一种基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管器件及制作方法,主要解决现有技术击穿电压较低,可靠性较差的问题。其自下而上包括衬底(1)、成核层(2)、缓冲层(3)、插入层(4)、势垒层(5),势垒层(5)上方设有阳极(7)和阴极(8),势垒层(5)中的阳极下方1~3μm长度内注有F离子,形成F离子保护环(6),该阳极与阴极之间为钝化层(9)。本发明由于在势垒层中设有F离子保护环,降低了阳极下方边缘电场峰值,提高了击穿电压,且工艺简单、成品率高和可靠性好,可作为大功率系统以及开关应用的基本器件。

Description

基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管及制作 方法
技术领域
本发明属于半导体器件技术领域,特别涉及一种AlGaN/GaN肖特基势垒二极管,可作为大功率系统以及开关应用的基本器件。
背景技术
功率半导体器件是电力电子技术的核心元件,随着能源和环境问题的日益突出,研发新型高性能、低损耗功率器件就成为提高电能利用率、节约能源、缓解能源危机的有效途径之一。而在功率器件研究中,高速、高压与低导通电阻之间存在着严重的制约关系,合理、有效地改进这种制约关系是提高器件整体性能的关键。随着微电子技术的发展,传统第一代Si半导体和第二代GaAs半导体功率器件性能已接近其材料本身决定的理论极限。为了能进一步减少芯片面积、提高工作频率、提高工作温度、降低导通电阻、提高击穿电压、降低整机体积、提高整机效率,以GaN为代表的宽禁带半导体材料,凭借其更大的禁带宽度、更高的临界击穿电场和较高的电子饱和漂移速度,以及化学性能稳定、耐高温、抗辐射等优异的物理、化学性质,在制备高性能功率器件方面脱颖而出,应用潜力巨大。其中GaN基肖特基势垒二极管是一种重要的GaN基器件,它是多数载流子半导体器件,少数载流子电荷存储效应很弱。GaN不仅可利用体材料制作GaN肖特基势垒二极管,还可利用其异质结构制作高性能器件,即异质结AlGaN/GaN肖特基势垒二极管,如图1所示,其自下而上包括衬底、成核层、缓冲层、插入层、势垒层,势垒层上方设有阳极和阴极,阳极与阴极之间有钝化层。该AlGaN/GaN横向异质结肖特基势垒二极管具有高击穿电压、低开启电阻以及反向恢复时间较短等优异特性,容易实现大电流密度和功率密度,将其应用在功率转换方面能够大大提升系统电能转化效率、降低制备成本。但是,由于该异质结AlGaN/GaN肖特基二极管在反向偏置时,阳极下方电场在水平方向上不是均匀分布,即距离电极边缘越近,电场线分布越密集,使得阳极下方边缘处会出现电场的极大值,导致此处容易发生雪崩击穿,造成AlGaN/GaN肖特基二极管实际击穿电压和输出功率下降和反向漏电流的增大,降低了器件的可靠性。
发明内容
本发明的目的在于针对上述现有技术的不足,提供一种基于F离子保护环结构AlGaN/GaN肖特基势垒二极管及制作方法,以降低阳极下方边缘电场峰值和高场下的反向漏电流,提高器件的击穿特性和可靠性,实现高输出功率。
为实现上述目的,本发明的技术方案是这样实现的:
1.一种基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管,自下而上包括衬底、成核层、缓冲层、插入层和势垒层,势垒层的上方设有阳极和阴极,该阳极与阴极之间为钝化层,其特征在于,势垒层中的阳极下方1~3μm长度内注有F离子,形成F离子保护环,以降低阳极下方边缘的电场峰值,提高击穿电压。
进一步,所述衬底用蓝宝石或Si或SiC或GaN体材料。
进一步,所述成核层采用AlN,厚度为40~100nm;所述缓冲层采用GaN,厚度为1~5μm;所述插入层采用AlN,厚度为0.5~2nm;所述势垒层采用AlGaN,厚度为15~30nm。
进一步,所述钝化层采用SiN或SiO2或Al2O3或HfO2介质。
2.一种基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管制作方法,其特征在于,包括如下步骤:
1)对衬底表面进行消除悬挂键的预处理,将预处理后的衬底置于H2氛围的反应室在950℃的高温下进行热处理,再采用MOCVD工艺,在衬底上外延生长厚度为40~100nm AlN成核层;
2)在AlN成核层上采用MOCVD工艺淀积厚度为1~5μm的本征GaN缓冲层;
3)在GaN缓冲层上采用MOCVD工艺淀积厚度为0.5~2nm的AlN插入层;
4)在AlN插入层上采用MOCVD工艺淀积厚度为15~30nm的AlGaN势垒层;
5)在AlGaN势垒层上一次制作掩膜,并采用磁控溅射工艺在该势垒层上方沉积阴极金属,并在830℃的高温下进行退火,再在势垒层上方的另一侧上,采用磁控溅射工艺沉积阳极金属,该阴极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au,该阳极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au;
6)在AlGaN势垒层上二次制作掩膜,并采用RIE工艺对开孔区域进行F离子注入,即使用功率为135~150W的CF4等离子体注入150s~180s,形成长度为1~3μm的F离子保护环;
7)将进行完上述步骤的外延片放入等离子体增强化学气相淀积PECVD反应室内,进行钝化层沉积;
8)对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
本发明器件由于在位于势垒层中的阳极下方设有F离子保护环,因而与现有技术相比具有如下优点:
1.使得阳极下方边缘电场峰值下降,击穿电压增大,实现了高输出功率;
2.减小了高场下的反向漏电,提高了可靠性;
3.工艺简单成品率高。
附图说明
图1是现有AlGaN/GaN肖特基势垒二极管结构图。
图2是本发明基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管结构图。
图3是本发明制作图2器件的制作流程图。
具体实施方式
以下结合附图和实施例对本发明作进一步详细描述。
参照图2,本发明具有F离子保护环的AlGaN/GaN肖特基势垒二极管器件,自下而上依次包括:衬底1、成核层2、缓冲层3、插入层4和势垒层5,势垒层5的上方设有阳极7和阴极8,该阳极7与阴极8之间为钝化层9,势垒层5中的阳极下方1~3μm长度内注有F离子,形成F离子保护环6,以降低阳极下方边缘的电场峰值,提高击穿电压。其中,衬底1采用蓝宝石或Si或SiC或GaN体材料;成核层2采用厚度为40~100nm的AlN;缓冲层3采用厚度为1~5μm的GaN;插入层4采用厚度为0.5~2nm的AlN;势垒层5采用厚度为15~30nm的AlGaN,F离子保护环6采用长度为1~3μm的经过F离子处理的AlGaN;钝化层9采用SiN或SiO2或Al2O3或HfO2介质;阴极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au的金属层组合;阳极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au的金属层组合。
参照图3,本发明制作基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管,给出如下三种实施例:
实施例1,制作以蓝宝石为衬底、F离子保护环长度为1μm的AlGaN/GaN肖特基势垒二极管。
步骤1,对蓝宝石衬底表面进行消除悬挂键的预处理。
1.1)将蓝宝石衬底放入HF酸溶液中浸泡30s,再依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗2min;
1.2)将清洗后的蓝宝石衬底用氮气吹干。
步骤2,外延AlN成核层。
将预处理后的蓝宝石衬底放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为10Torr、温度为900℃的条件下,向反应室同时通入流量为40μmol/min的Al源、流量为1000sccm的氢气和流量为3000sccm的氨气,生长40nm厚的AlN成核层。
步骤3,制作缓冲层。
向反应室同时通入流量为40μmol/min的Ga源、流量为1000sccm的氢气和流量为3000sccm的氨气,在AlN成核层上生长1μm厚的GaN缓冲层。
步骤4,制作插入层。
向反应室同时通入流量为40μmol/min的Al源、流量为1000sccm的氢气和流量为3000sccm的氨气,在GaN缓冲层上生长0.5nm厚的AlN插入层。
步骤5,制作势垒层。
向反应室同时通入流量为40μmol/min的Ga源、流量为40μmol/min的Al源、流量为1000sccm的氢气和流量为3000sccm的氨气,在AlN插入层上生长15nm厚的AlGaN势垒层,再将其取出。
步骤6,制作阴极、阳极。
在AlGaN势垒层上制作掩膜,并将制作掩膜后的样片放置在磁控溅射反应室中,保持反应室压强为8.8×10-2Pa,利用纯度均为99.999%的铝和钛靶材,先在该势垒层上方沉积厚度分别为30nm/100nm的阴极金属Ti/Al,并在830℃的高温下进行30s退火;再在势垒层上方的另一侧上,利用纯度均为99.999%的镍和金靶材,沉积厚度分别为45nm/200nm/200nm的阳极金属Ni/Au/Ni,并取出样片。
步骤7,制作F离子保护环。
在AlGaN势垒层上二次制作掩膜,将该样片放置在RIE系统中,然后对开孔区域进行功率为135W的CF4等离子体处理150s,形成长度为1μm的F离子保护环。
步骤8,制作钝化层。
将进行完上述步骤的样片放入等离子体化学气相淀积PECVD反应室内,在400℃高温下,淀积30nm厚的SiN钝化层。
步骤9,制作阴极、阳极接触孔。
对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
实施例2,制作以碳化硅为衬底、F离子保护环长度为2μm的AlGaN/GaN肖特基势垒二极管。
步骤一,对碳化硅衬底表面进行消除悬挂键的预处理。
本步骤的具体实现与实施例1的步骤1相同。
步骤二,外延AlN成核层。
将预处理后的碳化硅衬底放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为70Torr、温度为900℃的条件下,向反应室同时通入流量为70μmol/min的Al源、流量为1600sccm的氢气和流量为5000sccm的氨气,生长80nm厚的AlN成核层。
步骤三,制作缓冲层。
向反应室同时通入流量为60μmol/min的Ga源、流量为1600sccm的氢气和流量为5000sccm的氨气,在AlN成核层上生长3.5μm厚的GaN缓冲层。
步骤四,制作插入层。
向反应室同时通入流量为70μmol/min的Al源、流量为1600sccm的氢气和流量为5000sccm的氨气,在GaN缓冲层上生长1.5nm厚的AlN插入层。
步骤五,制作势垒层。
向反应室同时通入流量为70μmol/min的Ga源、流量为70μmol/min的Al源、流量为1600sccm的氢气和流量为5000sccm的氨气,在AlN插入层上生长25nm厚的AlGaN势垒层,并取出样片。
步骤六,制作阴极、阳极。
在AlGaN势垒层上制作掩膜,并将制作掩膜后的样片放置在磁控溅射反应室中,保持反应室压强为8.8×10-2Pa,利用纯度均为99.999%的铝和钛靶材,先在该势垒层上方沉积厚度分别为30nm/100nm阴极金属Ti/Al,并在830℃的高温下进行30s退火;再在势垒层上方的另一侧上,利用纯度均为99.999%的镍和金靶材,沉积厚度分别为45nm/200nm/200nm的阳极金属Ni/Au/Ni,并取出样片。
步骤七,制作F离子保护环。
在AlGaN势垒层上二次制作掩膜,将该样片放置在RIE系统中,然后对开孔区域进行功率为140W的CF4等离子体处理165s,形成长度为2μm的F离子保护环。
步骤八,在外延片上制作30nm厚的SiO2钝化层。
本步骤的具体实现与实施例1的步骤8相同。
步骤九,对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
实施例3,制作以氮化镓为衬底、F离子保护环长度为3μm的AlGaN/GaN肖特基势垒二极管。
步骤A,对氮化镓衬底表面进行消除悬挂键的预处理。
本步骤的具体实现与实施例1的步骤1相同。
步骤B,外延AlN成核层。
将预处理后的氮化镓硅衬底放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为100Torr、温度为900℃的条件下,向反应室同时通入流量为100μmol/min的Al源、流量为2000sccm的氢气和流量为6000sccm的氨气,生长100nm厚的AlN成核层。
步骤C,制作缓冲层。
向反应室同时通入流量为100μmol/min的Ga源、流量为2000sccm的氢气和流量为6000sccm的氨气,在AlN成核层上生长5μm厚的GaN缓冲层。
步骤D,制作插入层。
向反应室同时通入流量为100μmol/min的Al源、流量为2000sccm的氢气和流量为6000sccm的氨气,在GaN缓冲层上生长2nm厚的AlN插入层。
步骤E,制作势垒层。
向反应室同时通入流量为100μmol/min的Ga源、流量为100μmol/min的Al源、流量为2000sccm的氢气和流量为6000sccm的氨气,在AlN插入层上生长30nm厚的AlGaN势垒层,并取出样片。
步骤F,制作阴极、阳极。
在AlGaN势垒层上制作掩膜,并将制作掩膜后的样片放置在磁控溅射反应室中,保持反应室压强为8.8×10-2Pa,利用纯度均为99.999%的铝和钛靶材,先在该势垒层上方沉积厚度分别为30nm/100nm阴极金属Ti/Al,并在830℃的高温下进行30s退火;再在势垒层上方的另一侧上,利用纯度均为99.999%的镍和金靶材,沉积厚度分别为45nm/200nm/200nm的阳极金属Ni/Au/Ni,并取出样片。
步骤G,制作F离子保护环。
在AlGaN势垒层上二次制作掩膜,将该样片放置在RIE系统中,然后对开孔区域进行功率为150W的CF4等离子体处理180s,形成长度为3μm的F离子保护环。
步骤H,在外延片上制作30nm厚的Al2O3钝化层。
本步骤的具体实现与实施例1的步骤8相同。
步骤I,对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
以上描述仅为本发明的三个具体实例,但是,本发明并不限于上述实施方式中的具体细节,在本发明的技术构思范围内,可以对本发明的技术方案进行多种简单变型,这些简单变型均属于本发明的保护范围。

Claims (10)

1.一种基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管,自下而上包括衬底(1)、成核层(2)、缓冲层(3)、插入层(4)和势垒层(5),势垒层(5)的上方设有阳极(7)和阴极(8),该阳极(7)与阴极(8)之间为钝化层(9),其特征在于,势垒层(5)中的阳极下方1~3μm长度内注有F离子,形成F离子保护环(6),以降低阳极下方边缘的电场峰值,提高击穿电压。
2.根据权利要求1所述的二极管,其特征在于,衬底(1)采用蓝宝石或Si或SiC或GaN体材料。
3.根据权利要求1所述的二极管,其特征在于:
成核层(2)采用AlN,厚度为40~100nm。
缓冲层(3)采用GaN,厚度为1~5μm。
4.根据权利要求1所述的二极管,其特征在于:
插入层(4)采用AlN,厚度为0.5~2nm;
势垒层(5)采用AlGaN,厚度为15~30nm。
5.根据权利要求1所述的二极管,其特征在于:钝化层(9)采用SiN或SiO2或Al2O3或HfO2介质。
6.一种基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管制作方法,其特征在于,包括如下步骤:
1)对衬底表面进行消除悬挂键的预处理,将预处理后的衬底置于H2氛围的反应室在950℃的高温下进行热处理,再采用MOCVD工艺,在衬底上外延生长厚度为40~100nm AlN成核层;
2)在AlN成核层上采用MOCVD工艺淀积厚度为1~5μm的本征GaN缓冲层;
3)在GaN缓冲层上采用MOCVD工艺淀积厚度为0.5~2nm的AlN插入层;
4)在AlN插入层上采用MOCVD工艺淀积厚度为15~30nm的AlGaN势垒层;
5)在AlGaN势垒层上一次制作掩膜,并采用磁控溅射工艺在该势垒层上方沉积阴极金属,并在830℃的高温下进行退火,再在势垒层上方的另一侧上,采用磁控溅射工艺沉积阳极金属,该阴极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au,该阳极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au;
6)在AlGaN势垒层上二次制作掩膜,并采用RIE工艺对开孔区域进行F离子注入,即使用功率为135~150W的CF4等离子体注入150s~180s,形成长度为1~3μm的F离子保护环;
7)将进行完上述步骤的外延片放入等离子体增强化学气相淀积PECVD反应室内,进行钝化层沉积;
8)对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
7.根据权利要求6所述的方法,其特征在于:所述步骤1)和步骤3)的MOCVD工艺参数是:反应室压力为10~100Torr,Al源流量为40-100μmol/min,氨气流量为3000-6000sccm,氢气流量为1000-2000sccm。
8.根据权利要求6所述的方法,其特征在于:所述步骤2)的MOCVD工艺参数是:反应室压力为10~100Torr,Ga源流量为40-100μmol/min,氨气流量为3000-6000sccm,氢气流量为1000-2000sccm。
9.根据权利要求6所述的方法,其特征在于:所述步骤4)中的MOCVD工艺参数是:反应室压力为10~100Torr,Al源流量为40-100μmol/min,Ga源流量为40-100μmol/min,氨气流量为3000-6000sccm,氢气流量为1000-2000sccm。
10.根据权利要求6所述的方法,其特征在于步骤5)中的磁控溅射工艺,条件是:采用纯度均为99.999%的铝、钛、镍、镆、钨、铅和金为靶材,并将反应室压强保持在8.8~9.2×10- 2Pa。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133761A (zh) * 2020-08-28 2020-12-25 西安电子科技大学 一种基于GaN的横向结势垒肖特基二极管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070224710A1 (en) * 2005-11-15 2007-09-27 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices
CN103426914A (zh) * 2012-05-22 2013-12-04 Nxp股份有限公司 异质结半导体器件及其制造方法
CN104201201A (zh) * 2014-09-16 2014-12-10 电子科技大学 一种用于GaN基HEMT器件的自适应偏置场板
CN108711553A (zh) * 2018-05-22 2018-10-26 西安电子科技大学 部分本征GaN帽层RESURF GaN基肖特基势垒二极管的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070224710A1 (en) * 2005-11-15 2007-09-27 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices
CN103426914A (zh) * 2012-05-22 2013-12-04 Nxp股份有限公司 异质结半导体器件及其制造方法
CN104201201A (zh) * 2014-09-16 2014-12-10 电子科技大学 一种用于GaN基HEMT器件的自适应偏置场板
CN108711553A (zh) * 2018-05-22 2018-10-26 西安电子科技大学 部分本征GaN帽层RESURF GaN基肖特基势垒二极管的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133761A (zh) * 2020-08-28 2020-12-25 西安电子科技大学 一种基于GaN的横向结势垒肖特基二极管及其制备方法
CN112133761B (zh) * 2020-08-28 2022-07-22 西安电子科技大学 一种基于GaN的横向结势垒肖特基二极管及其制备方法

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