CN110571284A - 基于浮空场板结构的AlGaN/GaN肖特基势垒二极管及制作方法 - Google Patents

基于浮空场板结构的AlGaN/GaN肖特基势垒二极管及制作方法 Download PDF

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Abstract

本发明公开了一种基于浮空场板结构的AlGaN/GaN肖特基势垒二极管器件,主要解决现有技术击穿电压较低,可靠性较差的问题。其自下而上包括衬底(1)、成核层(2)、缓冲层(3)、插入层(4)、势垒层(5),势垒层(5)上方设有阳极(6)和阴极(7),该阳极(6)与阴极(7)之间为钝化层(8),钝化层(8)上淀积有浮空场板(9),用于降低阳极下方边缘电场峰值,提高击穿电压。本发明具有工艺简单、成品率高和可靠性好的优点,可作为大功率系统以及开关应用的基本器件。

Description

基于浮空场板结构的AlGaN/GaN肖特基势垒二极管及制作 方法
技术领域
本发明属于半导体器件技术领域,特别涉及一种AlGaN/GaN肖特基势垒二极管,可作为大功率系统以及开关应用的基本器件。
背景技术
功率半导体器件是电力电子技术的核心元件,随着能源和环境问题的日益突出,研发新型高性能、低损耗功率器件就成为提高电能利用率、节约能源、缓解能源危机的有效途径之一。而在功率器件研究中,高速、高压与低导通电阻之间存在着严重的制约关系,合理、有效地改进这种制约关系是提高器件整体性能的关键。随着微电子技术的发展,传统第一代Si半导体和第二代GaAs半导体功率器件性能已接近其材料本身决定的理论极限。为了能进一步减少芯片面积、提高工作频率、提高工作温度、降低导通电阻、提高击穿电压、降低整机体积、提高整机效率,以GaN为代表的宽禁带半导体材料,凭借其更大的禁带宽度、更高的临界击穿电场和较高的电子饱和漂移速度,以及化学性能稳定、耐高温、抗辐射等优异的物理、化学性质,在制备高性能功率器件方面脱颖而出,应用潜力巨大。其中GaN基肖特基势垒二极管是一种重要的GaN基器件,它是多数载流子半导体器件,少数载流子电荷存储效应很弱。GaN不仅可利用体材料制作GaN肖特基势垒二极管,还可利用其异质结构制作高性能器件,即异质结AlGaN/GaN肖特基势垒二极管。AlGaN/GaN横向异质结肖特基势垒二极管具有高击穿电压、低开启电阻以及反向恢复时间较短等优异特性,容易实现大电流密度和功率密度,将其应用在功率转换方面能够大大提升系统电能转化效率、降低制备成本。但是由于异质结AlGaN/GaN肖特基二极管在反向偏置时,阳极下方电场在水平方向上不是均匀分布,即距离电极边缘越近,电场线分布越密集,使得阳极下方边缘处会出现电场的极大值,导致此处容易发生雪崩击穿,造成AlGaN/GaN肖特基二极管实际击穿电压和输出功率下降和反向漏电流的增大,降低了器件的可靠性。
发明内容
本发明的目的在于针对上述已有技术的不足,提供一种基于浮空场板结构的AlGaN/GaN肖特基势垒二极管及制作方法,以改善器件的击穿特性和可靠性,实现高输出功率。
为实现上述目的,本发明的技术方案是这样实现的:
一、器件结构
一种基于浮空场板结构的AlGaN/GaN肖特基势垒二极管,自下而上包括衬底、成核层、缓冲层、插入层、势垒层,势垒层上方设有阳极和阴极,该阳极与阴极之间为钝化层,其特征在于,钝化层上淀积有浮空场板,用于降低阳极下方边缘电场峰值,提高击穿电压。
进一步,其特征在于,衬底采用蓝宝石或Si或SiC或GaN体材料。
进一步,其特征在于:成核层采用AlN,厚度为30~90nm;缓冲层采用GaN,厚度为0.5~5um。
进一步,其特征在于:插入层采用AlN,厚度为0.5~2nm;势垒层采用AlGaN,厚度为15~30nm;钝化层采用SiN或SiO2或Al2O3或HfO2等介质。
二、一种基于浮空场板结构的AlGaN/GaN肖特基势垒二极管制作方法,其特征在于,包括如下步骤:
1)对衬底表面进行消除悬挂键的预处理,将预处理后的衬底置于H2氛围的反应室在950℃的高温下进行热处理,再采用MOCVD工艺,在衬底上外延生长厚度为30~90nm AlN成核层;
2)在AlN成核层上采用MOCVD工艺淀积厚度为0.5~5μm的本征GaN缓冲层,作为器件的工作区;
3)在GaN缓冲层上采用MOCVD工艺淀积厚度为0.5~2nm的AlN插入层;
4)在AlN插入层上采用MOCVD工艺淀积厚度为15~30nm的AlGaN势层;
5)在AlGaN势垒层上制作掩膜,并采用磁控溅射工艺在该势垒层的上方沉积阴极金属,阴极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au等,再在830℃的高温下进行退火;在势垒层上方的另一侧上,再采用磁控溅射工艺沉积阳极金属,阳极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au等;
6)将进行完上述步骤的外延片放入PECVD反应室内,进行钝化层沉积;
7)在阴极与阳极之间的钝化层上,采用磁控溅射工艺沉积金属层,形成浮空场板;
8)对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔。
本发明器件由于在位于阳极与阴极间的钝化层上淀积浮空场板,因而与现有技术相比具有如下优点:
1.使得阳极下方边沿电场峰值下降,高阻区面积进一步增大,击穿电压增大,实现了高输出功率;
2.减小了漏电,提高了可靠性;
3.工艺简单成品率高。
附图说明
图1是本发明基于浮空场板结构的AlGaN/GaN肖特基势垒二极管结构图。
图2是本发明制作图1器件的制作流程图。
具体实施方式
以下结合附图和实施例对本发明作进一步详细描述。
参照图1,本发明具有浮空场板的AlGaN/GaN肖特基势垒二极管器件,自下而上依次包括:衬底1、成核层2、缓冲层3、插入层4和势垒层5,势垒层5上方的两侧为阳极6和阴极7,阳极6和阴极7之间为钝化层8,钝化层8上为浮空场板9。
所述衬底1采用蓝宝石或Si或SiC或GaN体材料;
所述成核层2采用AlN,其厚度为30~90nm;
所述缓冲层3采用GaN,其厚度为0.5~5μm;
所述插入层4采用AlN,其厚度为0.5~2nm;
所述势垒层5采用AlGaN,其厚度为15~30nm;
所述钝化层8采用SiN或SiO2或Al2O3或HfO2等介质;
所述阴极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au等金属层组合,所述阳极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au等金属层组合;
所述浮空场板采用Ni/Au/Ni或Ti/Au或Ti/Pt/Au等金属层组合,且第一层金属厚度为20~80nm,第二层金属厚度为50~300nm,第三层金属厚度为20~300nm;
所述浮空场板与阴极和阳极的距离均不小于1um;
所述场板降低了阳极下方边缘电场峰值,提高了击穿电压。
参照图2,本发明制作基于浮空场板结构的AlGaN/GaN肖特基势垒二极管,给出如下三种实施例:
实施例1,制作以蓝宝石为衬底、浮空场板采用金属层组合Ni/Au/Ni,且厚度为20/50/20nm的AlGaN/GaN肖特基势垒二极管。
步骤1,对蓝宝石衬底表面进行消除悬挂键的预处理。
1.1)将蓝宝石衬底放入HF酸溶液中浸泡30s,再依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗2min;
1.2)将清洗后的蓝宝石衬底用氮气吹干。
步骤2,外延AlN成核层。
将预处理后的蓝宝石衬底放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为10Torr、温度为900℃的条件下,向反应室同时通入流量为40μmol/min的Al源、流量为1000sccm的氢气和流量为3000sccm的氨气,生长30nm厚的AlN成核层。
步骤3,制作缓冲层。
同时通入流量为40μmol/min的Ga源、流量为1000sccm的氢气和流量为3000sccm的氨气,生长0.5μm厚的GaN缓冲层。
步骤4,制作插入层。
同时通入流量为40μmol/min的Al源、流量为1000sccm的氢气和流量为3000sccm的氨气,生长0.5nm厚的AlN插入层。
步骤5,制作势垒层。
同时通入流量为40μmol/min的Ga源、流量为40μmol/min的Al源、流量为1000sccm的氢气和流量为3000sccm的氨气,生长15nm厚的AlGaN势垒层。
步骤6,制作阴极、阳极。
在AlGaN势垒层上制作掩膜后,将其放置在磁控溅射反应室中,保持反应室压强为8.8×10-2Pa,利用纯度均为99.999%的铝和钛靶材,在该势垒层上方沉积阴极金属Ti/Al,厚度分别为30nm/100nm,再在830℃的高温下进行30S退火;在势垒层上方的另一侧上,再利用纯度均为99.999%的镍和金靶材,沉积阳极金属Ni/Au/Ni,厚度分别为45nm/200nm/200nm。
步骤7,制作钝化层。
将进行完上述步骤的外延片放入等离子体化学气相淀积PECVD反应室内,在400℃高温下,淀积30nm厚的SiN钝化层。
步骤8,制作浮空场板。
将淀积有SiN钝化层的外延片放置在磁控溅射反应室中,将反应室压强保持在8.8×10-2Pa,利用纯度均为99.999%的镍和金靶材,在阴极与阳极之间的钝化层上,溅射淀积厚度为20/50/20nm的Ni/Au/Ni金属层组合,形成浮空场板,该浮空场板长度为3um,其与阴极距离为1.5μm,与阳极距离为1.5μm。
步骤9,制作阴极、阳极接触孔。
对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
实施例2,制作以碳化硅为衬底、浮空场板采用金属层组合Ti/Au,且厚度为60/150nm的AlGaN/GaN肖特基势垒二极管。
步骤一,对碳化硅衬底表面进行消除悬挂键的预处理。
本步骤的具体实现与实施例1的步骤1相同。
步骤二,外延AlN成核层。
将预处理后的碳化硅衬底放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为70Torr、温度为900℃的条件下,向反应室同时通入流量为70μmol/min的Al源、流量为1600sccm的氢气和流量为5000sccm的氨气,生长70nm厚的AlN成核层。
步骤三,制作缓冲层。
同时通入流量为60μmol/min的Ga源、流量为1600sccm的氢气和流量为5000sccm的氨气,生长3μm厚的GaN缓冲层。
步骤四,制作插入层。
同时通入流量为70μmol/min的Al源、流量为1600sccm的氢气和流量为5000sccm的氨气,生长1nm厚的AlN插入层。
步骤五,制作势垒层。
同时通入流量为70μmol/min的Ga源、流量为70μmol/min的Al源、流量为1600sccm的氢气和流量为5000sccm的氨气,生长25nm厚的AlGaN势垒层。
步骤六,制作阴极、阳极。
在AlGaN势垒层上制作掩膜后,将其放置在磁控溅射反应室中,保持反应室压强为9.0×10-2Pa,利用纯度均为99.999%的铝、镍、金和钛靶材,在该势垒层上方沉积阴极金属Ti/Al/Ni/Au,厚度分别为30/100/30/100nm,再在830℃的高温下进行30S退火;在势垒层上方的另一侧上,再利用纯度均为99.999%的镍和金靶材,沉积阳极金属Ni/Au,厚度分别为45nm/200nm。
步骤七,在外延片上制作30nm厚的SiO2钝化层。
本步骤的具体实现与实施例1的步骤7相同。
步骤八,制作浮空场板。
将淀积有SiO2钝化层的外延片放置在磁控溅射反应室中,反应室压强保持在9.0×10-2Pa,利用纯度均为99.999%的钛和金靶材,在阴极与阳极之间的钝化层上,溅射淀积Ti/Au金属层组合,厚度为60/150nm,形成浮空场板,该浮空场板长度为3μm,其与阴极距离为1.5μm,与阳极距离为1.5μm。
步骤九,对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
实施例3,制作以氮化镓为衬底、浮空场板采用金属层组合Ti/Pt/Au,且厚度为80/300/300nm的AlGaN/GaN肖特基势垒二极管。
步骤A,对氮化镓衬底表面进行消除悬挂键的预处理。
本步骤的具体实现与实施例1的步骤1相同。
步骤B,外延AlN成核层。
将预处理后的氮化镓硅衬底放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为100Torr、温度为900℃的条件下,向反应室同时通入流量为100μmol/min的Al源、流量为2000sccm的氢气和流量为6000sccm的氨气,生长90nm厚的AlN成核层。
步骤C,制作缓冲层。
同时通入流量为100μmol/min的Ga源、流量为2000sccm的氢气和流量为6000sccm的氨气,生长5μm厚的GaN缓冲层。
步骤D,制作插入层。
同时通入流量为100μmol/min的Al源、流量为2000sccm的氢气和流量为6000sccm的氨气,生长2nm厚的AlN插入层。
步骤E,制作势垒层。
同时通入流量为100μmol/min的Ga源、流量为100μmol/min的Al源、流量为2000sccm的氢气和流量为6000sccm的氨气,生长30nm厚的AlGaN势垒层。
步骤F,制作阴极、阳极。
在AlGaN势垒层上制作掩膜后,将其放置在磁控溅射反应室中,保持反应室压强为9.2×10-2Pa,利用纯度均为99.999%的铝、镆、金和钛靶材,在该势垒层上方沉积阴极金属Ti/Al/Mo/Au,厚度分别为30/100/30/100nm,再在830℃的高温下进行30S退火;在势垒层上方的另一侧上,再利用纯度均为99.999%的钨和金靶材,沉积阳极金属W/Au,厚度分别为45nm/200nm。
步骤G,在外延片上制作30nm厚的Al2O3钝化层。
本步骤的具体实现与实施例1的步骤7相同。
步骤H,制作浮空场板。
将淀积有Al2O3钝化层的外延片放置在磁控溅射反应室中,保持反应室压强为9.2×10-2Pa,利用纯度均为99.999%的钛、铅和金靶材,在阴极与阳极之间的钝化层上,溅射淀积Ti/Pt/Au金属层组合,厚度为80/300/300nm,形成浮空场板,该浮空场板长度为3μm,其与阴极距离为1.5μm,与阳极距离为1.5μm。
步骤I,对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔,完成整个器件的制作。
以上描述仅为本发明的三个具体实例,但是,本发明并不限于上述实施方式中的具体细节,在本发明的技术构思范围内,可以对本发明的技术方案进行多种简单变型,这些简单变型均属于本发明的保护范围。

Claims (8)

1.一种基于浮空场板结构的AlGaN/GaN肖特基势垒二极管,自下而上包括衬底(1)、成核层(2)、缓冲层(3)、插入层(4)、势垒层(5),势垒层(5)上方设有阳极(6)和阴极(7),该阳极(6)与阴极(7)之间为钝化层(8),其特征在于,钝化层(8)上淀积有浮空场板(9),用于降低阳极下方边缘电场峰值,提高击穿电压。
2.根据权利要求1所述的二极管,其特征在于,衬底(1)采用蓝宝石或Si或SiC或GaN体材料。
3.根据权利要求1所述的二极管,其特征在于:
成核层(2)采用AlN,厚度为30~90nm。
缓冲层(3)采用GaN,厚度为0.5~5μm。
4.根据权利要求1所述的二极管,其特征在于:
插入层(4)采用AlN,厚度为0.5~2nm;
势垒层(5)采用AlGaN,厚度为15~30nm。
钝化层(8)采用SiN或SiO2或Al2O3或HfO2介质。
5.一种基于浮空场板结构的AlGaN/GaN肖特基势垒二极管制作方法,其特征在于,包括如下步骤:
1)对衬底表面进行消除悬挂键的预处理,将预处理后的衬底置于H2氛围的反应室在950℃的高温下进行热处理,再采用MOCVD工艺,在衬底上外延生长厚度为30~90nm AlN成核层;
2)在AlN成核层上采用MOCVD工艺淀积厚度为0.5~5μm的本征GaN缓冲层;
3)在GaN缓冲层上采用MOCVD工艺淀积厚度为0.5~2nm的AlN插入层;
4)在AlN插入层上采用MOCVD工艺淀积厚度为15~30nm的AlGaN势垒层;
5)在AlGaN势垒层上制作掩膜,并采用磁控溅射工艺在该势垒层上方沉积阴极金属,阴极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au,再在830℃的高温下进行退火;在势垒层上方的另一侧上,再采用磁控溅射工艺沉积阳极金属,阳极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au;
6)将进行完上述步骤的外延片放入等离子体增强化学气相淀积PECVD反应室内,进行钝化层沉积;
7)在阴极与阳极之间的钝化层上,采用磁控溅射工艺沉积金属层,形成浮空场板;
8)对阳极和阴极上的钝化层进行光刻、刻蚀,形成阳极接触孔和阴极接触孔。
6.根据权利要求5所述的方法,其特征在于:
所述步骤1)和步骤3)的MOCVD工艺参数是:反应室压力为10~100Torr,Al源流量为40-100μmol/min,氨气流量为3000-6000sccm,氢气流量为1000-2000sccm。
所述步骤2)的MOCVD工艺参数是:反应室压力为10~100Torr,Ga源流量为40-100μmol/min,氨气流量为3000-6000sccm,氢气流量为1000-2000sccm。
所述步骤4)中的MOCVD工艺参数是:反应室压力为10~100Torr,Al源流量为40-100μmol/min,Ga源流量为40-100μmol/min,氨气流量为3000-6000sccm,氢气流量为1000-2000sccm。
7.根据权利要求5所述的方法,其特征在于步骤5)和步骤7)中的磁控溅射工艺,其条件是采用纯度均为99.999%的铝、钛、镍、镆、钨、铅和金为靶材,并将反应室压强保持在8.8~9.2×10-2Pa。
8.根据权利要求5所述的方法,其特征在于,步骤7)中,金属组合采用Ni/Au/Ni或Ti/Au或Ti/Pt/Au,第一层金属Ni/Ti厚度为20~80nm,第二层金属Au/Pt厚度为50~300nm,第三层金属Ni/Au厚度为20~300nm。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210752A (ja) * 2010-03-26 2011-10-20 Nec Corp 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
CN104813454A (zh) * 2012-09-30 2015-07-29 传感器电子技术股份有限公司 具有防击穿层的半导体器件
CN107230623A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓肖特基二极管及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210752A (ja) * 2010-03-26 2011-10-20 Nec Corp 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
CN104813454A (zh) * 2012-09-30 2015-07-29 传感器电子技术股份有限公司 具有防击穿层的半导体器件
CN107230623A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓肖特基二极管及其制作方法

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