CN110504299A - 基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法 - Google Patents

基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法 Download PDF

Info

Publication number
CN110504299A
CN110504299A CN201910766691.9A CN201910766691A CN110504299A CN 110504299 A CN110504299 A CN 110504299A CN 201910766691 A CN201910766691 A CN 201910766691A CN 110504299 A CN110504299 A CN 110504299A
Authority
CN
China
Prior art keywords
epitaxial wafer
gan
layer
sio
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910766691.9A
Other languages
English (en)
Inventor
张进成
周弘
张燕妮
宁静
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Electronic Science and Technology
Original Assignee
Xian University of Electronic Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Electronic Science and Technology filed Critical Xian University of Electronic Science and Technology
Priority to CN201910766691.9A priority Critical patent/CN110504299A/zh
Publication of CN110504299A publication Critical patent/CN110504299A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • H01L29/475Schottky barrier electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66143Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法,主要解决现有方法制作的GaN肖特基二极管欧姆接触电阻较大的问题。其实现方案为:1)在清洗后的外延片上淀积SiN;2)在淀积有SiN的外延片上淀积SiO2;3)在淀积有SiO2的外延片上依次进行欧姆区通孔光刻和通孔刻蚀,并进行清洗;4)在清洗后的外延片上生长n+‑GaN,并去除生长有n+‑GaN的外延片上的剩余的SiO2层;5)在去除了SiO2的外延片上进行阴极光刻,并刻蚀掉阴极区域的SiN钝化层,进行阴极金属淀积,并热退火;6)在退火后的外延片上刻蚀出阳极凹槽并进行阳极制作。本发明欧姆接触电阻低,刻蚀工艺简单,可用于制作电力电子器件。

Description

基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法
技术领域
本发明属于微电子技术领域,特别涉及一种GaN凹槽阳极肖特基二极管制备方法,可用于整流器和开关元器件。
技术背景
GaN材料因其较强的自发极化和压电极化,能在异质结界面感生出很强的界面电荷和电场,积聚起二维电子气。二维电子气中的电子被限域在极薄的二维层中,可获得极高的面密度以及迁移率。另一方面GaN材料因其较大的禁带宽度,使其击穿电场大、耐高温。因此GaN基器件非常适合高压、大功率以及高频应用。GaN基肖特基二极管因其正向电流密度大和开关速度快,成为低开关损耗和高频操作的理想选择。凹槽阳极结构能够同时实现极低的开启电压和大的击穿电压。然而器件常采用禁带宽度大的材料形成势垒层,以获得较大的异质结导带断续,实现高击穿电压和大输出电流。但是大的势垒层禁带宽度使得器件难以形成好的欧姆接触,导致输出电流能力降低。因此制作高性能的欧姆接触是实现大输出电流密度和提高开关速度的关键。
为提高欧姆接触,许多研究者采用了不同的方法,参见Ohmic contacts toGallium Nitride materials,Applied Surface Science,383(2016),324–345。这些欧姆接触优化方法不能显著提高电极与二维电子气的接触面积,欧姆接触的降低效果并不明显。另一方面高温热退火引入的晶格损伤使得器件功率损耗增大,并带来可靠性问题。
发明内容
本发明的目的在于克服上述已有技术的不足,提供一种基于离子注入和再生长的低欧姆接触GaN凹槽阳极肖特基二极管制备方法,以在增大二维电子气与阴极的接触面积的同时,提升欧姆区电子浓度,大幅降低欧姆接触电阻,提高电流输出密度,减小晶格损伤和泄漏电流,降低功率损耗。
实现本发明的技术关键是:采用SiO2掩模层,在欧姆区刻蚀出密集排列的柱状通孔,通孔接触二维电子气。采用n+-GaN再生长填充通孔,实现n+-GaN与二维电子气接触。在阴极处淀积金属与n+-GaN层欧姆接触。具体步骤包括如下:
(1)对自下而上为SiC衬底、AlN成核层、GaN缓冲层和AlGaN势垒层的外延片进行清洗,将清洗后的外延片放入低压化学气相淀积LPCVD反应室内,淀积10-30nm厚的SiN钝化层;
(2)将淀积有SiN钝化层的外延片放入等离子增强型化学气相淀积PECVD反应室内,在250-350℃的温度下,淀积200-300nm厚的SiO2
(3)再生长n+-GaN:
(3a)在淀积有SiO2的外延片上进行欧姆区域通孔光刻,并将光刻过通孔的外延片放入等离子刻蚀机内刻蚀掉欧姆区域的SiN和SiO2,再刻蚀20-30nm厚的AlGaN,形成嵌入GaN层的欧姆区图形化通孔;
(3b)将刻蚀出欧姆区通孔的外延片先依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗2-10min,最后用氮气吹干;再置于金属有机物化学气相淀积MOCVD反应室中,生长25-35nm厚的n+-GaN;
(4)制作阴极电极
(4a)将再生长n+-GaN后的片子放入HF酸溶液中浸泡3-5min,以去除剩余的SiO2层,再进行阴极光刻;
(4b)将进行了阴极光刻的外延片先放入等离子体刻蚀机内刻蚀掉阴极区10-30nm的SiN层,再放入电子束蒸发系统或磁控溅射系统内淀积功函数大小为4.2eV的金属层,形成阴电极,并进行400-550℃热退火处理30-60s;
(5)制作阳极电极:
(5a)在退火后的外延片上光刻阳极凹槽,并刻蚀掉阳极下方的SiO2层、SiN层和AlGaN层;
(5b)在刻蚀出阳极凹槽的外延片上进行阳极电极光刻,并放入电子束蒸发系统或磁控溅射系统内淀积功函数大小为4.6eV的金属,形成阳极电极,完成整个器件的制作。
本发明具有如下优点:
1.本发明由于采用通孔式接触,大大增加了n+-GaN与沟道的接触面积,降低了接触电阻。
2.本发明由于在欧姆区采用n+-GaN再生长,使得欧姆金属的退火温度明显降低,从而减少了晶格损伤,从而减小泄漏电流。
附图说明
图1是本发明的实现流程示意图。
具体实施方式
以下结合附图对本发明作进一步详细描述:
本发明的实施是在现有的AlGaN/GaN外延片上进行,该外延片自下而上为SiC衬底、AlN成核层、GaN缓冲层和AlGaN势垒层,其中,SiC衬底的厚度为300-800μm,AlN成核层的厚度为20-100nm,GaN缓冲层的厚度为0.5-2μm,AlGaN势垒层的厚度为20-30nm。
参照图1,本发明给出如下三种实施例:
实施例1,制作SiO2层厚度为200nm、n+-GaN欧姆区厚度为25nm的GaN肖特基二极管:
步骤1,外延片清洗,淀积SiN钝化层,如图1(a)-(b)。
选择AlGaN/GaN结构的外延片,如图1(a),先将其放入HF酸溶液中浸泡30s,再放入丙酮溶液中超声清洗2min,然后放入无水乙醇溶液中超声清洗2min,再放入去离子水中超声清洗2min,最后用氮气吹干;
将进清洗后的外延片放入低压化学气相淀积LPCVD反应室内,淀积10nm厚的SiN钝化层,如图1(b)。
步骤2,淀积SiO2,如图1(c)。
将淀积有SiN的外延片放入低压化学气相淀积PECVD系统内,在250℃的温度下,淀积200nm厚的SiO2
步骤3,再生长n+-GaN,如图1(d)-(f)。
对淀积了SiO2的外延片进行欧姆区域通孔光刻,如图1(d);
再将进行了欧姆区域通孔光刻的外延片放入等离子体刻蚀机,刻蚀出200nm厚的SiO2、10nm厚的SiN层和20nm厚的AlGaN势垒层,如图1(e);
将刻蚀后的外延片先放入丙酮溶液中超声清洗2min,然后放入无水乙醇溶液中超声清洗2min,再放入去离子水中超声清洗2min,最后用氮气吹干;
将清洗后的片子放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为10Torr、温度为900℃的条件下,向反应室同时通入流量为40μmol/min的镓源、流量为10μmol/min的硅烷、流量为1000sccm的氢气和流量为3000sccm的氨气,生长25nm厚的n+-GaN,如图1(f)。
步骤4,制作阴极电极,如图1(g)-(h)。
将生长了n+-GaN的外延片放入HF酸溶液中浸泡3min,再用氮气吹干,以去除剩余的SiO2层,如图1(g);
在去除了剩余SiO2层的外延片上光刻出阴极,再放入刻蚀机内刻蚀掉阴极区域的SiN钝化层,再放入电子束蒸发系统内依次淀积Ti/Al/Ni/Au金属层,厚度为分别40/140/25/50nm,如图1(h);
将淀积了阴极金属的外延片放入热退火炉内,在400℃的温度下退火60s,形成阴极电极。
步骤5,制作阳极电极,如图1(i)-(j)。
在退火后的外延片上进行阳极凹槽光刻,再放入等离子体刻蚀机内刻蚀,刻蚀掉200nm厚的SiO2、10nm厚的SiN层和AlGaN势垒层,形成阳极凹槽,如图1(i);
将形成阳极凹槽的外延片放入电子束蒸发系统内,依次淀积厚度分别为50/100nm的Ti/Au金属层,形成阳极电极,完成整个器件的制作,如图1(j)。
实施例2,制作SiO2层厚度为250nm、n+-GaN欧姆区厚度为30nm的GaN肖特基二极管:
步骤一,外延片清洗,淀积SiN钝化层,如图1(a)-(b)。
1.1)选择AlGaN/GaN结构的外延片,如图1(a),先将其放入HF酸溶液中浸泡30s,再依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min,最后用氮气吹干;
1.2)将进清洗后的外延片放入低压化学气相淀积LPCVD反应室内,淀积15nm厚的SiN钝化层,如图1(b);
步骤2,将淀积有SiN的外延片放入低压化学气相淀积PECVD系统内,在300℃的温度下,淀积250nm厚的SiO2,如图1(c)。
步骤3,再生长n+-GaN,如图1(d)-(f)。
3.1)对淀积了SiO2的外延片进行欧姆区域通孔光刻,如图1(d);
3.2)将进行了欧姆区域通孔光刻的外延片放入等离子体刻蚀机,刻蚀出250nm厚的SiO2、15nm厚的SiN层和25nm厚的AlGaN势垒层,如图1(e);
3.3)将刻蚀后的片子先放入丙酮溶液中超声清洗5min,然后放入无水乙醇溶液中超声清洗5min,再放入去离子水中超声清洗5min,最后用氮气吹干;
3.4)将清洗后的片子放入金属有机物化学气相淀积MOCVD系统中,在腔室压力为40Torr、温度为1000℃的条件下,向反应室同时通入流量为70μmol/min的镓源、流量为35μmol/min的硅烷、流量为1500sccm的氢气和流量为4500sccm的氨气,生长30nm厚的n+-GaN,如图1(f)。
步骤4,制作阴极电极,如图1(g)-(h)。
4.1)将生长了n+-GaN的外延片放入HF酸溶液中浸泡4min,再用氮气吹干,以去除剩余的SiO2层,如图1(g);
4.2)在去除了剩余SiO2层的外延片上光刻出阴极,再放入刻蚀机内刻蚀掉阴极区域的SiN钝化层,再放入电子束蒸发系统内依次淀积Ti/Al/Ni/Au金属层,该金属层的厚度为分别40/140/25/50nm,如图1(h);
4.3)将淀积了阴极金属的外延片放入热退火炉内,在450℃的温度下退火45s,形成阴极电极。
步骤5,制作阳极电极,如图1(i)-(j)。
5.1)在退火后的外延片上先进行阳极凹槽光刻,再放入等离子体刻蚀机内依次刻蚀掉250nm厚的SiO2、15nm厚的SiN层和AlGaN势垒层,形成阳极凹槽,如图1(i);
5.2)将形成阳极凹槽的外延片放入磁控溅射系统内,依次淀积厚度分别为50/100nm的Ti/Au金属层,形成阳极电极,完成整个器件的制作,如图1(j)。
实施例3,制作SiO2层厚度为300nm、n+-GaN欧姆区厚度为35nm的GaN肖特基二极管:
步骤A,对外延片进行清洗,并淀积30nm厚的SiN钝化层,如图1(a)-(b)。
本步骤的具体实施与实施例1的步骤1相同。
步骤B,将淀积有SiN的外延片放入低压化学气相淀积PECVD系统内,在350℃的温度下,淀积300nm厚的SiO2,如图1(c)。
步骤C,再生长n+-GaN,如图1(d)-(f)。
C1)对淀积了SiO2的外延片进行欧姆区域通孔光刻,如图1(d);
C2)将进行了欧姆区域通孔光刻的外延片放入等离子体刻蚀机,刻蚀出300nm厚的SiO2、30nm厚的SiN层和30nm厚的AlGaN势垒层,如图1(e);
C3)将刻蚀后的片子依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗10min,并用氮气吹干。再将其放入金属有机物化学气相淀积MOCVD系统中,向反应室同时通入流量为100μmol/min的镓源、流量为60μmol/min的硅烷、流量为2000sccm的氢气和流量为6000sccm的氨气,在腔室压力为80Torr、温度为1100℃的条件下,生长35nm厚的n+-GaN,如图1(f)。
步骤D,制作阴极电极,如图1(g)-(h)。
D1)将生长了n+-GaN的外延片放入HF酸溶液中浸泡5min,再用氮气吹干,以去除剩余的SiO2层,如图1(g);
D2)将去除了剩余SiO2层的外延片上光刻出阴极,再放入刻蚀机内刻蚀掉阴极区域的SiN钝化层,再放入磁控溅射系统内依次淀积厚度为分别40/140/25/50nm的Ti/Al/Ni/Au金属层,如图1(h);
D3)将淀积了阴极金属的外延片放入热退火炉内,在550℃的温度下退火30s,形成阴极电极。
步骤E,制作阳极电极,如图1(i)-(j)。
E1)在退火后的外延片上进行阳极凹槽光刻,再放入等离子体刻蚀机内刻蚀,依次刻蚀掉300nm厚的SiO2、30nm厚的SiN层和AlGaN势垒层,形成阳极凹槽,如图1(i);
E2)将形成阳极凹槽的外延片放入磁控溅射系统内,依次淀积厚度分别为50/100nm的Ti/Au金属层,形成阳极电极,如图1(j),完成整个器件的制作。
以上描述仅是本发明的三个具体实例,不构成对本发明的任何限制,显然对于本领域的专业人员来说,在了解本发明内容和原理后,都可能在不背离本发明的原理、结构的情况下,进行形式和细节上的各种修正和改变,但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (3)

1.一种基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法,其特征在于,包括如下步骤:
(1)对自下而上为SiC衬底、AlN成核层、GaN缓冲层和AlGaN势垒层的外延片进行清洗,将清洗后的外延片放入低压化学气相淀积LPCVD反应室内,淀积10-30nm厚的SiN钝化层;
(2)将淀积有SiN钝化层的外延片放入等离子增强型化学气相淀积PECVD反应室内,在250-350℃的温度下,淀积200-300nm厚的SiO2
(3)再生长n+-GaN:
(3a)在淀积有SiO2的外延片上进行欧姆区域通孔光刻,并将光刻过通孔的外延片放入等离子刻蚀机内刻蚀掉欧姆区域的SiN和SiO2,再刻蚀20-30nm厚的AlGaN,形成嵌入GaN层的欧姆区图形化通孔;
(3b)将刻蚀出欧姆区通孔的外延片先依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗2-10min,最后用氮气吹干;再置于金属有机物化学气相淀积MOCVD反应室中,生长25-35nm厚的n+-GaN;
(4)制作阴极电极
(4a)将再生长n+-GaN后的片子放入HF酸溶液中浸泡3-5min,以去除剩余的SiO2层,再进行阴极光刻;
(4b)将进行了阴极光刻的外延片先放入等离子体刻蚀机内刻蚀掉阴极区10-30nm的SiN层,再放入电子束蒸发系统或磁控溅射系统内淀积功函数大小为4.2eV的金属层,形成阴电极,并进行400-550℃热退火处理30-60s;
(5)制作阳极电极:
(5a)在退火后的外延片上光刻阳极凹槽,并刻蚀掉阳极下方的SiO2层、SiN层和AlGaN层;
(5b)在刻蚀出阳极凹槽的外延片上进行阳极电极光刻,并放入电子束蒸发系统或磁控溅射系统内淀积功函数大小为4.6eV的金属,形成阳极电极,完成整个器件的制作。
2.根据权利要求1所述的方法,其中(1)对外延片进行清洗,是将AlGaN/GaN结构的外延片先放入HF酸溶液或HCl酸溶液中浸泡30s,再依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗2-10min,然后用氮气吹干。
3.根据权利要求1所述的方法,其中(3b)中生长25-35nm厚的n+-GaN,其工艺条件如下:
反应室压力:10-80Torr;
反应室温度:900-1100℃;
镓源流量:40-100μmol/min;
氨气流量:3000-6000sccm;
氢气流量:1000-2000sccm;
硅源流量:10-60μmol/min。
CN201910766691.9A 2019-08-20 2019-08-20 基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法 Pending CN110504299A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910766691.9A CN110504299A (zh) 2019-08-20 2019-08-20 基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910766691.9A CN110504299A (zh) 2019-08-20 2019-08-20 基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法

Publications (1)

Publication Number Publication Date
CN110504299A true CN110504299A (zh) 2019-11-26

Family

ID=68588221

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910766691.9A Pending CN110504299A (zh) 2019-08-20 2019-08-20 基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法

Country Status (1)

Country Link
CN (1) CN110504299A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129111A (zh) * 2019-12-10 2020-05-08 深圳市汇芯通信技术有限公司 半导体器件及其制作方法和集成电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233520A1 (en) * 2010-03-26 2011-09-29 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
CN104134704A (zh) * 2014-08-12 2014-11-05 苏州捷芯威半导体有限公司 一种肖特基二极管及其制造方法
CN109728087A (zh) * 2019-01-08 2019-05-07 西安电子科技大学 基于纳米球掩模的低欧姆接触GaN基高电子迁移率晶体管制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233520A1 (en) * 2010-03-26 2011-09-29 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
CN104134704A (zh) * 2014-08-12 2014-11-05 苏州捷芯威半导体有限公司 一种肖特基二极管及其制造方法
CN109728087A (zh) * 2019-01-08 2019-05-07 西安电子科技大学 基于纳米球掩模的低欧姆接触GaN基高电子迁移率晶体管制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129111A (zh) * 2019-12-10 2020-05-08 深圳市汇芯通信技术有限公司 半导体器件及其制作方法和集成电路

Similar Documents

Publication Publication Date Title
CN110190116B (zh) 一种高阈值电压常关型高电子迁移率晶体管及其制备方法
CN108155099A (zh) 一种包含介质层的p型栅HEMT器件及其制作方法
CN101162695A (zh) 氮化镓hemt器件表面钝化及提高器件击穿电压的工艺
CN112133761B (zh) 一种基于GaN的横向结势垒肖特基二极管及其制备方法
CN106711212B (zh) 基于Si衬底AlGaN/GaN异质结基的增强型HEMT器件及其制造方法
CN110112215A (zh) 兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法
CN107170671A (zh) 一种基于离子注入的GaN功率器件及其制造方法
CN105244377A (zh) 一种基于硅衬底的hemt器件及其制造方法
CN108666359A (zh) 一种利用新型势垒层提高GaN增强型沟道迁移率的器件结构及实现方法
CN109037326A (zh) 一种具有p型埋层结构的增强型hemt器件及其制备方法
CN109728087B (zh) 基于纳米球掩模的低欧姆接触GaN基HEMT制备方法
CN110867483A (zh) 一种Si衬底上GaN基功率半导体器件的外延层结构及其制备方法
CN110534431A (zh) 基于再生长和离子注入的GaN凹槽阳极肖特基二极管制备方法
CN206907738U (zh) 一种基于离子注入的GaN功率器件
CN110707157B (zh) 基于P+型保护环结构的AlGaN/GaN肖特基势垒二极管及制作方法
CN110504299A (zh) 基于图形化再生长的GaN凹槽阳极肖特基二极管制备方法
CN112635556A (zh) 一种增强型hemt器件及其制备方法
CN106298904A (zh) 带氮化镓插入层的氮化镓基增强型器件及其制备方法
CN110911485A (zh) 基于P型层的增强型双向阻断功率GaN基器件及制作方法
CN111063724A (zh) 基于漂移区多层渐变掺杂的垂直AlN肖特基二极管及制作方法
CN110718591B (zh) 基于凹槽型保护环结构的AlGaN/GaN肖特基势垒二极管及制作方法
CN114937597A (zh) 一种双层钝化耗尽型mis-hemt器件及其制备方法
CN114023808A (zh) 带P型终端的AlGaN/GaN异质结多沟道功率二极管及制作方法
CN110544678A (zh) 基于多浮空场板与阴极场板复合结构的AlGaN/GaN肖特基势垒二极管及制作方法
CN110808279A (zh) 基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191126