CN110112215A - 兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法 - Google Patents
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Abstract
兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法，属于半导体器件技术领域。本发明通过在具有栅极p型盖帽层的常规高电子迁移率晶体管外延结构势垒层上方插入介质层和过渡层复合结构，从而增大栅区耐压和常关型操作阈值电压；栅极单晶材料过渡层设计可有效提高其上方p型盖帽层单晶外延质量，而厚的插入介质层设计可以防止栅区外侧p型盖帽层过刻蚀，保证二维电子气沟道具有不受损伤的沟道界面，从而保证器件优良的导通电流密度(或者导通电阻)特性。此外，本发明复合插入层结构设计能给器件制作过程带来较大的刻蚀工艺偏差容忍度，因此提高产品性能均匀性和成品率。
Description
技术领域
本发明属于半导体器件技术领域，尤其涉及一种兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法。
背景技术
电力电子器件又称为功率电子器件，主要实现电能转换功能，在当今社会具有很广泛的应用。传统的功率电子器件主要以第一代半导体材料(Ge、Si等)和第二代化合物半导体材料(GaAs、InP等)为主，目前比较有可能部分取代这些传统材料功率器件的候选材料主要有碳化硅(SiC)和氮化镓(GaN)，它们都是第三代宽禁带半导体材料的重要代表。目前SiC材料及其器件发展更为成熟，但是从频率特性和导通电阻角度出发，GaN基(以GaN为主，包含GaN、AlN、InN以及它们的成分组合等)半导体材料具有更加明显的优势。GaN基材料除了具有大的禁带宽度、高的电子饱和速度以及耐高温高压、抗辐照等优良特性，其异质结(以AlGaN/GaN为代表)界面的自发极化和压电极化电荷将诱导产生高密度的二维电子气(2DEG)(～1013cm-2)，由于受输运维数限制以及材料无需故意掺杂，该2DEG沟道具有明显增大的电子迁移率(～2000cm2V-1s-1)。这一特性使得GaN基异质结构在研制高性能高电子迁移率晶体管(HEMT)方面具有明显的优势，特别是在高频和中低压芯片市场方面。
GaN基功率器件研究目前已经进入一个新阶段，各种衬底上的材料外延技术已经日趋成熟，芯片制作所需设备和器件工艺水平也取得了长足的进步。目前市场上已经有部分厂商能提供低压射频和电源转换领域的GaN基功率器件产品，制约该类产品大量获得应用的障碍主要包括以下几个方面。一方面是器件后端封装和匹配电路技术还未跟上，例如满足高频应用的特殊封装工艺和拓扑电路需要重新设计；另一方面，现有新推出的GaN基功率器件产品应用可靠性还未得到验证，是否经受得起市场考验还需要进一步深入研究；再者，GaN基器件产品还未有真正意义上能用的常关型功率器件，常关型Si基MOSFET和常开型GaN基HEMT器件混合的共源共栅结构(cascode)产品只是现阶段无奈的暂时选择，其无法应用在实际高温和高频领域。常关型功率器件在栅极不施加偏压情况下，器件自然处于关断状态，相对于常开型类型，常关型器件在实际应用中更安全和节能，并且能够简化电路设计，因此具有重要的研究价值和广阔的应用市场。
本专利申请针对常关型GaN基材料功率器件进行结构创新和技术制作。目前实现该类器件常关型操作的主流技术除了上述cascode结构以外，还包括栅区势垒层刻蚀凹槽栅、栅区势垒层或介质氟离子注入形成氟化栅，以及栅区p型盖帽层技术三种方案。凹槽栅方案要求精确刻蚀栅区很薄的势垒层(10～30nm)，对于大面积器件，栅极刻蚀深度均匀性较难控制；氟化栅方案带来杂质散射，可能造成2DEG沟道电子迁移率下降，同时带来潜在的热稳定性和可靠性问题。目前来看，栅区p型盖帽层技术是个相对较好的产业化推广方案，该方案保留良好的2DEG沟道，利用其附加内建电场将2DEG沟道界面的导带提升到费米能级上方，从而获得常关型操作，该技术方案能获得较高的导通电流密度，稳定性和重复性较好。其目前存在的主要问题是栅耐压过小，容易造成栅、源电极间正向导通，并且获得的器件阈值电压较小(＜2V)；另一方面，栅区以外的势垒层上方p型盖帽层刻蚀也是一个技术难题，需要刻蚀干净该区域p型盖帽层同时不损伤下方势垒层结构，因此需要设计一个更加有效的刻蚀阻挡层。如何设计兼具刻蚀阻挡层和栅极电介质功能的新型器件结构，从而有效提高p型盖帽层方案中器件的栅耐压和阈值电压，是业内急需解决的技术难题。
发明内容
为了上述现有技术中存在的问题，本发明提出一种兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法，该功率器件通过在栅电极p型盖帽层下方插入介质层和过渡层复合结构，从而增大栅极耐压和阈值电压；同时，过渡层设计可提高其上方p型盖帽层单晶外延质量，而厚的插入介质层设计可以防止p型盖帽层过刻蚀，从而保证器件优良的导通电流密度(或者导通电阻)特性。
技术方案如下：
一种兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件，包括：衬底、成核层、外延层、势垒层、介质层、过渡层、盖帽层、钝化层、焊盘、源极、漏极和栅极，在所述衬底上依次生长成核层和外延层，所述外延层上方为势垒层，所述势垒层和外延层形成异质结结构，二者接触界面由极化电荷诱导产生二维电子气，所述势垒层上方设有源极和漏极，所述势垒层上方依次插入介质层、过渡层、栅极盖帽层、栅极，所述外延层、介质层、源极、漏极、栅极上方都设有所述钝化层，所述钝化层与所述过渡层、盖帽层接触连接，所述源极、漏极、栅极上方分别设有所述焊盘，每个所述焊盘穿过所述钝化层与对应电极接触连接。
进一步的，所述衬底是硅、蓝宝石、碳化硅、金刚石、GaN自支撑衬底中的任意一种；所述成核层是AlN或者AlGaN超晶格；所述外延层是GaN或者GaAs；所述势垒层是AlGaN、InAlN、AlN、AlGaAs中的任意一种；所述钝化层是SiO2、Si3N4或者二者的复合结构；所述栅极盖帽层是p-GaN或者p-InGaN或者p-AlGaN。
进一步的，所述介质层为5～50nm厚度的单晶氮化硅或者poly-SiN，或等离子处理形成的介质层。
进一步的，所述过渡层是MOCVD或分子束外延法原位生长的AlN单晶薄膜。
本发明还包括一种兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，步骤如下：
S1、晶片生长；
S2、台面刻蚀；
S3、源、漏电极制作；
S4、栅外p型盖帽层刻蚀；
S5、栅电极制作；
S6、器件钝化和焊盘制作；
进一步的，步骤S1具体步骤为：
采用金属有机物化学气相沉积法或分子束外延法在衬底上依次生长超晶格成核层、外延层、势垒层、单晶氮化硅或poly-SiN介质层、AlN单晶薄膜过渡层、p-GaN或者p-InGaN或者p-AlGaN盖帽层；
或者
将样品清洗后送入MOCVD反应室，以氢气作为载体、氨气作为氮源、三甲基镓和三甲基铝分别作为镓源和铝源，在衬底上依次生长成核层、外延层、势垒层、介质层、AlN单晶薄膜过渡层、p-GaN盖帽层。
进一步的，步骤S2具体步骤为：
利用半导体光刻法和刻蚀法制作器件台面，通过基于Cl基气体的感应耦合等离子体法或者反应离子刻蚀法进行表面刻蚀，实现台面隔离；
或者
将样品均匀旋涂光刻胶；将样品放置在热板上加热进行软烘；把样品放置在曝光机中持续曝光；在显影液中显影；热板上加热坚膜。
通过Cl基等离子体ICP刻蚀法刻蚀外延层，形成台面隔离，然后样品通过丙酮溶液清洗去胶。
进一步的，步骤S3具体步骤为：
通过半导体光刻法定义出源、漏极所需区域，通过金属沉积法沉积器件的源、漏极金属，并且通过高温退火，使复合金属结构变为合金，形成欧姆接触；
或者
通过半导体光刻法定义出源、漏极所需区域，通过电子束蒸发法沉积器件的源漏极金属结构，然后样品在丙酮溶液中剥离、清洗去胶；通过在氮气高温环境中退火，使复合金属结构变为合金，形成欧姆接触。
进一步的，步骤S4具体步骤为：
通过半导体光刻法定义出源-栅和栅-漏区域，利用低功率Cl基等离子体ICP或RIE刻蚀工艺，刻蚀掉栅极区域外面的p型盖帽层；
步骤S5具体步骤为：
通过半导体光刻法定义出栅极区域，对栅极盖帽层表面进行等离子体预处理，通过金属沉积法沉积器件的栅极金属；
或者
通过半导体光刻法定义出栅极区域，对栅盖帽层表面进行氮等离子体预处理，通过电子束蒸发法沉积栅极金属，然后样品在丙酮溶液中剥离、清洗去胶。
进一步的，步骤S6具体步骤为：
利用等离子体增强化学气相沉积法、低压化学气相沉积法、磁控溅射法或者电子束蒸发法进行沉积，形成钝化层；采用半导体光刻法定义出源极、栅极和漏极所需的开口区域，将定义区域的钝化层去除，暴露出金属电极表面，最后利用金属沉积技术沉积金属薄膜，引线制作焊盘，完成器件制作；
或者
利用PECVD沉积钝化层；采用半导体光刻法定义出源极、栅极和漏极所需的开口区域，采用缓冲氢氟酸湿法腐蚀工艺，将定义区域的钝化层去除，暴露出金属电极表面，最后通过磁控溅射法沉积电极金属，完成引线焊盘制作，器件结构完成。
本发明的有益效果是：
本发明所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法通过在栅电极p型盖帽层下方插入介质层和过渡层复合结构，从而增大栅极耐压(＞20V)和阈值电压(2.5～10V)；同时，过渡层设计可提高其上方p型盖帽层单晶外延质量，而厚的插入介质层设计可以防止p型盖帽层过刻蚀，从而保证器件优良的导通电流密度(或者导通电阻)特性。此外，该复合插入层结构设计能给器件制作过程带来较大的工艺偏差容忍度，因此提高产品性能均匀性和成品率。
附图说明
图1是本专利申请提出的常关型功率器件截面示意图；
图2是本发明器件制作工艺流程示例图a；
图3是本发明器件制作工艺流程示例图b；
图4是本发明器件制作工艺流程示例图c；
图5是本发明器件制作工艺流程示例图d；
图6是本发明器件制作工艺流程示例图e；
图7是本发明器件制作工艺流程示例图f；
图8是有、无p型盖帽层下方复合介质层插入结构技术方案中器件转移特性曲线对比，器件阈值电压往正向偏移示意图；
图9是本专利申请所提方案获得的电学输出特性曲线示意图。
具体实施方式
下面结合附图1-9对兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件及其制备方法做进一步说明。
本专利申请针对栅极生长p型盖帽层技术方案，采用在生长p-GaN(或p-InGaN或p-AlGaN)盖帽层之前，预先在其下方生长介质层和过渡层插入复合结构，如下图1所示。其较厚的插入介质层可以实现p型盖帽层刻蚀阻挡功能，同时提高常关型功率器件的栅耐压和阈值电压；较薄的插入过渡层可以提高上方p型盖帽层外延质量，同时抑制p型掺杂离子向下热扩散。传统栅极p型盖帽层在产业界目前是个能较好实现常关型器件的技术方案，本专利申请在栅电极下方插入介质层和过渡层复合结构，能进一步提升势垒层和2DEG沟道界面的导带位置，从而获得明显增大的栅极耐压(＞20V)和阈值电压(2.5～10V)，过渡层主要为AlN单晶薄膜，有利于提高其上方p型盖帽层单晶外延质量；采用比GaN基材料刻蚀速率更低的厚介质插入层作为刻蚀过程阻挡层，可以防止p型盖帽层过刻蚀，另外刻蚀完毕剩余介质插入层可以作为下方势垒层的表面钝化层，因此能够充分保护势垒层和2DEG沟道结构，从而保证器件优良的导通电流密度(或者导通电阻)特性。该复合插入层结构设计作为功率器件产业化过程的特殊刻蚀阻挡层，能给器件制作过程带来较大的工艺偏差容忍度，因此带来更高的产品性能均匀性和成品率。
图1是本专利申请提出的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件截面示意图，图中复合插入层结构的介质层和过渡层设计为其主要特征。
本专利申请所提器件的基本结构说明如下：底部为衬底，可以是硅、蓝宝石、碳化硅、金刚石或者GaN自支撑衬底等；衬底上方为AlN或者AlGaN超晶格成核层；成核层上方为GaN或者GaAs外延层；外延层上方为AlGaN、InAlN、AlN或AlGaAs势垒层，势垒层和外延层形成异质结结构，该界面由极化电荷诱导产生二维电子气(2DEG)；势垒层上方分别是插入介质层、过渡层、钝化层，所述介质层为5～50nm厚度的单晶氮化硅(Si3N4)或者poly-SiN或者等离子处理形成的介质层或者其他电介质材料以及组合，生长方法可以是金属有机物化学气相沉积(MOCVD)技术原位生长，或者其他生长技术，所述插入过渡层主要是MOCVD或分子束外延(MBE)技术原位生长的数纳米厚度的AlN单晶薄膜，所述钝化层为二氧化硅(SiO2)、Si3N4或者它们的复合多重结构；栅区复合插入层结构上方分别是p-GaN或者p-InGaN或者p-AlGaN盖帽层；与势垒层接触的源极和漏极、盖帽层上方的栅极以及它们外接的焊盘。
本专利申请所提器件结构方案的优势是通过在栅电极p型盖帽层下方插入介质层和过渡层复合结构，从而增大栅极耐压(＞20V)和阈值电压(2.5～10V)；同时，过渡层设计可提高其上方p型盖帽层单晶外延质量，而厚的插入介质层设计可以防止p型盖帽层过刻蚀，从而保证器件优良的导通电流密度(或者导通电阻)特性。此外，该复合插入层结构设计能给器件制作过程带来较大的工艺偏差容忍度，因此提高产品性能均匀性和成品率。
实施例1
本专利申请具体实施过程如下：
步骤①：晶片生长。
采用金属有机物化学气相沉积(MOCVD)或分子束外延(MBE)等半导体材料生长技术依次在硅、蓝宝石、碳化硅、金刚石或者GaN自支撑衬底上依次生长AlN或者AlGaN超晶格成核层、2～10μm的GaN或者GaAs外延层、5～100nm的AlGaN、InAlN、AlN或AlGaAs势垒层(其中Al组分为0.05～0.3)、5～50nm厚度的单晶氮化硅(Si3N4)或者poly-SiN介质层或者其他介质材料、数纳米厚度的AlN单晶薄膜、30～100nm的p-GaN或者p-InGaN或者p-AlGaN盖帽层，如图2所示。
步骤②：台面刻蚀。
利用半导体光刻技术和刻蚀技术制作器件台面，通过如基于Cl基气体的感应耦合等离子体(ICP)或者反应离子刻蚀(RIE)等半导体刻蚀技术，将表面刻蚀300～800nm，实现台面隔离，如图3所示。其中半导体光刻技术包含完整的匀胶、软烘、曝光、显影、坚膜等步骤。
步骤③：源、漏电极制作。
通过步骤②所述的半导体光刻技术定义出源、漏极所需区域，并通过如磁控溅射、电子束蒸发等金属沉积技术沉积器件的源、漏极金属，并且通过高温退火，使复合金属结构变为合金，形成欧姆接触，如图4所示。
步骤④：栅外p型盖帽层刻蚀。
通过步骤②所述的半导体光刻技术定义出源-栅和栅-漏区域，利用优化后的低功率Cl基等离子体ICP或RIE刻蚀工艺，刻蚀掉栅极区域外面的p型盖帽层，由于复合插入层结构的存在，该插入结构刻蚀速率低于GaN材料刻蚀速率，因此可以作为刻蚀阻挡层，防止过刻蚀损伤下方势垒层和2DEG沟道，其下方异质界面处将出现导电的2DEG沟道，如图5所示。
步骤⑤：栅电极制作。
通过步骤②所述的半导体光刻技术定义出栅极区域，步骤③所述的金属沉积技术沉积器件的栅极金属，如图6所示。在栅金属沉积前，对栅盖帽层表面进行等离子体预处理，减少其表面态。
步骤⑥：器件钝化和焊盘制作。
利用等离子体增强化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、磁控溅射法或者电子束蒸发法等技术沉积SiO2、Si3N4或者它们的复合结构，形成0.3～3μm的器件表面钝化层；采用步骤②所述的半导体光刻技术定义出源极、栅极和漏极所需的开口区域，将定义区域的钝化层去除，暴露出金属电极表面，最后利用步骤③所述的金属沉积技术沉积1～5μm厚的金属薄膜，引线制作焊盘，完成器件制作，如图7所示。
实施例2
本专利申请具体实施过程如下(详细参数和步骤)：
步骤①：GaN结构外延生长。
将样品清洗后送入MOCVD反应室，以氢气(H2)作为载体、氨气(NH3)作为氮源、三甲基镓(TMGa)和三甲基铝(TMAl)分别作为镓源和铝源，在6英寸p型Si衬底上依次生长100nm的AlGaN超晶格成核层、2μm的GaN外延层、20nm的AlGaN势垒层(Al组分为0.25)、15nm的poly-SiN插入介质层、2nm的AlN单晶薄膜过渡层、50nm的p-GaN盖帽层(空穴浓度约为1×1018cm-3)。器件结构和尺寸设计如下：器件的源极和栅极距离为2μm，栅极长为3μm、宽为200μm，栅极和漏极距离为10μm，各电极面积为200×200μm2。
步骤②：台面刻蚀。
利用半导体光刻技术，其具体过程为：
(1)将样品以4000r/min的速率持续30s均匀旋涂AZ5214光刻胶；
(2)将样品放置在100℃的热板上加热进行软烘90s；
(3)把样品放置在光强为7mW/cm2的曝光机中持续曝光20s；
(4)在显影液中显影45s；
(5)在105℃的热板上加热坚膜60s。
通过Cl基等离子体ICP刻蚀技术，选择150W电源功率，刻蚀500nm深度的外延层结构形成台面隔离，然后样品通过丙酮溶液清洗去胶。
步骤③：源、漏电极制作。
通过步骤②所述的半导体光刻技术定义出源、漏极所需区域，通过电子束蒸发技术沉积器件的源漏极金属结构，即Ti/Al/Ni/Au(20/100/45/55nm)，然后样品在丙酮溶液中剥离、清洗去胶。通过在875℃的氮气高温环境中退火30s，使复合金属结构变为合金，形成欧姆接触。
步骤④：栅外p型盖帽层刻蚀。
通过步骤②所述的半导体光刻技术定义出源-栅和栅-漏区域，利用优化后的Cl基等离子体ICP刻蚀工艺，选择30W的较低电源功率，刻蚀掉栅极区域外面的p型盖帽层，由于poly-SiN/AlN复合插入层结构作为刻蚀阻挡层，该刻蚀过程将停止在poly-SiN层，刻蚀结束其下方异质界面处将出现导电的2DEG沟道。
步骤⑤：栅电极制作。
通过步骤②所述的半导体光刻技术定义出栅极区域，对栅盖帽层表面进行氮等离子体预处理减少表面态，通过电子束蒸发技术沉积Ni/Au(100/100nm)栅极金属，然后样品在丙酮溶液中剥离、清洗去胶。
步骤⑥：器件钝化和焊盘制作。
利用PECVD技术沉积1.5μm的SiO2钝化层；采用步骤②所述的半导体光刻技术定义出源极、栅极和漏极所需的开口区域，采用缓冲氢氟酸(BOE)湿法腐蚀工艺，将定义区域的钝化层去除，暴露出金属电极表面，最后通过磁控溅射技术沉积1μm厚的Al金属，完成引线焊盘制作，器件结构完成。
图8为有、无p型盖帽层下方复合介质层插入结构技术方案中器件转移特性曲线对比，图9为本专利所提方案获得的电学输出特性曲线。由图中可以看出，本专利所提方案器件阈值电压往正向偏移，阈值电压从2.0V提高到2.6V，同时器件保持良好的导通特性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。本发明所述的实施例，并非对本发明内容进行限定，其他具有2DEG的异质结HEMT器件，或者基于提高器件正向阈值电压，降低器件导通电阻为目的的功率器件类型，都适用于本发明提案涉及范围。任何其他钝化层生长(包括不同的生长技术、不同的钝化层组合或者也可直接省略钝化工艺步骤)、欧姆接触电极制作工艺(包括不同的金属选择、沉积方法、退火条件)或者台面刻蚀工艺、介质层生长(包括不同的介质材料、不同的生长技术或者多重组合)，在基于实现本发明所述兼具栅极电介质和刻蚀阻挡层功能，以实现提高器件栅极耐压和阈值电压、保证器件导通沟道良好的导电特性这一基本目的下制作的常关型功率器件，都适用于本发明提案涉及范围。同样地，材料结构参数和电极尺寸的改变，或等同替换等，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件，其特征在于，包括：衬底、成核层、外延层、势垒层、介质层、过渡层、盖帽层、钝化层、焊盘、源极、漏极和栅极，在所述衬底上依次生长成核层和外延层，所述外延层上方为势垒层，所述势垒层和外延层形成异质结结构，二者接触界面由极化电荷诱导产生二维电子气，所述势垒层上方设有源极和漏极，所述势垒层上方依次插入介质层、过渡层、栅极盖帽层、栅极，所述外延层、介质层、源极、漏极、栅极上方都设有所述钝化层，所述钝化层与所述过渡层、盖帽层接触连接，所述源极、漏极、栅极上方分别设有所述焊盘，每个所述焊盘穿过所述钝化层与对应电极接触连接。
2.如权利要求1所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件，其特征在于，所述衬底是硅、蓝宝石、碳化硅、金刚石、GaN自支撑衬底中的任意一种；所述成核层是AlN或者AlGaN超晶格；所述外延层是GaN或者GaAs；所述势垒层是AlGaN、InAlN、AlN、AlGaAs中的任意一种；所述钝化层是SiO2、Si3N4或者二者的复合结构；所述栅极盖帽层是p-GaN或者p-InGaN或者p-AlGaN。
3.如权利要求1所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件，其特征在于，所述介质层为5～50nm厚度的单晶氮化硅或者poly-SiN，或等离子处理形成的介质层。
4.如权利要求1所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件，其特征在于，所述过渡层是MOCVD或分子束外延法原位生长的AlN单晶薄膜。
5.一种兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，其特征在于，步骤如下：
S1、晶片生长；
S2、台面刻蚀；
S3、源、漏电极制作；
S4、栅外p型盖帽层刻蚀；
S5、栅电极制作；
S6、器件钝化和焊盘制作。
6.如权利要求5所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，其特征在于，步骤S1具体步骤为：
采用金属有机物化学气相沉积法或分子束外延法在衬底上依次生长超晶格成核层、外延层、势垒层、单晶氮化硅或poly-SiN介质层、AlN单晶薄膜过渡层、p-GaN或者p-InGaN或者p-AlGaN盖帽层；
或者
将样品清洗后送入MOCVD反应室，以氢气作为载体、氨气作为氮源、三甲基镓和三甲基铝分别作为镓源和铝源，在衬底上依次生长成核层、外延层、势垒层、介质层、AlN单晶薄膜过渡层、p-GaN盖帽层。
7.如权利要求5所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，其特征在于，步骤S2具体步骤为：
利用半导体光刻法和刻蚀法制作器件台面，通过基于Cl基气体的感应耦合等离子体法或者反应离子刻蚀法进行表面刻蚀，实现台面隔离；
或者
将样品均匀旋涂光刻胶；将样品放置在热板上加热进行软烘；把样品放置在曝光机中持续曝光；在显影液中显影；热板上加热坚膜。
通过Cl基等离子体ICP刻蚀法刻蚀外延层，形成台面隔离，然后样品通过丙酮溶液清洗去胶。
8.如权利要求5所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，其特征在于，步骤S3具体步骤为：
通过半导体光刻法定义出源、漏极所需区域，通过金属沉积法沉积器件的源、漏极金属，并且通过高温退火，使复合金属结构变为合金，形成欧姆接触；
或者
通过半导体光刻法定义出源、漏极所需区域，通过电子束蒸发法沉积器件的源漏极金属结构，然后样品在丙酮溶液中剥离、清洗去胶；通过在氮气高温环境中退火，使复合金属结构变为合金，形成欧姆接触。
9.如权利要求5所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，其特征在于，步骤S4具体步骤为：
通过半导体光刻法定义出源-栅和栅-漏区域，利用低功率Cl基等离子体ICP或RIE刻蚀工艺，刻蚀掉栅极区域外面的p型盖帽层；
步骤S5具体步骤为：
通过半导体光刻法定义出栅极区域，对栅极盖帽层表面进行等离子体预处理，通过金属沉积法沉积器件的栅极金属；
或者
通过半导体光刻法定义出栅极区域，对栅盖帽层表面进行氮等离子体预处理，通过电子束蒸发法沉积栅极金属，然后样品在丙酮溶液中剥离、清洗去胶。
10.如权利要求5所述的兼具栅极电介质和刻蚀阻挡层功能结构的常关型功率器件制备方法，其特征在于，步骤S6具体步骤为：
利用等离子体增强化学气相沉积法、低压化学气相沉积法、磁控溅射法或者电子束蒸发法进行沉积，形成钝化层；采用半导体光刻法定义出源极、栅极和漏极所需的开口区域，将定义区域的钝化层去除，暴露出金属电极表面，最后利用金属沉积技术沉积金属薄膜，引线制作焊盘，完成器件制作；
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利用PECVD沉积钝化层；采用半导体光刻法定义出源极、栅极和漏极所需的开口区域，采用缓冲氢氟酸湿法腐蚀工艺，将定义区域的钝化层去除，暴露出金属电极表面，最后通过磁控溅射法沉积电极金属，完成引线焊盘制作，器件结构完成。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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