CN108155099A - 一种包含介质层的p型栅HEMT器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种包含介质层的p型栅HEMT器件及其制作方法。所述HEMT器件包括：异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且异质结中形成有二维电子气；第三半导体，其位于栅下区域并能够将异质结内分布于栅下区域的二维电子气耗尽；第四半导体，其分布于栅极与漏极之间以及栅极与源极之间；介质层，其由绝缘材料组成，并分布于异质结和栅极之间；源极、漏极以及栅极，源极与漏极能够通过所述二维电子气电连接。本发明在HEMT器件的栅极下方引入介质层，可以显著减小栅极漏电和提高栅极正向最大安全工作电压，增大阈值电压。
Description
技术领域
本发明涉及一种HEMT器件，具体涉及一种包含介质层的p型栅HEMT器件及其制作方法，属于半导体电子开关器件技术领域。
背景技术
Ⅲ族氮化物半导体作为重要的第三代半导体材料，拥有大禁带宽度、高击穿电场、高电子迁移率、高饱和电子速率等优良特性，在工业、电力系统、交通运输、通讯、消费电子等领域有广泛的应用前景。Ⅲ族氮化物半导体异质结构因为极化效应可以产生高浓度(>1013cm-2)和高电子迁移率(>103cm2/V·s)的二维电子气。基于Ⅲ族氮化物半导体异质结构的高电子迁移率晶体管(HEMT)作为功率开关器件最高工作频率可以达到10MHz。但是高浓度的二维电子气使通常制造的HEMT都是常开型器件(耗尽型器件)。在实际电路应用中，耗尽型器件需要引入负压源使之关断，既增加电路的复杂性和成本，又存在安全隐患。
制备增强型器件需要改变栅极结构使栅下沟道原有的二维电子气耗尽。以AlGaN/GaN HEMT为例，实现增强型的主要方案有①凹槽栅结构，对栅下的AlGaN进行刻蚀；②F离子处理，在栅下的AlGaN势垒中注入F离子；③Cascode结构，将耗尽型的AlGaN/GaN HEMT器件和增强型Si金属氧化物半导体场效应器件(MOSFET)器件连接；④p型栅结构，在栅极和AlGaN层之间插入p-(Al)GaN层，此方案实现的增强型AlGaN/GaN HEMT阈值电压稳定，并且已实现商业化。但是p型栅AlGaN/GaN HEMT的栅极结构类似一个pin二极管，在栅极施加一定正压情况下会发生导通现象，产生栅极漏电，不仅影响正向安全工作电压(通常只有6V)，而且增加开关损耗影响转换效率。
近年来，有研究人员研发了以下几种现有AlGaN/GaN HEMT结构：
第一，部分p-GaN的AlGaN/GaN HEMT器件
如图1所示，通过在栅极(G)和AlGaN层之间插入p-GaN层，并且对栅以外的几十纳米厚度的p-GaN进行刻蚀制备增强型AlGaN/GaN HEMT。利用p-GaN提高AlGaN/GaN界面沟道处势垒到费米能级之上，使得栅极下方的导电沟道断开，将二维电子气耗尽，实现增强型。但是本方案实现的器件存在以下缺陷：①阈值低；②在栅极施加一定正压情况下会发生导通现象，正向栅漏电大；③栅极正向最大安全工作电压小，抗干扰能力弱；④需要对栅以外的几十纳米厚度的p-GaN进行刻蚀，工艺控制困难。
第二，高阻GaN盖帽层的AlGaN/GaN HEMT器件
如图2所示，通过在栅极(G)和AlGaN层之间插入p-GaN层，耗尽栅极下方的二维电子气，实现增强型器件，并且使用氢等离子处理等方法使栅以外的几十纳米厚度的p-GaN钝化，形成高阻GaN盖帽层，实现增强型AlGaN/GaN HEMT。本方案解决了方案一中的工艺控制问题，但本方案实现的增强型器件仍存在以下缺陷：①阈值低；②在栅极施加一定正压情况下会发生导通现象，正向栅漏电大；③栅极正向最大安全工作电压小，抗干扰能力弱。
第三，凹栅结构的MIS-HEMT器件
如图3所示，通过刻蚀等工艺，将栅电极(G)下的AlGaN进行部分去除或者全部去除，从而消除栅电极(G)下方二维电子气。在刻蚀后的AlGaN之上沉积介质层，实现增强型AlGaN/GaN MIS-HEMT，减小栅极漏电，提高栅极最大安全工作电压。本方案实现的增强型器件仍存在以下缺陷：①工艺控制困难；②阈值电压不稳定，栅极可靠性差。
发明内容
针对现有技术的不足，本发明的目的是提供一种包含介质层的p型栅HEMT器件及其制作方法。
为实现以上发明目的，本发明采用了如下所述的技术方案：
本发明实施例提供了一种包含介质层的p型栅HEMT器件，其包括：
异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且所述异质结中形成有二维电子气；
第三半导体，其位于栅下区域并能够将所述异质结内分布于栅下区域的二维电子气耗尽；
第四半导体，其分布于栅极与漏极之间以及栅极与源极之间；
介质层，其由绝缘材料组成，并分布于所述异质结和栅极之间；
源极、漏极以及栅极，其中栅极位于源极与漏极之间，源极与漏极能够通过所述二维电子气电连接。
在一些实施方案中，所述介质层分布于所述异质结和第三半导体之间和/或所述第三半导体与栅极之间。
优选的，所述第三半导体和第四半导体形成于所述第二半导体表面，所述介质层形成于所述第三半导体和第四半导体表面，所述栅极形成于所述介质层表面。
优选的，所述介质层形成于所述第二半导体表面，所述第三半导体和第四半导体形成于所述介质层表面，所述栅极形成于所述第三半导体表面，且所述第三半导体被栅极掩盖。
进一步地，所述异质结的材质选自Ⅲ族氮化物。
进一步地，所述异质结包括AlGaN/GaN、AlInN/GaN、AlGaN/InGaN/GaN或AlGaN/AlN/GaN。进一步地，所述第三半导体包括p型半导体。
进一步地，所述p型半导体的材质包括p-GaN，p-AlGaN、p型金刚石或p-NiO。
进一步地，所述介质层的材质包括Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON和TiN中的任意一种或两种以上的组合。
或者，所述介质层的材质包括绝缘二维材料，所述绝缘二维材料包括六方氮化硼。
进一步地，所述介质层具有叠层结构和/或微图形结构。
进一步地，所述源极、漏极与异质结之间形成欧姆接触，所述栅极与第三半导体之间形成肖特基接触或欧姆接触。
进一步地，当在所述栅极上施加的电压小于开启电压时，所述异质结内位于栅下区域的二维电子气被耗尽，使所述HEMT器件关闭；而当在所述栅极上施加的电压大于开启电压时，所述源极和漏极通过二维电子气电连接，使所述HEMT器件开启。
本发明实施例还提供了一种包含介质层的p型栅HEMT器件的制作方法，其包括：
在衬底上生长形成异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且所述异质结中形成有二维电子气；
在所述第二半导体上形成第三半导体和第四半导体，所述第三半导体位于栅下区域并能够将所述异质结内分布于栅下区域的二维电子气耗尽，所述第四半导体分布于栅极与漏极之间以及栅极与源极之间；
在所述异质结和栅极之间形成介质层，所述介质层由绝缘材料组成；
制作源极、漏极以及栅极，其中栅极位于源极与漏极之间，源极与漏极能够通过所述二维电子气电连接。
进一步地，所述制作方法还包括：在所述异质结和第三半导体之间和/或所述第三半导体与栅极之间生长形成介质层。
进一步地，所述制作方法包括：
在所述第二半导体上生长连续的第三半导体，
对分布于栅极与漏极之间以及栅极与源极之间的第三半导体进行钝化处理，从而形成所述第四半导体，且保留位于栅下区域的第三半导体。
进一步地，所述制作方法包括：
在所述第二半导体上生长连续的第四半导体，
使分布于栅极下方的第四半导体转变为第三半导体，且保留位于栅极与漏极之间以及栅极与源极之间的第四半导体。
较之现有技术，本发明的优点包括：
1)本发明提供的包含介质层的p型栅HEMT器件在HEMT栅极下方引入介质层形成金属绝缘体氧化物HEMT(MIS-HEMT)，可以显著减小栅极漏电，有效实现低栅极漏电和提高栅极正向最大安全工作电压，通过p型栅实现增强型，具有重要实用价值；
2)本发明提供的包含介质层的p型栅HEMT器件不需要对器件的栅下区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题，解决了工艺控制困难问题；
3)本发明提供的包含介质层的p型栅HEMT器件包含介质层，在栅极施加正压时不会发生导通现象，正向栅极漏电小，损耗小；
4)本发明提供的包含介质层的p型栅HEMT器件包含介质层，栅极正向安全工作电压高，抗干扰能力强；
5)本发明提供的包含介质层的p型栅HEMT器件栅极下方介质层可以分担一部分施加在栅极的电压，器件阈值电压提高；
6)本发明提供的包含介质层的p型栅HEMT器件阈值电压稳定，不存在阈值电压负漂移，栅极可靠性强。
附图说明
图1是现有技术中一种部分p-GaN的AlGaN/GaN HEMT器件的结构示意图。
图2是现有技术中一种高阻GaN盖帽层的AlGaN/GaN HEMT器件的结构示意图。
图3是现有技术中一种凹栅结构的MIS-HEMT器件的结构示意图。
图4是本发明一典型实施例中一种包含介质层的p型栅HEMT器件的结构示意图。
图5a是本发明一典型实施例中一种具有单层介质层的p型栅HEMT器件的结构示意图。
图5b是本发明一典型实施例中一种具有微图形结构的p型栅HEMT器件的结构示意图。
图5c是本发明一典型实施例中一种具有多层介质层的p型栅HEMT器件的结构示意图。
图6是本发明一典型实施例中在衬底上外延生长异质结、及在异质结上外延生长p型半导体后的器件结构示意图。
图7是本发明一典型实施例中刻蚀掉源极和漏极区域的p型半导体后的器件结构示意图。
图8是本发明一典型实施例中制备源极、漏极后的器件结构示意图。
图9是本发明一典型实施例中对p型半导体部分区域进行氢等离子体处理钝化后的器件结构示意图。
图10是本发明一典型实施例中沉积介质层后的器件结构示意图。
图11是本发明一典型实施例中制备栅极后的器件结构示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案，其主要是在HEMT栅极下方引入介质层形成金属绝缘体氧化物HEMT(MIS-HEMT)，可以显著减小栅极漏电和提高栅极正向最大安全工作电压。同时栅极下方介质层可以分担一部分加在栅极上的电压，增大阈值电压。因此发明提供的一种包含介质层的p型栅HEMT器件具有重要实用价值。
如下将对该技术方案、其实施过程及原理等作进一步的解释说明。但是，应当理解，在本发明范围内，本发明的各技术特征和在下文(如实施例)中具体描述的各技术特征之间都可以互相组合，从而构成新的或优选的技术方案。限于篇幅，在此不再一一累述。
本发明实施例的一个方面提供的一种包含介质层的p型栅HEMT器件，其包括：
异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且所述异质结中形成有二维电子气；
第三半导体，其位于栅下区域并能够将所述异质结内分布于栅下区域的二维电子气耗尽；
第四半导体，其分布于栅极与漏极之间以及栅极与源极之间；
介质层，其由绝缘材料组成，并分布于所述异质结和栅极之间；
源极、漏极以及栅极，其中栅极位于源极与漏极之间，源极与漏极能够通过所述二维电子气电连接。
在一些实施方案中，所述介质层分布于所述异质结和第三半导体之间和/或所述第三半导体与栅极之间。亦即，可以在Ⅲ族氮化物异质结构和p型半导体界面、p型半导体和栅极金属界面同时添加介质层。
优选的，所述第三半导体和第四半导体形成于所述第二半导体表面，所述介质层形成于所述第三半导体和第四半导体表面，所述栅极形成于所述介质层表面。
优选的，所述介质层形成于所述第二半导体表面，所述第三半导体和第四半导体形成于所述介质层表面，所述栅极形成于所述第三半导体表面，且所述第三半导体被栅极掩盖。
进一步地，所述异质结的材质选自Ⅲ族氮化物。
进一步地，所述异质结包括AlGaN/GaN、AlInN/GaN、AlGaN/InGaN/GaN或AlGaN/AlN/GaN，但不限于此。
进一步地，所述异质结的厚度为10nm～10μm。
在一些实施例中，所述异质结还包括形成于所述第一半导体和第二半导体之间的插入层。
优选的，所述第一半导体、第二半导体、插入层的材质均选自Ⅲ族氮化物。
优选的，所述第一半导体的材质包括GaN，但不限于此。
进一步地，所述Ⅲ族氮化物异质结构中三元化合物半导体其中一种Ⅲ族元素组分可以从0到1。
优选的，所述第二半导体的材质包括AlxGa(1-x)N或AlxIn(1-x)N，0≤x≤1，但不限于此。
优选的，所述插入层的材质包括InxGa(1-x)N或AlN，0≤x≤1，但不限于此。
在一些实施例中，所述第三半导体包括p型半导体。
进一步地，所述p型半导体的材质可以选用p-GaN，p-AlGaN、p型金刚石或p-NiO等，但不限于此。
进一步地，所述第三半导体的厚度为10nm～1μm。
在一些实施例中，所述第四半导体包括高阻半导体。
优选的，所述高阻半导体的材质包括高阻GaN、AlGaN、金刚石或NiO等，但不限于此。进一步地，所述第四半导体的厚度为10nm～1μm。
进一步地，所述第三半导体与第四半导体一体设置。
在一些实施例中，所述介质层的材质包括Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON和TiN等中的任意一种或两种以上的组合，但不限于此；或者，所述介质层的材质包括绝缘二维材料。
优选的，所述绝缘二维材料包括六方氮化硼，但不限于此。
进一步地，所述介质层具有叠层结构和/或微图形结构。
进一步地，所述介质层的厚度为0.1nm～1μm。
在一些实施例中，所述异质结形成在缓冲层上，所述缓冲层形成在衬底上。
进一步地，所述缓冲层的材质包括高阻GaN，但不限于此。
进一步地，所述缓冲层的厚度为100nm～1mm。
进一步地，所述衬底的材质包括Si、SiC或蓝宝石等，但不限于此。
进一步地，所述衬底的厚度为100μm～10mm。
进一步地，所述源极、漏极与异质结之间形成欧姆接触，所述栅极与第三半导体之间形成肖特基接触或欧姆接触。
进一步地，当在所述栅极上施加的电压小于开启电压(Vgs<Vth)时，栅(G)下的p型半导体可以提高AlGaN/GaN界面沟道处势垒到费米能级之上，耗尽异质结内位于栅下区域的高浓度二维电子气，使所述HEMT器件关闭；而当在所述栅极上施加的电压大于开启电压(Vgs>Vth)时，介质层可以使加在栅极(G)上的电压通过电场形式来调制，使栅极(G)下方AlGaN/GaN量子阱达到费米能级的高度，恢复高浓度的二维电子气，所述源极和漏极通过二维电子气电连接，使所述HEMT器件开启。
本发明实施例的另一个方面提供了一种包含介质层的p型栅HEMT器件的制作方法，其包括：在衬底上生长形成异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且所述异质结中形成有二维电子气；
在所述第二半导体上形成第三半导体和第四半导体，所述第三半导体位于栅下区域并能够将所述异质结内分布于栅下区域的二维电子气耗尽，所述第四半导体分布于栅极与漏极之间以及栅极与源极之间；
在所述异质结和栅极之间形成介质层，所述介质层由绝缘材料组成；
制作源极、漏极以及栅极，其中栅极位于源极与漏极之间，源极与漏极能够通过所述二维电子气电连接。
在一些实施方案中，所述的制作方法还可包括：
在所述异质结和第三半导体之间和/或所述第三半导体与栅极之间生长形成介质层。
进一步地，所述制作方法包括：在所述第二半导体表面生长形成所述第三半导体和第四半导体，在所述第三半导体和第四半导体表面生长连续的介质层，在所述介质层表面生长栅极。进一步地，所述制作方法还可包括：在所述第二半导体表面生长连续的介质层，在所述介质层表面生长形成所述第三半导体和第四半导体，在所述第三半导体表面生长栅极，且使所述第三半导体被栅极掩盖。
也就是说，介质层可以位于Ⅲ族氮化物异质结构和p型半导体界面，即首先沉积介质层再在上面二次外延p型半导体。
在一些实施方案中，所述的制作方法还可包括：
在所述第二半导体上生长连续的第三半导体，
对分布于栅极与漏极之间以及栅极与源极之间的第三半导体进行钝化处理，从而形成所述第四半导体，且保留位于栅下区域的第三半导体。
在一些实施方案中，所述的制作方法还可包括：
在所述第二半导体上生长连续的第四半导体，
使分布于栅极下方的第四半导体转变为第三半导体，且保留位于栅极与漏极之间以及栅极与源极之间的第四半导体。
也就是说，在本实施例中，将p型半导体替换为高阻半导体，后续通过局部p型杂质注入、低能电子束辐射等方法将栅极下方的高阻半导体材料转变为p型半导体材料。
在一些实施例中，所述异质结还包括形成于所述第一半导体和第二半导体之间的插入层。
优选的，所述第一半导体、第二半导体、插入层的材质均选自Ⅲ族氮化物。
优选的，所述第一半导体的材质包括GaN，但不限于此。
进一步地，所述Ⅲ族氮化物异质结构中三元化合物半导体其中一种Ⅲ族元素组分可以从0到1。
优选的，所述第二半导体的材质包括AlxGa(1-x)N或AlxIn(1-x)N，0≤x≤1，但不限于此。
优选的，所述插入层的材质包括InxGa(1-x)N或AlN，0≤x≤1，但不限于此。
在一些实施例中，所述第三半导体包括p型半导体。
进一步地，所述p型半导体的材质可以选用p-GaN，p-AlGaN、p型金刚石或p-NiO等，但不限于此。
在一些实施例中，所述第四半导体包括高阻半导体。
优选的，所述高阻半导体的材质包括高阻GaN、AlGaN、金刚石或NiO等，但不限于此。在一些实施例中，所述介质层的材质包括Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON和TiN等中的任意一种或两种以上的组合，但不限于此；或者，所述介质层的材质包括绝缘二维材料。
进一步地，所述绝缘二维材料包括六方氮化硼，但不限于此。
进一步地，所述介质层具有叠层结构和/或微图形结构。
在一些实施例中，所述制作方法包括：依次在衬底上生长缓冲层、异质结。
进一步地，所述缓冲层的材质包括高阻GaN，但不限于此。
进一步地，所述衬底的材质包括Si、SiC或蓝宝石等，但不限于此。
在一些实施例中，所述的制作方法包括：
至少以MOCVD、MBE、HVPE、PLD中的任一种方式生长形成所述异质结、第三半导体。进一步地，所述的制作方法包括：至少以湿法腐蚀和/或干法刻蚀方式对所述第三半导体进行加工，除去源极和漏极区域的第三半导体。
优选的，所述干法刻蚀包括氧等离子体、反应离子刻蚀、离子束刻蚀中的任意一种。
进一步地，所述制作方法包括：至少以氢等离子体处理和/或n型杂质注入补偿的方式使分布于栅极与漏极之间以及栅极与源极之间的第三半导体钝化，从而形成所述第四半导体。
进一步地，所述制作方法包括：至少以局部p型杂质注入或低能电子束辐射方式使分布于栅极下方的第四半导体转变为第三半导体。
进一步地，所述制作方法包括：至少以原子层沉积(ALD)、等离子体辅助的原子层沉积(PEALD)、溅射、低压化学气相沉积(LPCVD)、PLD、等离子体增强的化学气相沉积(PECVD)、等离子体氧化、热氧化、金属有机化合物化学气相沉积(MOCVD)、机械剥离并定向转移等技术中的任一种方式生长所述绝缘材料，形成介质层。
进一步地，所述制作方法包括：至少以电子束蒸发、溅射中的任一种方式制作形成源极、漏极、栅极。
综上所述，本发明的包含介质层的p型栅HEMT器件在HEMT栅极下方引入介质层形成金属绝缘体氧化物HEMT(MIS-HEMT)，可以显著减小栅极漏电，有效实现低栅极漏电和提高栅极正向最大安全工作电压，通过p型栅实现增强型；本发明不需要对器件的栅下区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题，解决了工艺控制困难问题；同时，本发明的包含介质层的p型栅HEMT器件栅极下方介质层可以分担一部分施加在栅极的电压，器件阈值电压提高，且阈值电压稳定，不存在阈值电压负漂移，栅极可靠性强。
以下结合附图及更为具体的实施例对本发明的技术方案作进一步清楚、完整的解释说明。
请参阅图4示出了本发明一典型实施方案中一种包含介质层的p型栅HEMT器件。本发明通过在Ⅲ族氮化物异质结构上沉积p-GaN(或p-AlGaN、p-NiO、p型金刚石等p型半导体材料)和介质层(Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON、TiN、六方氮化硼等以及叠层结构的介质层)，并制作如图4所示的一种包含介质层的p型栅HEMT器件。当Vgs<Vth时，栅(G)下的p型半导体可以提高Ⅲ族氮化物异质结构界面沟道处势垒到费米能级之上，耗尽栅下的高浓度二维电子气，器件不导通。而当Vgs>Vth时，栅极(G)下方Ⅲ族氮化物异质结构的量子阱达到费米能级的高度，恢复高浓度的二维电子气，器件导通。
本发明一典型实施例中一种包含介质层的p型栅HEMT器件的制作工艺流程具体步骤如下：
1)利用金属有机化合物化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)、脉冲激光沉积(PLD)等技术，生长衬底/缓冲层/Ⅲ族氮化物异质结构/p型半导体的外延结构。衬底可以选用Si、SiC或者蓝宝石等，衬底的厚度可以从100μm到10mm。缓冲层可以选用高阻GaN等，缓冲层的厚度可以从100nm到1mm。Ⅲ族氮化物异质结构可以是AlGaN/GaN异质结构，AlInN/GaN异质结构，AlGaN/InGaN/GaN异质结构，AlGaN/AlN/GaN异质结构等。Ⅲ族氮化物异质结构的厚度可以从10nm到10μm。p型半导体可以选用p-GaN、p-AlGaN、p型金刚石、p-NiO等p型半导体材料，厚度可以从10nm到1μm。
2)利用氧等离子体、反应离子刻蚀、离子束刻蚀等干法刻蚀或湿法腐蚀技术，去除欧姆区域的p-GaN(或者p-AlGaN、p型金刚石、p-NiO等p型半导体材料)。刻蚀区域可以通过光刻或掩膜转移等技术进行确定。
3)利用电子束蒸发或溅射等金属沉积技术，在欧姆区域制作源电极(S)和漏电极(D)。
4)经过处理将栅区域外的p-GaN(或者p-AlGaN、p型金刚石、p-NiO等p型半导体材料)钝化，形成高阻半导体。对于p型GaN可以采用氢等离子处理、n型杂质注入补偿等。对于p-AlGaN、p型金刚石、p-NiO等p型半导体材料可以采用n型杂质注入补偿等。处理区域可以通过光刻或掩膜转移等技术进行确定。
5)利用原子层沉积(ALD)、等离子体辅助的原子层沉积(PEALD)、溅射、低压化学气相沉积(LPCVD)、脉冲激光沉积(PLD)、等离子体增强的化学气相沉积(PECVD)、等离子体氧化、热氧化、金属有机化合物化学气相沉积(MOCVD)、机械剥离并定向转移等介质层沉积技术，在器件表面沉积绝缘介质层，介质层可以是单层Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON、TiN等绝缘体，或者六方氮化硼等绝缘二维材料，或者由上述材料组成的多层结构，或者有微图形结构的介质层，如图5a-图5c所示。
6)利用电子束蒸发或溅射等金属沉积技术，在介质层上制作栅电极(G)。栅电极(G)区域可以通过光刻或掩膜转移等技术进行确定。
本发明一更为具体的典型实施例中一种包含介质层的p型栅HEMT器件的制作工艺流程具体步骤如下：
1)利用金属有机化合物化学气相沉积(MOCVD)生长如图6所示的材料结构。衬底选用Si，厚度为400μm。缓冲层选用高阻GaN，厚度为4200nm。AlGaN/GaN异质结构中GaN厚度为260nm，AlGaN厚度为18nm，Al组分为0.18(即AlxGa(1-x)N中x＝0.18)。p型半导体材料选用p-GaN，厚度为70nm。
2)利用等离子体刻蚀去除设计区域的p-GaN，如图7所示。刻蚀区域可以通过光刻确定，光刻具体步骤包括预处理、匀胶、前烘、曝光和显影。
3)利用电子束蒸发在刻蚀后区域沉积Ti/Al/Ni/Au，作为制作源电极(S)和漏电极(D)，如图8所示。Ti/Al/Ni/Au沉积区域与上一步刻蚀区域重合，不需要重复光刻确定区域。
4)利用氢等离子体处理使栅区域外的p-GaN钝化，形成高阻GaN，如图9所示，氢等离子体处理区域可以通过光刻确定，光刻具体步骤包括预处理、匀胶、前烘、曝光和显影。
5)利用等离子体增强的化学气相沉积在器件表面沉积Si3N4作为介质层，如图10所示。介质层的厚度为15nm。
6)利用电子束蒸发在Si3N4上沉积Ni/Au，作为栅电极(G)，如图11所示。栅电极区域的确定利用光刻技术，光刻的具体步骤包括预处理、匀胶、前烘、曝光和显影。
通过上述实施例可以发现，本发明的包含介质层的p型栅HEMT器件在HEMT栅极下方引入介质层形成金属绝缘体氧化物HEMT(MIS-HEMT)，可以显著减小栅极漏电，有效实现低栅极漏电和提高栅极正向最大安全工作电压，通过p型栅实现增强型；本发明不需要对器件的栅下区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题，解决了工艺控制困难问题；同时，本发明的包含介质层的p型栅HEMT器件栅极下方介质层可以分担一部分施加在栅极的电压，器件阈值电压提高，且阈值电压稳定，不存在阈值电压负漂移，栅极可靠性强。
需要说明的是，在本说明书中术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个…”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，以上较佳实施例仅用于说明本发明的内容，除此之外，本发明还有其他实施方式，但凡本领域技术人员因本发明所涉及之技术启示，而采用等同替换或等效变形方式形成的技术方案均落在本发明的保护范围内。
Claims (19)
1.一种包含介质层的p型栅HEMT器件，其特征在于包括：
异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且所述异质结中形成有二维电子气；
第三半导体，其位于栅下区域并能够将所述异质结内分布于栅下区域的二维电子气耗尽；
第四半导体，其分布于栅极与漏极之间以及栅极与源极之间；
介质层，其由绝缘材料组成，并分布于所述异质结和栅极之间；
源极、漏极以及栅极，其中栅极位于源极与漏极之间，源极与漏极能够通过所述二维电子气电连接。
2.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述介质层分布于所述异质结和第三半导体之间和/或所述第三半导体与栅极之间；优选的，所述第三半导体和第四半导体形成于所述第二半导体表面，所述介质层形成于所述第三半导体和第四半导体表面，所述栅极形成于所述介质层表面；优选的，所述介质层形成于所述第二半导体表面，所述第三半导体和第四半导体形成于所述介质层表面，所述栅极形成于所述第三半导体表面，且所述第三半导体被栅极掩盖。
3.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述异质结的材质选自Ⅲ族氮化物；优选的，所述异质结包括AlGaN/GaN、AlInN/GaN、AlGaN/InGaN/GaN或AlGaN/AlN/GaN；和/或，所述异质结的厚度为10nm～10μm。
4.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述异质结还包括形成于所述第一半导体和第二半导体之间的插入层；优选的，所述第一半导体的材质包括GaN；优选的，所述第二半导体的材质包括AlxGa(1-x)N或AlxIn(1-x)N，0≤x≤1；优选的，所述插入层的材质包括InxGa(1-x)N或AlN，0≤x≤1。
5.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述第三半导体包括p型半导体；优选的，所述p型半导体的材质包括p-GaN，p-AlGaN、p型金刚石或p-NiO；和/或，所述第三半导体的厚度为10nm～1μm。
6.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述第四半导体包括高阻半导体；优选的，所述高阻半导体的材质包括高阻GaN、AlGaN、金刚石或NiO；和/或，所述第四半导体的厚度为10nm～1μm。
7.根据权利要求1或5或6所述的包含介质层的p型栅HEMT器件，其特征在于：所述第三半导体与第四半导体一体。
8.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述介质层的材质包括Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON和TiN中的任意一种或两种以上的组合；或者，所述介质层的材质包括绝缘二维材料；优选的，所述绝缘二维材料包括六方氮化硼；和/或，所述介质层具有叠层结构和/或微图形结构；和/或，所述介质层的厚度为0.1nm～1μm。
9.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述异质结形成在缓冲层上，所述缓冲层形成在衬底上。
10.根据权利要求9所述的包含介质层的p型栅HEMT器件，其特征在于：所述缓冲层的材质包括高阻GaN；和/或，所述缓冲层的厚度为100nm～1mm；和/或，所述衬底的材质包括Si、SiC或蓝宝石；和/或，所述衬底的厚度为100μm～10mm。
11.根据权利要求1所述的包含介质层的p型栅HEMT器件，其特征在于：所述源极、漏极与异质结之间形成欧姆接触；和/或，所述栅极与第三半导体之间形成肖特基接触或欧姆接触。
12.根据权利要求1-6、8-11中任一项所述的包含介质层的p型栅HEMT器件，其特征在于：当在所述栅极上施加的电压小于开启电压时，所述异质结内位于栅下区域的二维电子气被耗尽，使所述HEMT器件关闭；而当在所述栅极上施加的电压大于开启电压时，所述源极和漏极通过二维电子气电连接，使所述HEMT器件开启。
13.一种包含介质层的p型栅HEMT器件的制作方法，其特征在于包括：
在衬底上生长形成异质结，其包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且所述异质结中形成有二维电子气；
在所述第二半导体上形成第三半导体和第四半导体，所述第三半导体位于栅下区域并能够将所述异质结内分布于栅下区域的二维电子气耗尽，所述第四半导体分布于栅极与漏极之间以及栅极与源极之间；
在所述异质结和栅极之间形成介质层，所述介质层由绝缘材料组成；
制作源极、漏极以及栅极，其中栅极位于源极与漏极之间，源极与漏极能够通过所述二维电子气电连接。
14.根据权利要求13所述的制作方法，其特征在于还包括：在所述异质结和第三半导体之间和/或所述第三半导体与栅极之间生长形成介质层。
15.根据权利要求13所述的制作方法，其特征在于包括：在所述第二半导体表面生长形成所述第三半导体和第四半导体，在所述第三半导体和第四半导体表面生长连续的介质层，在所述介质层表面生长栅极；
或者，在所述第二半导体表面生长连续的介质层，在所述介质层表面生长形成所述第三半导体和第四半导体，在所述第三半导体表面生长栅极，且使所述第三半导体被栅极掩盖。
16.根据权利要求15所述的制作方法，其特征在于包括：
在所述第二半导体上生长连续的第三半导体，
对分布于栅极与漏极之间以及栅极与源极之间的第三半导体进行钝化处理，从而形成所述第四半导体，且保留位于栅下区域的第三半导体。
17.根据权利要求15所述的制作方法，其特征在于包括：
在所述第二半导体上生长连续的第四半导体，
使分布于栅极下方的第四半导体转变为第三半导体，且保留位于栅极与漏极之间以及栅极与源极之间的第四半导体。
18.根据权利要求13-17中任一项所述的制作方法，其特征在于：
所述第一半导体和第二半导体之间还设有插入层；优选的，所述第一半导体的材质包括GaN；
优选的，所述第二半导体的材质包括AlxGa(1-x)N或AlxIn(1-x)N，0≤x≤1；优选的，所述插入层的材质包括InxGa(1-x)N或AlN，0≤x≤1；
和/或，所述第三半导体包括p型半导体；优选的，所述p型半导体的材质包括p-GaN，p-AlGaN、p型金刚石或p-NiO；
和/或，所述第四半导体包括高阻半导体；优选的，所述高阻半导体的材质包括高阻GaN、AlGaN、金刚石或NiO；
和/或，所述介质层的材质包括Al2O3、SiO2、AlON、Si3N4、HfO2、GaMgO、SiON、HfON和TiN中的任意一种或两种以上的组合；或者，所述介质层的材质包括绝缘二维材料；优选的，所述绝缘二维材料包括六方氮化硼；优选的，所述介质层具有叠层结构和/或微图形结构；
和/或，所述制作方法包括：依次在衬底上生长缓冲层、异质结；优选的，所述缓冲层的材质包括高阻GaN；优选的，所述衬底的材质包括Si、SiC或蓝宝石。
19.根据权利要求13-17中任一项所述的制作方法，其特征在于包括：
至少以MOCVD、MBE、HVPE、PLD中的任一种方式生长形成所述异质结、第三半导体；
和/或，至少以湿法腐蚀和/或干法刻蚀方式对所述第三半导体进行加工，除去源极和漏极区域的第三半导体；优选的，所述干法刻蚀包括氧等离子体、反应离子刻蚀、离子束刻蚀中的任意一种；
和/或，至少以氢等离子体处理和/或n型杂质注入补偿的方式使分布于栅极与漏极之间以及栅极与源极之间的第三半导体钝化，从而形成所述第四半导体；
和/或，至少以局部p型杂质注入或低能电子束辐射方式使分布于栅极下方的第四半导体转变为第三半导体；
和/或，至少以ALD、PEALD、溅射、LPCVD、PLD、PECVD、等离子体氧化、热氧化、MOCVD、机械剥离并定向转移技术中的任一种方式生长所述绝缘材料，形成介质层。
和/或，至少以电子束蒸发、溅射中的任一种方式制作形成源极、漏极、栅极。
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