CN108962752A - p型栅增强型HEMT器件及其制作方法 - Google Patents

p型栅增强型HEMT器件及其制作方法 Download PDF

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Abstract

本发明公开了一种p型栅增强型HEMT器件及其制作方法。所述的制作方法包括制作异质结的步骤以及制作与异质结配合的栅极、源极、漏极的步骤；以及在异质结上形成第三半导体并对非栅下区域的第三半导体进行减薄处理，之后将非栅下区域内的第三半导体转化为第四半导体，并保留位于栅下区域的第三半导体，第四半导体为高阻半导体。本发明提供的制作方法不需要二次外延，也不需要对器件的栅下区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题，同时通过对器件栅下区域以外的有源区进行部分刻蚀，减少损伤。

Description

p型栅增强型HEMT器件及其制作方法
技术领域
本发明涉及一种增强型HEMT器件，特别涉及一种p型栅增强型HEMT器件及其制作方法，属于半导体电子开关器件技术领域。
背景技术
III族氮化物半导体作为第三代半导体材料的重要代表，与第一代、第二代半导体材料相比，拥有禁带宽度大、击穿电场高、电子迁移率高和饱和电子速率高等优点。因此，III族氮化物半导体在工业、电力系统、交通运输、通讯、消费电子等领域有广泛的应用前景。III族氮化物半导体异质结构，以AlGaN/GaN异质结为例，因为极化效应可以产生高浓度(＞1013cm-2)和高电子迁移率(＞103cm2/V·s)的二维电子气(2DEG)。基于III族氮化物半导体异质结构的高电子迁移率晶体管(HEMT)适合作为高频功率开关器件，最高工作频率可以达到10MHz。但是高浓度的2DEG使通常制造的HEMT都是常开型器件。在实际电路应用中，常开型器件需要引入负压源使之关断，既存在安全隐患，又增加电路的复杂性和成本。
以AlGaN/GaN HEMT为例，实现增强型的主要方案包括Cascode结构实现增强型，其主要将耗尽型的AlGaN/GaN HEMT器件和增强型Si金属氧化物半导体场效应器件(MOSFET)器件连接；凹槽栅结构实现增强型，其主要对栅下的AlGaN进行刻蚀；F离子处理实现增强型，其主要在栅下的AlGaN势垒中注入F离子；p型栅结构实现增强型，其主要是在栅极和AlGaN层之间插入p-(Al)GaN层。其中p型栅结构实现增强型即在栅极和A1GaN层之间插入p-(Al)GaN层实现增强型AlGaN/GaN HEMT包含多种具体实现技术方案；例如图1中所示的部分刻蚀p-GaN的增强型HEMT方案，其通过在栅极(G)和AlGaN层之间插入p-GaN层，并且对栅以外的几十纳米厚度的p-GaN进行刻蚀。利用p-GaN提高AlGaN/GaN界面沟道处势垒到费米能级之上，使得栅极下方的导电沟道断开，将二维电子气耗尽，实现增强型；其实现的器件需要对栅以外的几十纳米厚度的p-GaN进行刻蚀，工艺控制困难，重复性差；刻蚀容易产生界面态，导致器件电流崩塌加剧，影响器件性能。图2中所示的选择区域外延p-GaN的增强型HEMT，其通过在栅极(G)和AlGaN层之间选择区域(仅栅下区域)外延p-GaN层，利用p-GaN提高AlGaN/GaN界面沟道处势垒到费米能级之上，使得栅极下方的导电沟道断开，将二维电子气耗尽，实现增强型；其实现的增强型器件存在阈值低，难以实现高阈值电压的器件；工艺实现困难，外延质量不高；外延p-GaN侧壁不陡直，影响后续工艺。图3中所示的氢钝化p-GaN的增强型HEMT，其通过在栅极(G)和A1GaN层之间插入p-GaN层，耗尽栅极下方的二维电子气，实现增强型器件，并且使用氢等离子处理等方法使栅以外的几十纳米厚度的p-GaN钝化，形成高阻GaN盖帽层；其实现的器件氢离子所需能量高，对材料造成损伤，关态漏电大，从而使损耗增加，击穿电压减小；氢离子能量高，注入到AlGaN势垒区域，导致饱和电流下降；存在高阻GaN盖帽层，因为极化效应，使饱和电流下降。
以上现有技术方案均存在不足之处，诸如刻蚀工艺控制困难，重复性差，同时会产生界面态，加剧电流崩塌，影响器件性能。选区外延p-(Al)GaN的外延难度大，难以实现高阈值的增强型，同时侧壁不陡直；氢钝化需要较高能量与密度的氢离子，容易产生损伤，增加关态漏电，从而增加损耗。因此需要提供一种新的基于p-(Al)GaN的技术方案来实现增强型HEMT。
发明内容
本发明的主要目的在于提供一种p型栅增强型HEMT器件及其制作方法，以克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种p型栅增强型HEMT器件的制作方法，包括制作异质结的步骤以及制作与异质结配合的栅极、源极、漏极的步骤；
所述异质结包含第一半导体和第二半导体，所述第二半导体形成于第一半导体上，且所述第二半导体具有宽于第一半导体的带隙，所述异质结中形成有二维电子气；以及所述的制作方法还包括：
在所述异质结上形成第三半导体；
设所述第三半导体的栅下区域为第一区域，其余区域为第二区域，并将分布在第二区域的部分第三半导体刻蚀去除，使第二区域内第三半导体的厚度小于第一区域内第三半导体的厚度；
将第二区域内的第三半导体转化为第四半导体，所述第四半导体为高阻半导体，并保留位于第一区域的第三半导体，用以将所述异质结中栅下区域的二维电子气耗尽。
本发明实施例还提供由所述的p型栅增强型HEMT器件的制作方法制作的p型栅增强型HEMT器件。
本发明实施例还提供了一种p型栅增强型HEMT器件，其包括：
异质结，包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且在所述异质结中形成有二维电子气；
形成于所述异质结上的p型半导体和高阻半导体；以及
源极、漏极和栅极；所述源极、漏极与异质结形成欧姆接触，所述p型半导体位于栅下区域且与栅极连接，所述p型半导体用于耗尽栅下区域的二维电子气，所述高阻半导体位于p型半导体与源极、漏极中任一者之间，且所述高阻半导体的厚度小于p型半导体的厚度；
所述源极与漏极能够通过所述二维电子气电连接。
与现有技术相比，本发明的优点包括：
1)本发明实施例提供的p型栅增强型HEMT器件及其制作方法能够有效实现增强型HEMT；
2)不需要对器件的栅下区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题，解决工艺控制困难的问题；
3)工艺简单，不需要二次外延；
4)对器件栅下区域以外的有源区进行部分刻蚀，减少损伤，界面态、电流崩塌问题得到有效改善；
5)对器件栅下区域以外的p型半导体刻蚀后的剩余部分进行钝化，所需离子能量减小，对材料损伤小，关态漏电减小，损耗减小，且击穿电压提高；
6)对器件栅下区域以外的p型半导体刻蚀后的剩余部分进行钝化，所需离子能量减小，注入到A1GaN势垒区域的离子减少，饱和电流增大；
7)高阻GaN盖帽层厚度小于栅下区域的p型半导体的厚度，极化效应减弱，饱和电流增大。
附图说明
图1是现有技术中一种部分刻蚀p-GaN的增强型HEMT器件的结构示意图；
图2是现有技术中一种选择区域外延p-GaN的增强型HEMT器件的结构示意图；
图3是现有技术中一种氢钝化p-GaN的增强型HEMT器件的结构示意图；
图4是本发明一典型实施例中一种p型栅增强型HEMT器件的结构示意图；
图5是本发明实施例1中一种p型栅增强型HEMT器件的制作方法步骤(1)制作形成的外延结构的结构示意图；
图6是本发明实施例1中一种p型栅增强型HEMT器件的制作方法步骤(2)刻蚀掉源、漏区域的p-GaN后的器件结构示意图；
图7是本发明实施例1中一种p型栅增强型HEMT器件的制作方法步骤(3)制作形成源极、漏极后的器件结构示意图；
图8是本发明实施例1中一种p型栅增强型HEMT器件的制作方法步骤(4)对栅极与源极、漏极中任一者之间的p-GaN进行减薄处理后的器件结构示意图；
图9是本发明实施例1中一种p型栅增强型HEMT器件的制作方法步骤(5)将栅极与源极、漏极中任一者之间的p-GaN进行钝化处理后形成高阻GaN后的器件结构示意图；
图10是本发明实施例1或实施例3中的一种p型栅增强型HEMT器件与对比例1中的p型栅增强型HEMT器件的饱和电流的对比测试图；
图11是本发明实施例1或实施例3中的一种p型栅增强型HEMT器件与对比例1中的p型栅增强型HEMT器件的关态漏电现象的对比测试图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明实施例提供了一种p型栅增强型HEMT器件的制作方法，包括制作异质结的步骤以及制作与异质结配合的栅极、源极、漏极的步骤；
所述异质结包含第一半导体和第二半导体，所述第二半导体形成于第一半导体上，且所述第二半导体具有宽于第一半导体的带隙，所述异质结中形成有二维电子气；以及所述的制作方法还包括：
在所述异质结上形成第三半导体；
设所述第三半导体的栅下区域为第一区域，其余区域为第二区域，并将分布在第二区域的部分第三半导体刻蚀去除，使第二区域内第三半导体的厚度小于第一区域内第三半导体的厚度；
将第二区域内的第三半导体转化为第四半导体，所述第四半导体为高阻半导体，并保留位于第一区域的第三半导体，用以将所述异质结中栅下区域的二维电子气耗尽，
或者，保留位于第二区域的第三半导体，所述第三半导体为高阻半导体，而将第一区域内的第三半导体转化为第四半导体，用以将所述异质结中栅下区域的二维电子气耗尽。
在一些较为具体的实施方案中，所述的制作方法还包括：在所述异质结上形成所述第三半导体后，在所述第三半导体的第一区域上制作栅极，之后将第二区域内的第三半导体转化为第四半导体。
在一些较为具体的实施方案中，所述的制作方法还包括：在将所述第二区域的第三半导体转化为第四半导体后，在保留于第一区域的第三半导体上制作栅极。
进一步的，所述的制作方法包括：至少采用氢等离子体处理、氢离子注入、n型杂质注入补偿中的任意一种方式将所述第二区域的第三半导体转化为第四半导体；或者，至少采用p型杂质注入、低能电子束辐射中的任意一种方式将所述第一区域的第三半导体转化为第四半导体。
进一步的，所述第三半导体为p型半导体，第四半导体为高阻半导体；或者，所述第三半导体为高阻半导体，第四半导体为p型半导体。
优选的，所述p型半导体的材质包括p-GaN，p-AlGaN、p型金刚石和p-NiO中的任意一种，但不限于此。
所述高阻半导体的材质包括高阻GaN、高阻AlGaN、高阻金刚石和高阻NiO中的任意一种，但不限于此。
进一步的，位于第一区域的第三半导体的厚度为10nm-1μm，位于第二区域的第三半导体的厚度为9nm-999nm；
进一步，所述的制作方法包括：至少采用反应离子刻蚀、等离子体刻蚀、电感耦合等离子体刻蚀、物理轰击、湿法腐蚀、先氧化后湿法腐蚀中的任意一种方式将分布在第二区域的部分第三半导体刻蚀去除。
本发明实施例还提供了由所述的制作方法制作的p型栅增强型HEMT器件。
本发明实施例还提供了一种p型栅增强型HEMT器件，其包括：
异质结，包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且在所述异质结中形成有二维电子气；
形成于所述异质结上的p型半导体和高阻半导体；以及
源极、漏极和栅极；所述源极、漏极与异质结形成欧姆接触，所述p型半导体位于栅下区域且与栅极连接，所述p型半导体用于耗尽栅下区域的二维电子气，所述高阻半导体位于p型半导体与源极、漏极中任一者之间，且所述高阻半导体的厚度小于p型半导体的厚度；
所述源极与漏极能够通过所述二维电子气电连接。
进一步的，所述第一半导体和第二半导体均选自III族氮化物。
优选的，所述第一半导体材质包括GaN，但不限于此。
优选的，所述第二半导体的材质包括AlGaN、AlInN中的任意一种，但不限于此。
优选的，所述异质结的厚度为10nm-10μm。
进一步的，所述p型半导体的材质包括p-GaN，p-A1GaN、p型金刚石和p-NiO中的任意一种，但不限于此。
优选的，所述p型半导体的厚度为10nm-1μm。
进一步的，所述高阻半导体的材质包括高阻GaN、高阻AlGaN、高阻金刚石和高阻NiO中的任意一种，但不限于此。
优选的，所述高阻半导体的厚度为9nm-999nm。
进一步的，所述p型半导体与高阻半导体一体设置。
优选的，所述高阻半导体由p型半导体经氢等离子体处理、氢离子注入、n型杂质注入补偿中的任意一种方式处理形成；或者，所述p型半导体由高阻半导体经局部p型杂质注入、低能电子束辐射中的任意一种方式处理形成。
在一些较为具体的实施方案中，所述第一半导体和第二半导体之间还形成有插入层。
优选的，所述插入层的材质包括InGaN或A1N，但不限于此。
在一些较为具体的实施方案中，所述异质结形成在缓冲层上，所述缓冲层形成与衬底上。
进一步的，所述缓冲层的材质包括高阻GaN或高阻A1GaN，但不限于此。
优选的，所述缓冲层的厚度为100nm-1mm。
进一步的，所述衬底的材质包括Si、SiC、蓝宝石和GaN中的任意一种，但不限于此。
优选的，所述衬底的厚度为100μm-10mm。
在一些较为具体的实施方案中，所述的制作方法包括：
在所述异质结上形成p型半导体，并对非栅下区域(非栅下区域为前述第二区域或者部分第二区域)的p型半导体进行减薄处理(一般采用刻蚀的方式减薄处理)，以使非栅下区域的p型半导体的厚度小于栅下区域(栅下区域即第一区域)p型半导体的厚度，之后以氢等离子体处理、氢离子注入、n型杂质注入补偿中的任意一种方式对非栅下区域的p型半导体进行处理，从而形成所述高阻半导体；或者，在所述异质结上形成高阻半导体，并对非栅下区域的高阻半导体进行减薄处理，以使非栅下区域的高阻半导体的厚度小于栅下区域的高阻半导体的厚度，之后以局部p型杂质注入、低能电子束辐射中的任意一种方式对栅下区域的高阻半导体进行处理，从而形成所述p型半导体；
以及，以干法刻蚀或湿法腐蚀的方式除去源极、漏极区域的高阻半导体，之后进行源极、漏极和栅极的制作。
在一些较为具体的实施方案中，对p型半导体进行减薄处理的方式包括反应离子刻蚀、等离子体刻蚀、电感耦合等离子体刻蚀、物理轰击、湿法腐蚀、先氧化后湿法腐蚀中的任意一种。
本发明实施例还提供由所述的p型栅增强型HEMT器件的制作方法制作的p型栅增强型HEMT器件。当Vgs＜Vth时，栅电极G下的p型半导体可以提高AlGaN/GaN界面沟道处势垒到费米能级之上，耗尽栅下的高浓度二维电子气，器件不导通；而当Vgs＞Vth时，介质层可以使加在栅电极G上的电压通过电场形式来调制，使栅电极G下方AlGaN/GaN量子阱达到费米能级的高度，恢复高浓度的二维电子气，器件导通。
如下将结合附图以及具体实施例对该技术方案、其实施过程及原理等作进一步的解释说明，以及，本发明所述的源极即源电极、漏极即漏电极、栅极即栅电极，所述的栅下区域、栅极区域均指栅极对应的区域，所述的非栅下区域、非栅极区域均指栅极对应区域之外的区域，源极区域指源极对应的区域，漏极区域即漏电极对应的区域。
请参阅图4，在一些较为具体的实施方案中，一种p型栅增强型HEMT器件，其可以包括：衬底、形成在衬底上的缓冲层、形成在缓冲层上的AlGaN/GaN异质结、形成在AlGaN/GaN异质结上的p-GaN和高阻GaN，以及源电极S、漏电极D和栅电极G，AlGaN/GaN异质结中形成有二维电子气2DEG，所述源电极S、漏电极D与异质结形成欧姆接触，且源电极S和漏电极D能够通过二维电子气2DEG电连接；p-GaN位于栅下区域且与栅电极G连接，p-GaN用于耗尽栅下区域的二维电子气2DEG，高阻GaN位于p-GaN与源极、漏极中任一者之间，且高阻GaN的厚度小于p-GaN的厚度。当Vgs＜Vth时，栅电极G下的p型半导体可以提高AlGaN/GaN界面沟道处势垒到费米能级之上，耗尽栅下的高浓度二维电子气，器件不导通；而当Vgs＞Vth时，介质层可以使加在栅电极G上的电压通过电场形式来调制，使栅电极G下方AlGaN/GaN量子阱达到费米能级的高度，恢复高浓度的二维电子气，器件导通。
在一些较为具体的实施方案中，一种p型栅增强型HEMT器件的制作方法可以包括如下步骤：
1)利用金属有机化合物化学气相沉积(MOCVD)、氢化物气相外延(HVPE)、分子束外延(MBE)或脉冲激光沉积(PLD)等技术生长衬底/缓冲层/III族氮化物异质结构/p型半导体的外延结构；衬底可以选用Si、SiC、蓝宝石或者GaN等，衬底的厚度为100μm-10mm；缓冲层可以选用高阻GaN、AlGaN等，缓冲层的厚度为100nm-1mm；III族氮化物异质结构可以是AlGaN/GaN异质结构、AlInN/GaN异质结构、AlGaN/InGaN/GaN异质结构、AlGaN/AlN/GaN异质结构等；III族氮化物异质结构中三元化合物半导体其中一种III族元素组分含量可以从0到1；III族氮化物异质结构的厚度为10nm-10μm，p型半导体可以选用p-GaN，p-AlGaN，p型金刚石，p-NiO等p型半导体材料，厚度为10nm-1μm；
2)利用氧等离子体、反应离子刻蚀、离子束刻蚀等干法刻蚀或湿法腐蚀技术，去除欧姆区域(即源极区域和漏极区域)的p-GaN(或者p-AlGaN，p型金刚石，p-NiO等p型半导体材料)，刻蚀区域可以通过光刻或掩膜转移等技术进行确定；
3)利用电子束蒸发或溅射等金属沉积技术，在欧姆区域制作源电极S和漏电极D；
4)利用氧等离子体、反应离子刻蚀、离子束刻蚀等干法刻蚀或湿法腐蚀技术，去除部分栅下区域外的p-GaN(或者p-AlGaN，p型金刚石，p-NiO等p型半导体材料)，刻蚀厚度可以为1nm-999nm；刻蚀区域可以通过光刻或掩膜转移等技术进行确定；
5)经过处理将栅下区域外刻蚀剩余的p-GaN(或者p-AlGaN，p型金刚石，p-NiO等p型半导体材料)钝化，形成高阻半导体；具体的，对于p型GaN可以采用氢等离子处理、氢离子注入、n型杂质注入补偿等方式，对于p-AlGaN，p型金刚石，p-NiO等p型半导体材料可以采用n型杂质注入补偿等方式；处理区域可以通过光刻或掩膜转移等技术进行确定；
6)利用电子束蒸发或溅射等金属沉积技术，在p-GaN(或者p-AlGaN，p型金刚石，p-NiO等p型半导体材料)制作栅电极G，栅电极G区域可以通过光刻或掩膜转移等技术进行确定。
实施例1
一种p型栅增强型HEMT器件的制作方法，包括如下步骤：
1)采用金属有机化合物化学气相沉积(MOCVD)的方式生长如图5所示的外延结构；衬底选用Si，厚度为400μm，缓冲层选用高阻GaN，厚度为4200nm，AlGaN/GaN异质结构中GaN厚度为260nm，AlGaN厚度为18nm，AlGaN中Al组分的含量为18％，p-GaN的厚度为70nm；
2)利用等离子体刻蚀去除源极区域和漏极区域的p-GaN，刻蚀后的器件结构如图6所示；刻蚀区域可以通过光刻确定，光刻具体步骤包括预处理，匀胶，前烘，曝光和显影；
3)利用电子束蒸发在源极区域和漏极区域沉积Ti/A1/Ni/Au，作为源电极S和漏电极D，制作形成源极和漏极后的器件结构如图7所示；Ti/Al/Ni/Au沉积区域与步骤2)中刻蚀区域重合，不需要重复光刻确定区域；其中Ti/Al/Ni/Au是指层叠设置的Ti层、Al层、Ni层和Au层；
4)利用等离子体刻蚀对栅极与源极、漏极中任一者之间(或者可以是栅极区域与源极区域、漏极区域中任一者之间，或者还可以认为是非栅下区域)的p-GaN进行减薄处理，可以除去1nm-999nm的p-GaN，本实施例中选择除去30nm厚的p-GaN，减薄处理后的器件结构如图8所示；刻蚀区域可以通过光刻确定，光刻具体步骤包括预处理，匀胶，前烘，曝光和显影；
5)利用氢等离子体处理的方式对减薄处理后的p-GaN进行钝化处理，从而形成高阻GaN，钝化处理后的器件结构如图9所示；氢等离子体处理的区域可以通过光刻确定，光刻具体步骤包括预处理，匀胶，前烘，曝光和显影；
6)采用电子束蒸发的方式在栅下区域的p-GaN上沉积Ni/Au(即层叠设置的Ni层和Au层)，作为栅电极G，制作形成栅电极(即栅极)后的器件结构如图4所示；栅电极区域的确定可以利用光刻技术，光刻的具体步骤包括预处理，匀胶，前烘，曝光和显影。
实施例2
一种p型栅增强型HEMT器件的制作方法，包括如下步骤：
1)采用金属有机化合物化学气相沉积(MOCVD)的方式生长衬底/缓冲层/AlGaN/GaN异质结构/高阻GaN的外延结构；衬底选用Si，厚度为400μm，缓冲层选用高阻GaN，厚度为4200nm，AlGaN/GaN异质结构中GaN厚度为260nm，AlGaN厚度为18nm，AlGaN中Al组分的含量为18％，高阻GaN的厚度为70nm；
2)利用等离子体刻蚀去除源极区域和漏极区域的高阻GaN，刻蚀区域可以通过光刻确定，光刻具体步骤包括预处理，匀胶，前烘，曝光和显影；
3)利用电子束蒸发在源极区域和漏极区域沉积Ti/Al/Ni/Au，作为源电极S和漏电极D，Ti/Al/Ni/Au沉积区域与步骤2)中刻蚀区域重合，不需要重复光刻确定区域；其中Ti/Al/Ni/Au是指层叠设置的Ti层、Al层、Ni层和Au层；
4)对栅极与源极、漏极中任一者之间(或者可以是栅极区域与源极区域、漏极区域中任一者之间，或者还可以认为是非栅下区域)的高阻GaN进行减薄处理，除去30nm厚的高阻GaN；
5)以局部p型杂质注入、低能电子束辐射中的任意一种方式对栅下区域的高阻GaN进行处理，从而形成p-GaN；
6)采用电子束蒸发的方式在栅下区域的p-GaN上沉积Ni/Au(即层叠设置的Ni层和Au层)，作为栅电极G，制作形成栅电极(即栅极)后的器件结构如图4所示；栅电极区域的确定可以利用光刻技术，光刻的具体步骤包括预处理，匀胶，前烘，曝光和显影。
实施例3
本实施例中的p型栅增强型HEMT器件的制作方法与实施例1中的制作方法基本一致，不同之处在于制备形成源电极、漏电极之后，可以先制备栅电极，之后采用刻蚀工艺对栅电极与源电极、漏电极中任一者之间的p-GaN进行减薄处理，最后再对减薄处理后的p-GaN进行钝化处理形成高阻GaN。
对比例1
一种p型栅增强型HEMT器件如图3所示，其包括：衬底、形成在衬底上的缓冲层、形成在缓冲层上的AlGaN/GaN异质结、形成在AlGaN/GaN异质结上的p-GaN和高阻GaN，以及源电极S、漏电极D和栅电极G，AlGaN/GaN异质结中形成有二维电子气2DEG，所述源电极S、漏电极D与异质结形成欧姆接触，且源电极S和漏电极D能够通过二维电子气2DEG电连接；p-GaN位于栅下区域且与栅电极G连接，p-GaN用于耗尽栅下区域的二维电子气2DEG，高阻GaN位于p-GaN与源极、漏极中任一者之间，且高阻GaN的厚度与p-GaN的厚度相等。
对发明实施例1或实施例3中的p型栅增强型HEMT器件以及对比例1中的p型栅增强型HEMT器件的饱和电流以及关态漏电情况进行测试，测试结果分别如图10、图11所示；基由本发明实施例提供的p型栅增强型HEMT器件相较于对比例1中的p型栅增强型HEMT器件的饱和电流显著提高，并且显著降低了关态漏电现象。
本发明前述实施例提供的器件制作方法能够有效实现增强型HEMT，工艺简单，不需要二次外延，也不需要对器件的栅下区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题，解决工艺控制困难的问题，同时通过对器件栅下区域以外的有源区进行部分刻蚀，减少损伤，界面态、电流崩塌问题得到有效改善，以及通过对器件栅下区域以外的p型半导体刻蚀后的剩余部分进行钝化，所需离子能量减小，对材料损伤小，关态漏电减小，损耗减小，且击穿电压提高，而且注入到AlGaN势垒区域的离子减少，饱和电流增大；另外，高阻GaN盖帽层厚度小于栅下区域的p型半导体的厚度，极化效应减弱，饱和电流增大。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种p型栅增强型HEMT器件的制作方法，包括制作异质结的步骤以及制作与异质结配合的栅极、源极、漏极的步骤；
所述异质结包含第一半导体和第二半导体，所述第二半导体形成于第一半导体上，且所述第二半导体具有宽于第一半导体的带隙，所述异质结中形成有二维电子气；其特征在于还包括：
在所述异质结上形成第三半导体；
设所述第三半导体的栅下区域为第一区域，其余区域为第二区域，并将分布在第二区域的部分第三半导体刻蚀去除，使第二区域内第三半导体的厚度小于第一区域内第三半导体的厚度；
将第二区域内的第三半导体转化为第四半导体，所述第四半导体为高阻半导体，并保留位于第一区域的第三半导体，用以将所述异质结中栅下区域的二维电子气耗尽。
2.根据权利要求1所述的制作方法，其特征在于还包括：在所述异质结上形成所述第三半导体后，在所述第三半导体的第一区域上制作栅极，之后将第二区域内的第三半导体转化为第四半导体。
3.根据权利要求1所述的制作方法，其特征在于还包括：在将所述第二区域的第三半导体转化为第四半导体后，在保留于第一区域的第三半导体上制作栅极。
4.根据权利要求1所述的制作方法，其特征在于：至少采用氢等离子体处理、氢离子注入、n型杂质注入补偿中的任意一种方式将所述第二区域的第三半导体转化为第四半导体。
5.根据权利要求1或4所述的制作方法，其特征在于：所述第三半导体为p型半导体，第四半导体为高阻半导体；优选的，所述p型半导体的材质包括p-GaN，p-AlGaN、p型金刚石和p-NiO中的任意一种；所述高阻半导体的材质包括高阻GaN、高阻AlGaN、高阻金刚石和高阻NiO中的任意一种。
6.根据权利要求1所述的制作方法，其特征在于：位于第一区域的第三半导体的厚度为10nm-1μm，位于第二区域的第三半导体的厚度为9nm-999nm。
7.根据权利要求1所述的制作方法，其特征在于：至少采用反应离子刻蚀、等离子体刻蚀、电感耦合等离子体刻蚀、物理轰击、湿法腐蚀、先氧化后湿法腐蚀中的任意一种方式将分布在第二区域的部分第三半导体刻蚀去除。
8.由权利要求1-7中任一项所述的制作方法制作的p型栅增强型HEMT器件。
9.一种p型栅增强型HEMT器件，其特征在于包括：
异质结，包括第一半导体和形成于第一半导体上的第二半导体，所述第二半导体具有宽于第一半导体的带隙，且在所述异质结中形成有二维电子气；
形成于所述异质结上的p型半导体和高阻半导体；以及
源极、漏极和栅极；所述源极、漏极与异质结形成欧姆接触，所述p型半导体位于栅下区域且与栅极连接，所述p型半导体用于耗尽栅下区域的二维电子气，所述高阻半导体位于p型半导体与源极、漏极中任一者之间，且所述高阻半导体的厚度小于p型半导体的厚度；
所述源极与漏极能够通过所述二维电子气电连接。
10.根据权利要求9所述的p型栅增强型HEMT器件，其特征在于：所述第一半导体和第二半导体均选自III族氮化物；优选的，所述第一半导体材质包括GaN，优选的，所述第二半导体的材质包括AlGaN、AlInN中的任意一种；优选的，所述异质结的厚度为10nm-10μm；和/或，所述p型半导体的材质包括p-GaN，p-AlGaN、p型金刚石和p-NiO中的任意一种；优选的，所述p型半导体的厚度为10nm-1μm；和/或，所述高阻半导体的材质包括高阻GaN、高阻AlGaN、高阻金刚石和高阻NiO中的任意一种；优选的，所述高阻半导体的厚度为9nm-999nm。
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