CN110634867A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开的一些实施例提供一种半导体器件(semiconductor device)。所述半导体器件包含：衬底。势垒层，设置于所述衬底上。第一沟道层，设置于所述势垒层上。第一闸极导体，设置于所述第一沟道层上。第一经掺杂半导体层，设置于所述第一闸极导体和所述第一沟道层之间。所述势垒层的禁带宽度大于所述第一沟道层的禁带宽度。

Description

半导体装置及其制造方法
技术领域
本揭露系关于一种半导体器件，特别系关于互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)器件。
背景技术
包括直接能隙(direct bandgap)半导体之组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。
上述半导体组件可包括异质界面双极晶体管(Heterojunction BipolarTransistor,HBT)、异质界面场效晶体管(Heterojunction Field Effect Transistor,HFET)、高电子迁移率晶体管(High-Electron-Mobility Transistor,HEMT)，或调变掺杂场效晶体管(MOdulation-Doped FET,MODFET)等。
发明内容
本公开的一些实施例提供一种半导体器件(semiconductor device)。所述半导体器件包含：衬底；势垒层，设置于所述衬底上；第一沟道层，设置于所述势垒层上；第一闸极导体，设置于所述第一沟道层上；及第一经掺杂半导体层，设置于所述第一闸极导体和所述第一沟道层之间，其中所述势垒层的禁带宽度大于所述第一沟道层的禁带宽度。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1为根据本案之某些实施例的半导体器件的侧视图(side view)；
图2A为根据本案之某些实施例的半导体器件的部分的侧视图；
图2B为根据本案之某些实施例的半导体器件的部分的侧视图。
图2C为根据本案之某些实施例的半导体器件的部分的侧视图。
图3A为根据本案之某些实施例的半导体器件的侧视图；
图3B为根据本案之某些实施例的半导体器件的侧视图；
图3C为根据本案之某些实施例的半导体器件的侧视图；以及
图4A、图4B、图4C、图4D、图4E、图4F及图4G所示为制造根据本案之某些实施例的半导体器件之若干操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
直接能隙材料，例如III-V族化合物，可包括但不限于，例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1为根据本案之某些实施例的半导体器件1a的侧视图。
如图1所示，结构1a可包括衬底10、缓冲层11、半导体层12、半导体层13、半导体层14、经掺杂半导体层151、经掺杂半导体层152、钝化层16、经掺杂半导体层17、导电结构181、导电结构182、及导电结构183。
衬底10可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底102可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(Silicon On Insulator，SOI)或其他适合之材料。在一些实施例中，衬底102还可包括经掺杂区域(图1未标示)，例如p阱(p-well)、n阱(n-well)等。
缓冲层11可设置于衬底10上。在一些实施例中，缓冲层11可包括氮化物(nitrides)。在一些实施例中，缓冲层11可包括，例如但不限于，氮化铝(AlN)。在一些实施例中，缓冲层11可包括，例如但不限于，氮化铝镓(AlGaN)。缓冲层11可包括多层结构。缓冲层11可包括单层结构。
半导体层12可设置于缓冲层11上。半导体层12可包括III-V族材料。半导体层12可包括，例如但不限于，III族氮化物。半导体层12可包括，例如但不限于，GaN。半导体层12可包括，例如但不限于，AlN。半导体层12可包括，例如但不限于，InN。半导体层12可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。半导体层12可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
半导体层13可设置于半导体层12上。半导体层13可包括III-V族材料。半导体层13可包括，例如但不限于，III族氮化物。半导体层13可包括，例如但不限于，GaN。半导体层13可包括，例如但不限于，AlN。半导体层13可包括，例如但不限于，InN。半导体层13可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。半导体层13可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
半导体层13及半导体层12之间可形成异质界面。半导体层13可具有较半导体层12相对较大之能带间隙。例如，半导体层13可包括AlGaN，AlGaN可具有约4eV的能带间隙，半导体层12可包括GaN，GaN可具有约3.4eV的能带间隙。
半导体层14可设置于半导体层13上。半导体层14可包括III-V族材料。半导体层14可包括，例如但不限于，III族氮化物。半导体层14可包括，例如但不限于，GaN。半导体层14可包括，例如但不限于，AlN。半导体层14可包括，例如但不限于，InN。半导体层14可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。半导体层14可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
半导体层14及半导体层13之间可形成异质界面。半导体层14可具有较半导体层13相对较小的能带间隙。例如，半导体层14可包括GaN，GaN可具有约3.4eV的能带间隙，半导体层13可包括AlGaN，AlGaN可具有约4eV的能带间隙。
经掺杂半导体层151可设置于半导体层14上。经掺杂半导体层151可包括经掺杂III-V族材料。经掺杂半导体层151可包括p型III-V族材料。经掺杂半导体层151可包括，例如但不限于，p型III族氮化物。经掺杂半导体层151可包括，例如但不限于，p型GaN。经掺杂半导体层151可包括，例如但不限于，p型AlN。经掺杂半导体层151可包括，例如但不限于，p型InN。当经掺杂半导体层151包括p型III-V族材料时，经掺杂半导体层151的掺杂材料可包括，例如但不限于，Mg、Zn和Ca中的至少一者。
经掺杂半导体层152可设置于半导体层14上。经掺杂半导体层152可包括经掺杂III-V族材料。经掺杂半导体层152可包括p型III-V族材料。经掺杂半导体层152可包括，例如但不限于，p型III族氮化物。经掺杂半导体层152可包括，例如但不限于，p型GaN。经掺杂半导体层152可包括，例如但不限于，p型AlN。经掺杂半导体层152可包括，例如但不限于，p型InN。当经掺杂半导体层152包括p型III-V族材料时，经掺杂半导体层152的掺杂材料可包括，例如但不限于，Mg、Zn和Ca中的至少一者。
经掺杂半导体层17可设置于半导体层14上。经掺杂半导体层17可包括经掺杂III-V族材料。经掺杂半导体层17可包括n型III-V族材料。经掺杂半导体层17可包括，例如但不限于，n型III族氮化物。经掺杂半导体层17可包括，例如但不限于，n型GaN。经掺杂半导体层17可包括，例如但不限于，n型AlN。经掺杂半导体层17可包括，例如但不限于，n型InN。经掺杂半导体层17可包括，例如但不限于，n型AlGaN。经掺杂半导体层17可包括，例如但不限于，n型InGaN。经掺杂半导体层17可包括，例如但不限于，n型InAlN。经掺杂半导体层17可包括，例如但不限于，n型AlInGaN。当经掺杂半导体层17包括n型III-V族材料时，经掺杂半导体层17的掺杂材料可包括，例如但不限于，Si、Ge中的至少一者。
经掺杂半导体层17也可包括其他n型半导体材料。经掺杂半导体层17可包括，例如但不限于，n型Ga2O3。经掺杂半导体层17可包括，例如但不限于，n型SiC。当经掺杂半导体层17包括n型Ga2O3时，经掺杂半导体层17的掺杂材料可包括，例如但不限于，Si、Ge中的至少一者。当经掺杂半导体层17包括n型SiC时，经掺杂半导体层17的掺杂材料可包括，例如但不限于，Si、Ge中的至少一者。
经掺杂半导体层17可具有约5nm至约200nm的厚度。经掺杂半导体层17可具有约50nm至约150nm的厚度。经掺杂半导体层17可具有约80nm至约120nm的厚度。经掺杂半导体层17可具有约1017cm-3至约1021cm-3的掺杂浓度。经掺杂半导体层17可具有约1019cm-3至约1021cm-3的掺杂浓度。经掺杂半导体层17可具有约1020cm-3至约1021cm-3的掺杂浓度。
导电结构181可设置于半导体层14上。导电结构181可设置于经掺杂半导体层151上，使得经掺杂半导体层151位于半导体层14和导电结构181之间。导电结构181可包括金属。导电结构181可包括，例如但不限于，金(Au)、铂(Pt)、钯(Pd)、镍(Ni)、钨(W)。导电结构181可包括金属化合物。导电结构181可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。
导电结构182可设置于半导体层14上。导电结构182可设置于经掺杂半导体层152上，使得经掺杂半导体层152位于半导体层14和导电结构182之间。导电结构181可包括金属。导电结构181可包括，例如但不限于，金(Au)、铂(Pt)、钯(Pd)、镍(Ni)、钨(W)。导电结构181可包括金属化合物。导电结构181可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。
导电结构183可设置于半导体层14上。导电结构183可设置于经掺杂半导体层17上，使得经掺杂半导体层17位于半导体层14和导电结构183之间。
导电结构183可包括金属。导电结构183可包括，例如但不限于，金(Au)、铂(Pt)、钯(Pd)、镍(Ni)、钨(W)、钽(Ta)。导电结构183可包括金属化合物。导电结构183可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。
导电结构181可作为半导体器件的源极导体。导电结构182可作为半导体器件的漏极导体。导电结构183可作为半导体器件的闸极导体。虽然可作为源极导体的导电结构181与可作为漏极导体的导电结构182在图1中分别地设置在可作为闸极导体的导体结构183的两侧，但导电结构181、导电结构182及导电结构183可因设计需求而在本案其他实施例中有不同的配置。
结构1a还可包括钝化层16。钝化层16可设置于半导体层14上。钝化层16可介于经掺杂半导体层151和经掺杂半导体层17之间。钝化层16可介于经掺杂半导体层152和经掺杂半导体层17之间。钝化层16可介于导电结构181和导电结构183之间。钝化层16可介于导电结构182和导电结构183之间。钝化层16可包括介电材料。钝化层16可包括，例如但不限于，氮化硅(SiNx)。钝化层16可包括，例如但不限于，二氧化硅(SiO2)。钝化层16可包括，例如但不限于，Al2O3。钝化层16可包括，例如但不限于，HfO2。
图2A为根据本案之某些实施例的半导体器件的部分的侧视图。
如图2A所示，载体20可包括如图1所示的衬底10、缓冲层11及半导体层12。载体20可用于承载设置于其上的半导体器件。载体20至少可用于承载设置于其上的半导体层13及半导体层14。
半导体层13可设置于载体20上。
半导体层14可设置于载体20上。半导体层14可设置于半导体层13上。半导体层14可设置于半导体层13上，使得半导体层13位于载体20和半导体层14之间。半导体层14可形成于半导体层13之后。半导体层14可具有与半导体层13不同的材料。半导体层14及半导体层13之间可形成异质界面。半导体层14可具有较半导体层13相对较小之能带间隙。例如，半导体层14可包括GaN，GaN可具有约3.4eV的能带间隙，半导体层13可包括AlGaN，AlGaN可具有约4eV的能带间隙。例如，半导体层14可包括GaN，InN可具有约1.97eV的能带间隙，半导体层13可包括AlN，AlN可具有约6eV的能带间隙。由于半导体层14的能带间隙较半导体层13的能带间隙小且因为半导体层14是形成于半导体层13之后，异质界面的极化现象(polarization)可在能带间隙较小的半导体层14中形成二维空穴气(two dimensionalhole gas,2DHG)141。由于半导体层14的能带间隙较半导体层13的能带间隙小，异质界面的极化现象可在能带间隙较小的半导体层14中且在靠近半导体层14和半导体层13的界面处形成2DHG 141。
图2B为根据本案之某些实施例的半导体器件的部分的侧视图。
图2B所示结构类似于图2A所示结构，不同之处在于还包括设置于载体20上方的经掺杂半导体层17及导电结构183。
经掺杂半导体层17可设置于半导体层14上。经掺杂半导体层17可设置于半导体层14和导电结构183之间。经掺杂半导体层17可包括n型半导体材料。经掺杂半导体层17可包括n型III-V族材料。
当不施加电压于导电结构183时(V1大体上(substantially)为0或大体上为接地电压位准(ground voltage level))，经掺杂半导体层17可使得在导电结构183下方的2DHG141被耗尽(depleted)。当不施加电压于导电结构183时(V1大体上为0或大体上为接地电压位准)，经掺杂半导体层17可使得在导电结构183下方并在半导体层14中的2DHG 141被耗尽。当不施加电压于导电结构183时(V1大体上为0或大体上为接地电压位准)，经掺杂半导体层17可使得导电结构183下方无2DHG 141。当不施加电压于导电结构183时(V1大体上为0或大体上为接地电压位准)，经掺杂半导体层17可使得在半导体层14中的2DHG 141被阻断。
当对导电结构183施加的电压量值小于一临限值时(|V1|<|Vth|)，经掺杂半导体层17可使得在导电结构183下方的2DHG 141被耗尽。当对导电结构183施加的电压量值小于一临限值时(|V1|<|Vth|)，经掺杂半导体层17可使得在导电结构183下方并在半导体层14中的2DHG 141被耗尽。当对导电结构183施加的电压量值小于一临限值时(|V1|<|Vth|)，经掺杂半导体层17可使得导电结构183下方无2DHG 141。当对导电结构183施加的电压量值小于一临限值时(|V1|<|Vth|)时，经掺杂半导体层17可使得在半导体层14中的2DHG 141被阻断。
图2C为根据本案之某些实施例的半导体器件的部分的侧视图。
图2C所示结构类似于图2B所示结构，不同之处在于施加在导电结构183上的电压V2不同于图2B所示的V1。
当对导电结构183施加的电压量值大于或等于一临限值时(|V2|≧|Vth|)，经掺杂半导体层17可使得在导电结构183下方的2DHG被恢复(recovered)。当对导电结构183施加的电压量值大于或等于一临限值时(|V2|≧|Vth|)，经掺杂半导体层17可使得在导电结构183下方并在半导体层14中的2DHG被恢复。当对导电结构183施加的电压量值大于或等于一临限值时(|V2|≧|Vth|)，经掺杂半导体层17可使得导电结构183下方具有2DHG。当对导电结构183施加的电压量值大于或等于一临限值时(|V2|≧|Vth|)，经掺杂半导体层17可使得在半导体层14中的2DHG 141被连通。
图3A为根据本案之某些实施例的半导体器件的侧视图。
如图3A所示，半导体器件1可包括结构1a及结构1b。
结构1a可包括衬底10、缓冲层11、半导体层12、半导体层13、半导体层14、经掺杂半导体层151、经掺杂半导体层152、钝化层16、经掺杂半导体层17、导电结构181、导电结构182、及导电结构183。
在结构1a中，半导体层13可作为势垒层。在结构1a中，半导体层13可作为设置于衬底10、缓冲层11及半导体层12上的势垒层。
在结构1a中，半导体层14可作为沟道层。在结构1a中，半导体层14可作为设置于半导体层13上的沟道层。在结构1a中，半导体层14的禁带宽度小于半导体层13的禁带宽度。在结构1a中，2DHG可形成于半导体层14中。在结构1a中，2DHG可形成于半导体层14中并并靠近半导体层13和半导体层14的界面。
在结构1a中，经掺杂半导体层151可作为欧姆接触(ohmic contact)。在结构1a中，经掺杂半导体层151可作为在导电结构183和半导体层14之间的欧姆接触。在结构1a中，经掺杂半导体层151可具有与经掺杂半导体层17不同的掺杂极性。
在结构1a中，经掺杂半导体层152可作为欧姆接触。在结构1a中，经掺杂半导体层152可作为在导电结构182和半导体层14之间的欧姆接触。在结构1a中，经掺杂半导体层152可具有与经掺杂半导体层17不同的掺杂极性。
在结构1a中，钝化层16可用于将结构1a与其他半导体器件，例如但不限于，结构1b电隔离。
在结构1a中，经掺杂半导体层17可作为插入层(insert layer)。在结构1a中，经掺杂半导体层17可作为设置于半导体层14和导电结构183之间的插入层。在结构1a中，经掺杂半导体层17可耗尽在半导体层14中的2DHG。在结构1a中，经掺杂半导体层17可耗尽在半导体层14中并在导电结构183下的2DHG。在结构1a中，在不对导电结构183施加任何电压的情况下，经掺杂半导体层17可使得半导体层14中的2DHG被阻断。在结构1a中，经掺杂半导体层17可实现增强型(enhancement mode)半导体器件。
在结构1a中，导电结构181可作为，例如但不限于，源极导体。在结构1a中，导电结构181可作为，例如但不限于，漏极导体。
在结构1a中，导电结构182可作为，例如但不限于，漏极导体。在结构1a中，导电结构182可作为，例如但不限于，源极导体。
在结构1a中，导电结构183可作为闸极导体。在结构1a中，导电结构183可经组态以恢复半导体层14中的2DHG。在结构1a中，导电结构183可经施加电压以恢复半导体层14中的2DHG。在结构1a中，导电结构183可经施加电压以恢复半导体层14中并在导电结构183下方的2DHG。在结构1a中，导电结构183可经施加电压以控制导电结构181和导电结构182之间的导通。
再参照图3A，结构1b可包括衬底10、缓冲层11、半导体层12、半导体层13、钝化层16、经掺杂半导体层19、导电结构184、导电结构185、及导电结构186。
在结构1b中，半导体层12可作为沟道层。在结构1b中，半导体层12可作为设置于半导体层13下的沟道层。在结构1b中，半导体层12的禁带宽度小于半导体层13的禁带宽度。在结构1b中，二维电子气(two dimensional electron gas,2DEG)可形成于半导体层12中。在结构1b中，2DEG可形成于半导体层12中并并靠近半导体层13和半导体层12的界面。
在结构1b中，半导体层13可作为势垒层。在结构1a中，半导体层13可作为设置于衬底10、缓冲层11及半导体层12上的势垒层。
在结构1b中，钝化层16可用于将结构1b与其他半导体器件，例如但不限于，结构1a电隔离。
经掺杂半导体层19可设置于半导体层13上。经掺杂半导体层19可包括经掺杂III-V族材料。经掺杂半导体层19可包括n型III-V族材料。经掺杂半导体层19可包括，例如但不限于，p型III族氮化物。经掺杂半导体层19可包括，例如但不限于，p型GaN。经掺杂半导体层19可包括，例如但不限于，p型AlN。经掺杂半导体层19可包括，例如但不限于，p型InN。经掺杂半导体层19可包括，例如但不限于，p型AlGaN。经掺杂半导体层19可包括，例如但不限于，p型InGaN。经掺杂半导体层19可包括，例如但不限于，p型InAlN。当经掺杂半导体层19包括p型III-V族材料时，经掺杂半导体层19的掺杂材料可包括，例如但不限于，Mg、Zn、Ca中的至少一者。
经掺杂半导体层19也可包括其他p型半导体材料。经掺杂半导体层19可包括，例如但不限于，p型CuO。经掺杂半导体层19可包括，例如但不限于，p型NiOx。当经掺杂半导体层19包括p型CuO时，经掺杂半导体层19的掺杂材料可包括，例如但不限于，Mg、Zn、Ca中的至少一者。当经掺杂半导体层19包括p型NiOx时，经掺杂半导体层19的掺杂材料可包括，例如但不限于，Mg、Zn、Ca中的至少一者。
经掺杂半导体层19可具有约10nm至约200nm的厚度。经掺杂半导体层19可具有约50nm至约150nm的厚度。经掺杂半导体层19可具有约80nm至约120nm的厚度。经掺杂半导体层19可具有约1017cm-3至约1021cm-3的掺杂浓度。经掺杂半导体层19可具有约1019cm-3至约1021cm-3的掺杂浓度。经掺杂半导体层19可具有约1020cm-3至约1021cm-3的掺杂浓度。经掺杂半导体层19的掺杂浓度可为p型。
导电结构184可设置于半导体层13上。导电结构184可包括金属。导电结构184可包括，例如但不限于，铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电结构184可包括金属化合物。导电结构184可包括，例如但不限于，氮化钛(TiN)。
导电结构185可设置于半导体层13上。导电结构185可包括金属。导电结构185可包括，例如但不限于，铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电结构185可包括金属化合物。导电结构185可包括，例如但不限于，氮化钛(TiN)。
导电结构186可设置于半导体层13上。导电结构186可设置于经掺杂半导体层19上，使得经掺杂半导体层19位于半导体层13和导电结构186之间。
导电结构186可包括金属。导电结构186可包括，例如但不限于，金(Au)、铂(Pt)钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电结构186可包括金属化合物。导电结构186可包括，例如但不限于，氮化钛(TiN)。
在结构1b中，导电结构184可作为，例如但不限于，源极导体。在结构1b中，导电结构184可作为，例如但不限于，漏极导体。
在结构1b中，导电结构185可作为，例如但不限于，漏极导体。在结构1b中，导电结构184可作为，例如但不限于，源极导体。
在结构1b中，导电结构186可作为闸极导体。在结构1b中，导电结构186可经组态以控制半导体层12中的2DEG。在结构1b中，导电结构186可经施加电压以控制半导体层12中的2DEG。在结构1b中，导电结构186可经施加电压以控制半导体层12中并在导电结构186下方的2DEG。在结构1b中，导电结构186可经施加电压以控制导电结构184和导电结构185之间的导通或关闭。
在一些实施例中，导电结构184可作为半导体器件的源极导体。导电结构185可作为半导体器件的漏极导体。导电结构186可作为半导体器件的闸极导体。虽然可作为源极导体的导电结构184与可作为漏极导体的导电结构185在图3A中分别地设置在可作为闸极导体的导体结构186的两侧，但导电结构184、导电结构185及导电结构186可因设计需求而在本案其他实施例中有不同的配置。
再参照图3A，结构1a可作为p沟道(p-channel)半导体器件。结构1a可作为p沟道场效晶体管。结构1a可作为增强型p沟道场效晶体管。结构1b可作为n沟道(n-channel)半导体器件。结构1b可作为n沟道场效晶体管。结构1b可作为增强型n沟道场效晶体管。结构1a可和结构1b形成CMOS器件。结构1a可和结构1b形成III-V族材料CMOS器件。结构1a可和结构1b形成增强型III-V族材料CMOS器件。
图3B为根据本案之某些实施例的半导体器件的侧视图。
图3B所示的半导体器件1'和图3A所示的半导体器件1相似，差异在于图3A所示的半导体层13被半导体层13'取代、图3A所示的导电结构186被导电结构186'取代，且图3A所示的经掺杂半导体层19被消除(eliminated)。导电结构186'可具有和导电结构186相同或相似的结构。半导体层13'可具有和半导体层13相似的结构。
半导体器件1'可包括结构1a及结构1c。
在结构1c中，半导体层13'可设置于半导体层12上。在结构1c中，半导体层13'可设置于半导体层12和导体结构186'之间。在结构1c中，半导体层13'可直接接触导体结构186'。在结构1c中，半导体层13'可具有凹槽。半导体层13'可具有容纳导体结构186'的凹槽。在结构1c中，半导体层13'可具有凹陷区域。半导体层13'可具有容纳导体结构186'的凹陷区域。
导体结构186'可设置于半导体层13'上。导电结构186'可被半导体层13'所包围。导电结构186'可被半导体层13'所环绕。
在结构1c中，导电结构186'可作为闸极导体。在结构1c中，导电结构186'可经组态以控制半导体层12中的2DEG。在结构1c中，导电结构186'可经施加电压以控制半导体层12中的2DEG。在结构1c中，导电结构186'可经施加电压以控制半导体层12中并在导电结构186'下方的2DEG。在结构1c中，导电结构186'可经施加电压以控制导电结构184和导电结构185之间的导通或关闭。
再参照图3B，结构1a可作为p沟道半导体器件。结构1a可作为p沟道场效晶体管。结构1a可作为增强型p沟道场效晶体管。结构1c可作为n沟道半导体器件。结构1c可作为n沟道场效晶体管。结构1c可作为增强型n沟道场效晶体管。结构1a可和结构1c形成CMOS器件。结构1a可和结构1c形成III-V族材料CMOS器件。结构1a可和结构1c形成增强型III-V族材料CMOS器件。
图3C为根据本案之某些实施例的半导体器件的侧视图。
图3C所示的半导体器件1”和图3A所示的半导体器件1相似，差异在于图3A所示结构1a的半导体层13被半导体层13"取代，且图3A所示的半导体层12被消除(eliminated)。
半导体器件1”可包括结构1b及结构1d。
在结构1d中，半导体层13”可设置于缓冲层11上。在结构1d中，半导体层13”可直接设置于缓冲层11上。在结构1d中，半导体层13”可设置于缓冲层11和半导体层14之间。
在半导体器件1”中，结构1b和结构1d可具有相同的位准(level)。在半导体器件1”中，结构1b和结构1d可在大体上同一水平高度(elevation)。
再参照图3C，结构1d可作为p沟道半导体器件。结构1d可作为p沟道场效晶体管。结构1d可作为增强型p沟道场效晶体管。结构1b可作为n沟道半导体器件。结构1b可作为n沟道场效晶体管。结构1b可作为增强型n沟道场效晶体管。结构1d可和结构1b形成CMOS器件。结构1d可和结构1b形成III-V族材料CMOS器件。结构1d可和结构1b形成增强型III-V族材料CMOS器件。
图4A、图4B、图4C、图4D、图4E、图4F及图4G所示为制造根据本案之某些实施例的半导体器件之若干操作。
图4A、图4B、图4C、图4D、图4E描绘制造如图3A所示的半导体器件1之若干操作，但相似的操作亦可用于制造如图3C所示的半导体器件1”。
参照图4A，提供衬底10。在一些实施例中，衬底10上设置有缓冲层11。在一些实施例中，缓冲层11可透过化学气相沉积(Chemical Vapor Deposition，CVD)及/或其他适当的沉积步骤形成。在一些实施例中，缓冲层11可透过CVD及/或其他适当的沉积步骤形成于衬底10上。
在一些实施例中，缓冲层11上设置有半导体层12。在一些实施例中，半导体层12可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层12可透过CVD及/或其他适当的沉积步骤形成于缓冲层11上。
在一些实施例中，半导体层12上设置有半导体层13。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成于半导体层12上。应注意的系，半导体层13可在半导体层12之后形成。应注意的系，在设置半导体层13于半导体层12上可形成异质界面。应注意的系，所形成的半导体层13的能带间隙可较所形成的半导体层12的能带间隙大。应注意的系，由于半导体层13与半导体层12之间的所形成的异质界面的极化现象，在能带间隙较小的半导体层12中可形成2DEG。应注意的系，由于半导体层13与半导体层12之间的所形成的异质界面的极化现象，在能带间隙较小的半导体层12中且靠近半导体层12和半导体层13的界面处可形成2DEG。
在一些实施例中，半导体层13上设置有半导体层14。在一些实施例中，半导体层14可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层14可透过CVD及/或其他适当的沉积步骤形成于半导体层13上。应注意的系，半导体层14可在半导体层13之后形成。应注意的系，在设置半导体层14于半导体层13上可形成异质界面。应注意的系，所形成的半导体层14的能带间隙可较所形成的半导体层13的能带间隙小。应注意的系，由于半导体层14与半导体层13之间的所形成的异质界面的极化现象，在能带间隙较小的半导体层14中可形成2DHG。应注意的系，由于半导体层14与半导体层13之间的所形成的异质界面的极化现象，在能带间隙较小的半导体层14中且靠近半导体层14和半导体层13的界面处可形成2DHG。
在一些实施例中，半导体层14上设置有半导体层15。在一些实施例中，半导体层15可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层15可透过CVD及/或其他适当的沉积步骤形成于半导体层14上。
参照图4B，经掺杂半导体层151可形成于半导体层14上。在一些实施例中，经掺杂半导体层151可藉由离子注入(ion implantation)而形成。在一些实施例中，经掺杂半导体层151可藉由注入，例如但不限于，p型掺杂物而形成。在一些实施例中，经掺杂半导体层151可藉由注入，例如但不限于，其他掺杂物而形成。在一些实施例中，经掺杂半导体层151可藉由注入，例如但不限于，p型掺杂物到如图4A所示的半导体层15中而形成。在一些实施例中，经掺杂半导体层151可藉由注入，例如但不限于，其他掺杂物到如图4A所示的半导体层15中而形成。在一些实施例中，经掺杂半导体层151可藉由热扩散(thermal diffusion)而形成。在一些实施例中，经掺杂半导体层151可藉由热扩散，例如但不限于，p型掺杂物而形成。在一些实施例中，经掺杂半导体层151可藉由热扩散，例如但不限于，其他掺杂物而形成。在一些实施例中，经掺杂半导体层151可藉由热扩散，例如但不限于，p型掺杂物到如图4A所示的半导体层15中而形成。在一些实施例中，经掺杂半导体层151可藉由热扩散，例如但不限于，其他掺杂物到如图4A所示的半导体层15中而形成。
再参照图4B，经掺杂半导体层152可形成于半导体层14上。在一些实施例中，经掺杂半导体层152可藉由离子注入而形成。在一些实施例中，经掺杂半导体层152可藉由注入，例如但不限于，p型掺杂物而形成。在一些实施例中，经掺杂半导体层152可藉由注入，例如但不限于，其他掺杂物而形成。在一些实施例中，经掺杂半导体层152可藉由注入，例如但不限于，p型掺杂物到如图4A所示的半导体层15中而形成。在一些实施例中，经掺杂半导体层152可藉由注入，例如但不限于，其他掺杂物到如图4A所示的半导体层15中而形成。在一些实施例中，经掺杂半导体层152可藉由热扩散而形成。在一些实施例中，经掺杂半导体层152可藉由热扩散，例如但不限于，p型掺杂物而形成。在一些实施例中，经掺杂半导体层152可藉由热扩散，例如但不限于，其他掺杂物而形成。在一些实施例中，经掺杂半导体层152可藉由热扩散，例如但不限于，p型掺杂物到如图4A所示的半导体层15中而形成。在一些实施例中，经掺杂半导体层152可藉由热扩散，例如但不限于，其他掺杂物到如图4A所示的半导体层15中而形成。
再参照图4B，半导体层15(图4B未绘示)的部分可被移除。在一些实施例中，半导体层15的部分可透过如黄光微影制程的方式被移除。在一些实施例中，半导体层15的部分可透过蚀刻而被移除。在一些实施例中，半导体层15的部分可被移除以形成经掺杂半导体层151及经掺杂半导体层152。在一些实施例中，半导体层15的部分可透过蚀刻而被移除以形成经掺杂半导体层151及经掺杂半导体层152。
再参照图4B，半导体层14的部分可被移除。在一些实施例中，半导体层14的部分可透过如黄光微影制程的方式被移除。在一些实施例中，半导体层14的部分可透过蚀刻而被移除。
参照图4C，钝化层16可透过沉积步骤形成。在一些实施例中，钝化层16可沉积于半导体层13上。在一些实施例中，钝化层16可透过CVD及/或其他适当的沉积步骤沉积于半导体层13上。在一些实施例中，钝化层16可沉积于半导体层14上。在一些实施例中，钝化层16可透过CVD及/或其他适当的沉积步骤沉积于半导体层14上。在一些实施例中，钝化层16可沉积于经掺杂半导体层151上。在一些实施例中，钝化层16可透过CVD及/或其他适当的沉积步骤沉积于经掺杂半导体层151上。在一些实施例中，钝化层16可沉积于经掺杂半导体层152上。在一些实施例中，钝化层16可透过CVD及/或其他适当的沉积步骤沉积于经掺杂半导体层152上。
再参照图4C，经掺杂半导体层17可形成于半导体层14上。经掺杂半导体层19可形成于半导体层14上并被钝化层16所包围。经掺杂半导体层17可形成于半导体层14上并被钝化层16所围绕。经掺杂半导体层17可透过沉积步骤形成于半导体层14上。在一些实施例中，经掺杂半导体层17可透过CVD及/或其他适当的沉积步骤形成于半导体层14上。
再参照图4C，在一些实施例中，经掺杂半导体层17可藉由离子注入而形成。在一些实施例中，经掺杂半导体层17可藉由注入，例如但不限于，n型掺杂物而形成。在一些实施例中，经掺杂半导体层17可藉由注入，例如但不限于，其他掺杂物而形成。在一些实施例中，经掺杂半导体层17可藉由热扩散而形成。在一些实施例中，经经掺杂半导体层17可藉由热扩散，例如但不限于，n型掺杂物而形成。在一些实施例中，经掺杂半导体层17可藉由热扩散，例如但不限于，其他掺杂物而形成。应注意的系，经掺杂半导体层17可具有与经掺杂半导体层151相反的掺杂类型。例如，经掺杂半导体层17可具有n型掺杂物且经掺杂半导体层151可具有p型掺杂物。应注意的系，经掺杂半导体层17可具有与经掺杂半导体层152相反的掺杂类型。例如，经掺杂半导体层17可具有n型掺杂物且经掺杂半导体层152可具有p型掺杂物。
参照图4D，钝化层16的部分可被移除。在一些实施例中，钝化层16的部分可透过如黄光微影制程的方式被移除。在一些实施例中，钝化层16的部分可透过蚀刻而被移除。
再参照图4D，经掺杂半导体层19可形成于半导体层13上。经掺杂半导体层19可形成于半导体层13上并被钝化层16所包围。经掺杂半导体层19可形成于半导体层13上并被钝化层16所围绕。经掺杂半导体层19可透过沉积步骤形成于半导体层13上。在一些实施例中，经掺杂半导体层19可透过CVD及/或其他适当的沉积步骤形成于半导体层13上。
再参照图4D，在一些实施例中，经掺杂半导体层19可藉由离子注入而形成。在一些实施例中，经掺杂半导体层19可藉由注入，例如但不限于，p型掺杂物而形成。在一些实施例中，经掺杂半导体层19可藉由注入，例如但不限于，其他掺杂物而形成。在一些实施例中，经掺杂半导体层19可藉由热扩散而形成。在一些实施例中，经经掺杂半导体层19可藉由热扩散，例如但不限于，p型掺杂物而形成。在一些实施例中，经掺杂半导体层19可藉由热扩散，例如但不限于，其他掺杂物而形成。应注意的系，经掺杂半导体层19可具有与经掺杂半导体层17相反的掺杂类型。例如，经掺杂半导体层19可具有p型掺杂物且经掺杂半导体层19可具有n型掺杂物。
参照图4E，钝化层16的部分可被移除。在一些实施例中，钝化层16的部分可透过如黄光微影制程的方式被移除。在一些实施例中，钝化层16的部分可透过蚀刻而被移除。
再参照图4E，导电结构181可形成于经掺杂半导体层151上。在一些实施例中，导电结构181可因移除钝化层16的部分而形成于经掺杂半导体层151上。在一些实施例中，导电结构181可透过CVD、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、电镀(plating)、及/或其他适当的步骤形成。在一些实施例中，导电结构181可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层151上。
再参照图4E，导电结构182可形成于经掺杂半导体层152上。在一些实施例中，导电结构182可因移除钝化层16的部分而形成于经掺杂半导体层152上。在一些实施例中，导电结构182可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构182可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层152上。
再参照图4E，导电结构183可形成于经掺杂半导体层17上。在一些实施例中，导电结构183可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构183可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层17上。
再参照图4E，导电结构184可形成于半导体层13上。在一些实施例中，导电结构184可因移除钝化层16的部分而形成于半导体层13上。在一些实施例中，导电结构184可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构184可透过PVD及/或其他适当的沉积步骤形成于半导体层13上。
再参照图4E，导电结构185可形成于半导体层13上。在一些实施例中，导电结构185可因移除钝化层16的部分而形成于半导体层13上。在一些实施例中，导电结构185可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构185可透过PVD及/或其他适当的沉积步骤形成于半导体层13上。
再参照图4E，导电结构186可形成于经掺杂半导体层19上。在一些实施例中，导电结构186可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构186可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层19上。
图4A、图4B、图4C、图4F、图4G描绘制造如图3B所示的半导体器件1'之若干操作，但相似的操作亦可用于制造如图3C所示的半导体器件1”。
图4A、图4B、图4C所示之操作已如前所述。
参照图4F，钝化层16的部分可被移除。在一些实施例中，钝化层16的部分可透过如黄光微影制程的方式被移除。在一些实施例中，钝化层16的部分可透过蚀刻而被移除。
再参照图4F，半导体层13的部分可被移除。在一些实施例中，半导体层13的部分可透过如黄光微影制程的方式被移除。在一些实施例中，半导体层13的部分可透过蚀刻而被移除。
再参照图4F，在一些实施例中，部分被移除的半导体层13可具有凹槽。在一些实施例中，部分被移除的半导体层13可具有凹陷区域。在一些实施例中，部分被移除的半导体层13和部分被移除的钝化层16可具有凹槽。在一些实施例中，部分被移除的半导体层13和部分被移除的钝化层16可具有凹陷区域。
参照图4G，钝化层16的部分可被移除。在一些实施例中，钝化层16的部分可透过如黄光微影制程的方式被移除。在一些实施例中，钝化层16的部分可透过蚀刻而被移除。
再参照图4G，导电结构181可形成于经掺杂半导体层151上。在一些实施例中，导电结构181可因移除钝化层16的部分而形成于经掺杂半导体层151上。在一些实施例中，导电结构181可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构181可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层151上。
再参照图4G，导电结构182可形成于经掺杂半导体层152上。在一些实施例中，导电结构182可因移除钝化层16的部分而形成于经掺杂半导体层152上。在一些实施例中，导电结构182可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构182可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层152上。
再参照图4G，导电结构183可形成于经掺杂半导体层17上。在一些实施例中，导电结构183可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构183可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层17上。
再参照图4G，导电结构184可形成于半导体层13上。在一些实施例中，导电结构184可因移除钝化层16的部分而形成于半导体层13上。在一些实施例中，导电结构184可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构184可透过PVD及/或其他适当的沉积步骤形成于半导体层13上。
再参照图4G，导电结构185可形成于半导体层13上。在一些实施例中，导电结构185可因移除钝化层16的部分而形成于半导体层13上。在一些实施例中，导电结构185可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构185可透过PVD及/或其他适当的沉积步骤形成于半导体层13上。
再参照图4G，导电结构186'可形成于半导体层13上。在一些实施例中，导电结构186'可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构186'可透过PVD及/或其他适当的沉积步骤形成于半导体层13上。在一些实施例中，导电结构186'可形成于半导体层13的凹槽中。在一些实施例中，导电结构186'可透过PVD及/或其他适当的沉积步骤形成于半导体层13的凹槽中。在一些实施例中，导电结构186'可形成于半导体层13的凹陷区域中。在一些实施例中，导电结构186'可透过PVD及/或其他适当的沉积步骤形成于半导体层13的凹陷区域中。
再参照图4G，被形成的导体结构186'可被半导体层13所包围。在一些实施例中，被形成的导电结构186'可被半导体层13'所环绕。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (15)

1.一种半导体器件(semiconductor device)，包含：
衬底；
势垒层，设置于所述衬底上；
第一沟道层，设置于所述势垒层上；
第一闸极导体，设置于所述第一沟道层上；及
第一经掺杂半导体层，设置于所述第一闸极导体和所述第一沟道层之间，
其中所述势垒层的禁带宽度大于所述第一沟道层的禁带宽度。
2.根据权利要求1所述的半导体器件，其中所述第一经掺杂半导体层包含n型半导体材料。
3.根据权利要求2所述的半导体器件，其中所述第一经掺杂半导体层包含n型Ga2O3和n型SiC中之一者。
4.根据权利要求2所述的半导体器件，其中所述第一经掺杂半导体层包含n型III-V族材料。
5.根据权利要求4所述的半导体器件，其中所述第一经掺杂半导体层包含n型AlN、n型GaN、n型InN、n型AlGaN、n型InGaN、n型InAlN和n型AlInGaN中之一者。
6.根据权利要求1所述的半导体器件，其中所述第一经掺杂半导体层具有约(approximately)5nm至约(approximately)200nm之厚度。
7.根据权利要求1所述的半导体器件，其中所述第一经掺杂半导体层具有约1017cm-3至约1021cm-3之掺杂浓度。
8.根据权利要求1所述的半导体器件，其中：
于所述第一沟道层中并靠近所述势垒层和所述沟道的界面形成二维空穴气(2DHG)。
9.根据权利要求1所述的半导体器件，其中：
所述势垒层包含第一III-V族材料，所述第一III-V族层包含AlGaN。
10.根据权利要求9所述的半导体器件，其中：
所述第一沟道层包含第二III-V族层，所述第二III-V族层包含GaN。
11.根据权利要求1所述的半导体器件，还包括：
第一源极导体；以及
第一欧姆接触，其位于所述第一源极和所述第一沟道层之间，
其中所述第一欧姆接触包含p型III-V族层。
12.根据权利要求11所述的半导体器件，还包括：
第一漏极导体；以及
第二欧姆接触，其位于所述第一源极和所述第一沟道层之间，
其中所述第二欧姆接触包含p型III-V族层。
13.根据权利要求12所述的半导体器件，还包括：
第二沟道层，设置于所述衬底和所述势垒层之间；
第二闸极导体，位于所述势垒层上；及
第二经掺杂半导体层，设置于所述第二闸极导体和所述势垒层之间，
其中所述势垒层的禁带宽度大于所述第二沟道层的禁带宽度。
14.根据权利要求13所述的半导体器件，其中所述第二经掺杂半导体层包含p型半导体材料。
15.根据权利要求13所述的半导体器件，还包括：
第二源极导体，设置于所述势垒层上；以及
第二漏极导体，设置于所述势垒层上，
其中所述第二漏极导体電連接到所述第一漏极导体。
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