CN113035934B - GaN基HEMT器件及其制备方法 - Google Patents

GaN基HEMT器件及其制备方法 Download PDF

Info

Publication number
CN113035934B
CN113035934B CN202110269229.5A CN202110269229A CN113035934B CN 113035934 B CN113035934 B CN 113035934B CN 202110269229 A CN202110269229 A CN 202110269229A CN 113035934 B CN113035934 B CN 113035934B
Authority
CN
China
Prior art keywords
gan
layer
gan layer
type
type gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110269229.5A
Other languages
English (en)
Other versions
CN113035934A (zh
Inventor
郑礼锭
秦芳婷
黄捷
左亚丽
马飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Jimaike Microelectronics Co Ltd
Original Assignee
Zhejiang Jimaike Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Jimaike Microelectronics Co Ltd filed Critical Zhejiang Jimaike Microelectronics Co Ltd
Priority to CN202110269229.5A priority Critical patent/CN113035934B/zh
Publication of CN113035934A publication Critical patent/CN113035934A/zh
Application granted granted Critical
Publication of CN113035934B publication Critical patent/CN113035934B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供一种GaN基HEMT器件及其制备方法，通过外延P‑GaN层及图形化P‑GaN层可同时形成栅帽及源漏接触部，还可同时形成隔离沟槽，或通过对P‑GaN层进行N2注入，可形成离子注入隔离层；通过第二GaN层/第二AlN层/第一GaN层的叠层外延结构，可实现良好的选择性刻蚀，避免损伤GaN层，其中，第一GaN层作为P型GaN器件的空穴沟道，第二GaN层作为N型GaN器件的电子沟道，且通过第二AlN层可隔开N型GaN器件的沟道及P型GaN器件的沟道；本发明制备工艺简单，无需通过分别制备以及后道键合即可完成不同类型器件的集成，可行性较高，从而可制备高质量的GaN基HEMT器件。

Description

GaN基HEMT器件及其制备方法
技术领域
本发明属于半导体技术领域，涉及一种GaN基HEMT器件及其制备方法。
背景技术
氮化镓(Gallium Nitride，GaN)作为第三代半导体材料，由于其禁带宽度大(3.4eV)、击穿场强高、导热性优良、电子饱和速度大等特点，已成为被广泛深入研究和应用的半导体材料。基于AlGaN/GaN异质结的高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)由于具有自发极化和压电极化效应，无需掺杂即可产生高密度的二维电子气，且电子受到的散射小，迁移率高，可应用于性能优异的高频、大功率的电子器件。
在现有的半导体器件中，同时集成Si N-MOSFET和Si P-MOSFET的Si-CMOS工艺应用较为广泛，其中，当N型器件开启时，P型器件关断，当P型器件开启时，N型器件关断。然而，当以Si基材料进行N型及P型材料的掺杂，制备对应N型器件及P型器件时，其制备工艺较为成熟且容易实现，但由于未掺杂的GaN外延结构本身呈现N型特质，且常规制备形成的GaN基器件为耗尽型器件，从而，为了让GaN基器件可实现如Si基器件集成了N型器件和P型器件的增强型器件结构，还需进行进一步的研究。
因此，提供一种GaN基HEMT器件及其制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种GaN基HEMT器件及其制备方法，用于解决现有技术中GaN基器件难以集成N型器件和P型器件的以制备增强型器件结构的问题。
为实现上述目的及其他相关目的，本发明提供一种GaN基HEMT器件的制备方法，包括以下步骤：
提供衬底；
于所述衬底上形成外延结构，所述外延结构包括自下而上依次叠置的第一AlN层、第一GaN层、第二AlN层、第二GaN层及AlGaN势垒层；
采用光刻法定义P型GaN器件区，并去除位于所述P型GaN器件区的所述AlGaN势垒层、第二GaN层及第二AlN层，以显露所述第一GaN层；
形成P-GaN层，所述P-GaN层包括覆盖所述AlGaN势垒层的第一P-GaN层及覆盖所述第一GaN层的第二P-GaN层；
采用光刻法，图形化所述第一P-GaN层，形成栅帽，并显露所述AlGaN势垒层，及图形化所述第二P-GaN层形成源漏接触部，且形成显露所述第一GaN层的凹槽；
采用光刻法，于显露的所述AlGaN势垒层上形成对应N型GaN器件的第一源漏极，及于所述第二P-GaN层上形成对应P型GaN器件的第二源漏极，且所述第一源漏极位于显露的所述AlGaN势垒层上，所述第二源漏极位于显露的所述源漏接触部上；
采用光刻法，形成对应所述N型GaN器件的第一栅极，及对应所述P型GaN器件的第二栅极，且所述第一栅极位于所述栅帽上，所述第二栅极位于所述凹槽中。
可选地，形成位于所述P型GaN器件及N型GaN器件之间的隔离侧墙的方法包括：
在图形化所述第二P-GaN层形成所述源漏接触部及凹槽的同时，通过光刻法形成显露所述第一GaN层的隔离沟槽，或
对所述第二P-GaN层进行N2注入，以形成离子注入隔离层，其中注入计量包括1×1014～5×1014/cm2。
可选地，所述P-GaN层的掺杂浓度为5×1018～5×1019/cm3；所述P-GaN层的厚度为10nm～100nm；所述P-GaN层包括Mg-GaN层。
可选地，所述第一GaN层的厚度为10nm～100nm，以作为所述P型GaN器件的空穴沟道；所述第二GaN层的厚度为10nm～100nm，以作为所述N型GaN器件的电子沟道。
可选地，所述第二AlN层的厚度为1nm～5nm，以作为所述N型GaN器件的背势垒层，且作为制备所述P型GaN器件的空穴沟道的选择性刻蚀层。
可选地，在形成所述第一源漏极、第二源漏极之后，以及形成所述第一栅极、第二栅极之前，还包括形成钝化层的步骤，所述钝化层包括氧化硅层、氧化铝层及氮化硅层中的一种或组合。
可选地，所述第一栅极的宽度不大于所述栅帽的宽度；所述第二栅极包括T形栅极。
本发明还提供一种GaN基HEMT器件，所述GaN基HEMT器件包括：
衬底；
外延结构，所述外延结构包括自下而上依次叠置的第一AlN层、第一GaN层、第二AlN层、第二GaN层及AlGaN势垒层，且位于P型GaN器件区的所述AlGaN势垒层、第二GaN层及第二AlN层被去除以显露所述第一GaN层；
P-GaN层，所述P-GaN层包括栅帽及源漏接触部，所述栅帽位于所述AlGaN势垒层上，所述源漏接触部位于显露的所述第一GaN层上，且所述源漏接触部之间具有显露所述第一GaN层的凹槽；
对应N型GaN器件的第一源漏极及对应P型GaN器件的第二源漏极，所述第一源漏极位于显露的所述AlGaN势垒层上，所述第二源漏极位于显露的所述源漏接触部上；
对应所述N型GaN器件的第一栅极及对应所述P型GaN器件的第二栅极，所述第一栅极位于所述栅帽上，所述第二栅极位于所述凹槽中。
可选地，位于所述P型GaN器件及N型GaN器件之间的隔离侧墙包括隔离沟槽或离子注入隔离层。
可选地，所述P-GaN层的掺杂浓度为5×1018～5×1019/cm3；所述P-GaN层的厚度为10nm～100nm；所述P-GaN层包括Mg-GaN层。
可选地，所述第一GaN层的厚度为10nm～100nm，以作为所述P型GaN器件的空穴沟道；所述第二GaN层的厚度为10nm～100nm，以作为所述N型GaN器件的电子沟道；所述第二AlN层的厚度为1nm～5nm，以作为所述N型GaN器件的背势垒层。
可选地，所述第一栅极的宽度不大于所述栅帽的宽度；所述第二栅极包括T形栅极。
如上所述，本发明的GaN基HEMT器件及其制备方法，通过外延P-GaN层及图形化P-GaN层即可同时形成对应N型GaN器件的栅帽及对应P型GaN器件的源漏接触部，进一步的，还可同时形成隔离N型GaN器件及P型GaN器件的隔离沟槽，或通过对P-GaN层进行N2注入，以形成隔离N型GaN器件及P型GaN器件的离子注入隔离层；通过第二GaN层/第二AlN层/第一GaN层的叠层外延结构，可实现良好的选择性刻蚀，避免损伤GaN层，其中，第一GaN层作为P型GaN器件的空穴沟道，第二GaN层作为N型GaN器件的电子沟道，且通过第二AlN层可隔开N型GaN器件的沟道及P型GaN器件的沟道；本发明制备工艺简单，无需通过分别制备以及后道键合即可完成不同类型器件的集成，可行性较高，从而可制备高质量的GaN基HEMT器件。
附图说明
图1显示为本发明实施例中制备GaN基HEMT器件的工艺流程图。
图2显示为本发明实施例中形成外延结构后的结构示意图。
图3显示为本发明实施例中采用光刻法显露第一GaN层后的结构示意图。
图4显示为本发明实施例中形成P-GaN层后的结构示意图。
图5显示为本发明实施例中形成栅帽、源漏接触部及一种隔离侧墙后的结构示意图。
图6a显示为本发明实施例中形成电极后的结构示意图，且为本发明实施例中制备的GaN基HEMT器件的一种结构示意图。
图6b显示为本发明实施例中制备的GaN基HEMT器件的另一种结构示意图。
元件标号说明
100-衬底；200-外延结构；210-第一AlN层；220-第一GaN层；230-第二AlN层；240-第二GaN层；250-AlGaN势垒层；300-P-GaN层；310-栅帽；321-源接触部；322-漏接触部；330-凹槽；340-隔离沟槽；350-离子注入隔离层；411-第一源极；412-第一漏极；413-第一栅极；421-第二源极；422-第二漏极；423-第二栅极；424-T形栅极；Ⅰ-二维电子区；Ⅱ-二维空穴区；A-N型GaN器件区；B-P型GaN器件区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图6b。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
参阅图1，本实施例提供一种GaN基HEMT器件的制备方法，通过外延P-GaN层及图形化P-GaN层即可同时形成对应N型GaN器件的栅帽及对应P型GaN器件的源漏接触部；通过第二GaN层/第二AlN层/第一GaN层的叠层外延结构，可实现良好的选择性刻蚀，避免损伤GaN层，其中，第一GaN层作为P型GaN器件的空穴沟道，第二GaN层作为N型GaN器件的电子沟道，且通过第二AlN层可隔开N型GaN器件的沟道及P型GaN器件的沟道；本发明制备工艺简单，无需通过分别制备以及后道键合即可完成不同类型器件的集成，可行性较高，从而可制备高质量的GaN基HEMT器件。
具体的，参阅图2～图6b，显示为制备GaN基HEMT器件的结构时，各步骤所呈现的结构示意图。
首先，参阅图2，提供衬底100，所述衬底100可包括Si衬底、SiC衬底、GaN衬底及蓝宝石衬底中的一种，但所述衬底100的选材并非局限于此。其中，由于Si衬底具有大尺寸、价格便宜等特点，采用所述Si衬底可降低单个器件的成本，以满足节约成本的需求，从而本实施例中优选采用所述Si衬底。
接着，于所述衬底100上形成外延结构200，所述外延结构200包括自下而上依次叠置的第一AlN层210、第一GaN层220、第二AlN层230、第二GaN层240及AlGaN势垒层250。
作为示例，所述第一GaN层220的厚度为10nm～100nm，以作为所述P型GaN器件的空穴沟道；所述第二GaN层240的厚度为10nm～100nm，以作为所述N型GaN器件的电子沟道；所述第二AlN层230的厚度为1nm～5nm，以作为所述N型GaN器件的背势垒层，且作为制备所述P型GaN器件的空穴沟道的选择性刻蚀层；形成所述外延结构200的步骤可包括以下步骤，但并非局限于此，具体如下：
首先，在所述衬底100上外延所述第一AlN层210，以作为缓冲层，且所述第一AlN层210的厚度可为100nm～1μm，如100nm、200nm、300nm、500nm、800nm及1μm等；
接着，形成非掺杂的第一GaN层220，以通过所述第一GaN层220作为P型GaN器件的空穴沟道，优选的，所述第一GaN层220的厚度可为10nm～100nm，如10nm、50nm、100nm等；
接着，沉积第二AlN层230，其中，所述第二AlN层230可作为N型GaN器件的背势垒，以通过所述第二AlN层230可以更好的把在所述第二GaN层240内的靠近所述AlGaN势垒层250/第二GaN层240的界面的二维电子区Ⅰ限制在所述第二GaN层240的沟道内，以及将二维空穴区Ⅱ限制在所述第一GaN层220的沟道内，同时所述第二AlN层230可作为制备所述P型GaN器件的空穴沟道的选择性刻蚀层，即后续可通过刻蚀去除所述第二AlN层230，由于AlN与AlGaN材料、GaN材料的刻蚀选择比较高，从而后续通过湿法刻蚀去除所述第二AlN层230时，可对GaN材料表面不造成任何损害，以达到无损刻蚀。其中，优选所述第二AlN层230的厚度为1nm～5nm，如1nm、2nm、5nm等；
接着，沉积非掺杂的所述第二GaN层240，以作为所述N型GaN器件的电子沟道，其中，优选所述第二GaN层240的厚度范围为10nm～100nm，如10nm、20nm、50nm、100nm等；
接着，沉积所述AlGaN势垒层250，所述AlGaN势垒层250的厚度可为10nm～30nm，如10nm、20nm、30nm等。
接着，参阅图3，采用光刻法定义P型GaN器件区B，并去除位于所述P型GaN器件区B的所述AlGaN势垒层250、第二GaN层240及第二AlN层230，以显露所述第一GaN层220。
具体的，可先在所述AlGaN势垒层250上形成掩膜，如光刻胶，以利用光刻树脂保护所N型GaN器件区A，且暴露所述P型GaN器件区B，然后通过选择性刻蚀，依次刻蚀去除所述AlGaN势垒层250、第二GaN层240及第二AlN层230，其中，所述AlGaN势垒层250及第二GaN层240可通过等离子体干法刻蚀去除，所述第二AlN层230则可通过高选择性湿法刻蚀去除，使刻蚀停留在所述第一GaN层220的表面。优选的，每一步刻蚀工艺完成，去除光刻胶后，都可利用臭氧O3进行表面清洁，以为后续工艺步骤提供良好的清洁界面。
接着，参阅图4，形成P-GaN层300，所述P-GaN层300包括覆盖所述AlGaN势垒层250的第一P-GaN层及覆盖所述第一GaN层220的第二P-GaN层。
作为示例，所述P-GaN层300的掺杂浓度为5×1018～5×1019/cm3；所述P-GaN层300的厚度为10nm～100nm；所述P-GaN层300包括Mg-GaN层。
具体的，可把样品送入MOCVD腔内，进行二次外延，形成如Mg掺杂的Mg-GaN层，其中，所述Mg-GaN层的厚度可为10nm～100nm，如10nm、50nm、100nm等，掺杂浓度可为1×1019～5×1019/cm3，如1×1019、2×1019、4×1019等。
接着，参阅图5，采用光刻法，图形化所述第一P-GaN层，形成栅帽310，并显露所述AlGaN势垒层250，及图形化所述第二P-GaN层形成源漏接触部，即形成源接触部321及漏接触部322，且形成显露所述第一GaN层220的凹槽330。
具体的，由于所述P-GaN层300为P型掺杂，所述第一P-GaN层经过图形化后，可同时作为所述N型GaN器件的所述栅帽310，因此会耗尽所述P-GaN层300下面的位于所述第二GaN层240沟道内的二维电子气，从而实现增强型器件功能；同时由于未掺杂的GaN材料很难实现良好的欧姆接触，因此通过沉积所述P-GaN层300，以及对所述第二P-GaN层进行图形化后，可形成所述源接触部321及漏接触部322，以直接作为所述P型GaN器件的源、漏高掺杂区，从而便于实现良好的欧姆接触。优选的，在MOCVD沉积前，可通入O3进行预处理，用以除去有机物杂质及光刻胶等的残留，为后续外延提供平整、低缺陷的材料表面。
作为示例，图形化所述P-GaN层的过程可包括：
通过光刻形成图形化的光刻胶层；
沉积金属层，所述金属层可包括如Mo/Ti/Au或Ni/Au金属等；
剥离所述光刻胶层，形成金属硬质掩模版；
刻蚀对应的所述P-GaN层。
具体的，采用该方法可在刻蚀对应的所述P-GaN层的同时形成金属电极，如栅极、或源漏极，其中，所述金属硬质掩模版可直接作为栅极、或源漏极的材料层，从而可节约工艺步骤，降低成本。尤其是对位于所述P-GaN层上的栅极来说，该方法可使刻蚀的所述P-GaN层的尺寸与栅极金属尺寸保持一致，从而可确保栅控能力。
作为示例，在图形化所述第二P-GaN层形成所述源漏接触部及凹槽330的同时，还可包括通过光刻法形成显露所述第一GaN层220的隔离沟槽340的步骤；或在图形化所述第二P-GaN层之前或之后，对所述第二P-GaN层进行N2注入，以形成离子注入隔离层350，其中注入计量包括1×1014～5×1014/cm2。
具体的，参阅图5及图6a，本实施例中，优选在图形化所述第二P-GaN层形成所述源漏接触部及凹槽330的同时，通过光刻法形成显露所述第一GaN层220的所述隔离沟槽340，以通过所述隔离沟槽340作为所述N型GaN器件及P型GaN器件的隔离侧墙，以减少工艺步骤，但并非局限于此，如参阅图6b，也可在图形化所述第二P-GaN层之前或之后，对所述第二P-GaN层进行N2注入，形成具有高阻值的所述离子注入隔离层350，以通过所述离子注入隔离层350作为所述N型GaN器件及P型GaN器件的隔离侧墙。其中，所述N2的注入计量可包括1×1014～5×1014/cm2，如1×1014/cm2，2×1014/cm2、4×1014/cm2、5×1014/cm2等。
接着，参阅图6a及图6b，采用光刻法，于显露的所述AlGaN势垒层250上形成对应所述N型GaN器件的第一源漏极，即源极411及漏极412，及于所述第二P-GaN层上形成对应所述P型GaN器件的第二源漏极，即源极421及漏极422，且所述第一源漏极位于显露的所述AlGaN势垒层250上，所述第二源漏极位于显露的所述源漏接触部上。
作为示例，可在同一步骤中形成所述源极411、421及漏极412、422。
具体的，可形成掩膜，如光刻胶，并图形化所述光刻胶，以同时定义所述N型GaN器件及P型GaN器件所对应的源、漏极区，通过沉积金属、退火等工艺，形成所需对应的源、漏极，但所述源极411、421及漏极412、422的制备并非局限于此，所述源极411、421及漏极412、422也可分别采用不同材质、或不同的步骤依次制备，具体可根据需要进行选择，此处不作过分限制。
接着，参阅图6a，采用光刻法，形成对应所述N型GaN器件的第一栅极413，及对应所述P型GaN器件的第二栅极423，且所述第一栅极413位于所述栅帽310上，所述第二栅极423位于所述凹槽330中。
具体的，可先形成掩膜，如光刻胶，并采用光刻图形化所述光刻胶，并同时定义所述N型GaN器件及P型GaN器件所对应的栅区，而后沉积金属，形成所需栅极，完成器件制备。
作为示例，所述第一栅极413的宽度不大于所述栅帽310的宽度；所述第二栅极423包括T形栅极。
具体的，所述N型GaN器件的所述第一栅极413的尺寸可与所述栅帽310的尺寸一致，但并非局限于此，如所述第一栅极413的尺寸也可小于所述栅帽310。所述P型GaN器件的所述第二栅极423可直接形成在所述凹槽330中，如图6a，但并非局限于此，所述第二栅极423也可采用T形栅极，如图6b，即形成T形栅极424，且所述T形栅极424的顶部高于所述源漏接触部，并使顶部长度大于所述凹槽330的长度，从而实现T型金属电极形貌。所述第一栅极413、第二栅极423可分别采用不同材质、或不同的步骤依次制备，具体可根据需要进行选择，此处不作过分限制。
作为示例，在形成所述第一源漏极、第二源漏极之后，以及形成所述第一栅极413、第二栅极423之前，还包括形成钝化层(未图示)的步骤，所述钝化层可包括氧化硅层、氧化铝层及氮化硅层中的一种或组合。
具体的，在形成所述第一源漏极、第二源漏极之后，以及形成所述第一栅极413、第二栅极423之前，可在整个样品表面沉积所述钝化层，以分别作为所述N型GaN器件的栅氧和所述P型GaN器件的栅氧，用以降低器件的栅极漏电，同时作为钝化隔离层，以钝化器件表面，防止电流崩塌效应，且可在所述P型GaN器件中起到隔离栅极/高掺杂P-GaN层的作用。
如图6a及图6b，本实施例还提供一种GaN基HEMT器件，所述GaN基HEMT器件可采用上述制备方法制备，但并非局限于此，有关所述GaN基HEMT器件的材质、制备工艺等，此处不作赘述。
具体的，所述GaN基HEMT器件包括：
衬底100；
外延结构200，所述外延结构200包括自下而上依次叠置的第一AlN层210、第一GaN层220、第二AlN层230、第二GaN层240及AlGaN势垒层250，且位于P型GaN器件区B的所述AlGaN势垒层250、第二GaN层240及第二AlN层230被去除以显露所述第一GaN层220；
P-GaN层300，所述P-GaN层300包括栅帽310及源漏接触部，所述栅帽310位于所述AlGaN势垒层250上，所述源漏接触部位于显露的所述第一GaN层220上，且所述源漏接触部之间具有显露所述第一GaN层220的凹槽330；
对应N型GaN器件的第一源漏极及对应P型GaN器件的第二源漏极，所述第一源漏极位于显露的所述AlGaN势垒层250上，所述第二源漏极位于显露的所述源漏接触部上；
对应所述N型GaN器件的第一栅极411及对应所述P型GaN器件的第二栅极423，所述第一栅极411位于所述栅帽310上，所述第二栅极423位于所述凹槽330中。
作为示例，位于所述P型GaN器件及N型GaN器件之间的隔离侧墙可包括隔离沟槽340或离子注入隔离层350。
作为示例，所述P-GaN层300的掺杂浓度可为5×1018～5×1019/cm3；所述P-GaN层300的厚度可为10nm～100nm；所述P-GaN层300包括Mg-GaN层。
作为示例，所述第一GaN层220的厚度可为10nm～100nm，以作为所述P型GaN器件的空穴沟道；所述第二GaN层240的厚度可为10nm～100nm，以作为所述N型GaN器件的电子沟道；所述第二AlN层230的厚度可为1nm～5nm，以作为所述N型GaN器件的背势垒层。
作为示例，所述第一栅极413的宽度不大于所述栅帽310的宽度；所述第二栅极423包括T形栅极，如图6b中的T形栅极424。
综上所述，本发明的GaN基HEMT器件及其制备方法，通过外延P-GaN层及图形化P-GaN层即可同时形成对应N型GaN器件的栅帽及对应P型GaN器件的源漏接触部，进一步的，还可同时形成隔离N型GaN器件及P型GaN器件的隔离沟槽，或通过对P-GaN层进行N2注入，以形成隔离N型GaN器件及P型GaN器件的离子注入隔离层；通过第二GaN层/第二AlN层/第一GaN层的叠层外延结构，可实现良好的选择性刻蚀，避免损伤GaN层，其中，第一GaN层作为P型GaN器件的空穴沟道，第二GaN层作为N型GaN器件的电子沟道，且通过第二AlN层可隔开N型GaN器件的沟道及P型GaN器件的沟道；本发明制备工艺简单，无需通过分别制备以及后道键合即可完成不同类型器件的集成，可行性较高，从而可制备高质量的GaN基HEMT器件。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种GaN基HEMT器件的制备方法，其特征在于，包括以下步骤：
提供衬底；
于所述衬底上形成外延结构，所述外延结构包括自下而上依次叠置的第一AlN层、第一GaN层、第二AlN层、第二GaN层及AlGaN势垒层；
采用光刻法定义P型GaN器件区，并去除位于所述P型GaN器件区的所述AlGaN势垒层、第二GaN层及第二AlN层，以显露所述第一GaN层；
形成P-GaN层，所述P-GaN层包括覆盖所述AlGaN势垒层的第一P-GaN层及覆盖所述第一GaN层的第二P-GaN层；
采用光刻法，图形化所述第一P-GaN层，形成栅帽，并显露所述AlGaN势垒层，及图形化所述第二P-GaN层形成源漏接触部，且形成显露所述第一GaN层的凹槽，所述凹槽位于所述源漏接触部之间；
采用光刻法，于显露的所述AlGaN势垒层上形成对应N型GaN器件的第一源漏极，及于所述第二P-GaN层上形成对应P型GaN器件的第二源漏极，且所述第一源漏极位于显露的所述AlGaN势垒层上，所述第二源漏极位于显露的所述源漏接触部上；
采用光刻法，形成对应所述N型GaN器件的第一栅极，及对应所述P型GaN器件的第二栅极，且所述第一栅极位于所述栅帽上，所述第二栅极位于所述凹槽中。
2.根据权利要求1所述的GaN基HEMT器件的制备方法，其特征在于，形成位于所述P型GaN器件及N型GaN器件之间的隔离侧墙的方法包括：
在图形化所述第二P-GaN层形成所述源漏接触部及凹槽的同时，通过光刻法形成显露所述第一GaN层的隔离沟槽，或
对所述第二P-GaN层进行N2注入，以形成离子注入隔离层，其中注入计量包括1×1014～5×1014/cm2。
3.根据权利要求1所述的GaN基HEMT器件的制备方法，其特征在于：所述P-GaN层的掺杂浓度为5×1018～5×1019/cm3；所述P-GaN层的厚度为10nm～100nm；所述P-GaN层包括Mg-GaN层。
4.根据权利要求1所述的GaN基HEMT器件的制备方法，其特征在于：所述第一GaN层的厚度为10nm～100nm，以作为所述P型GaN器件的空穴沟道；所述第二GaN层的厚度为10nm～100nm，以作为所述N型GaN器件的电子沟道。
5.根据权利要求1所述的GaN基HEMT器件的制备方法，其特征在于：所述第二AlN层的厚度为1nm～5nm，以作为所述N型GaN器件的背势垒层，且作为制备所述P型GaN器件的空穴沟道的选择性刻蚀层。
6.根据权利要求1所述的GaN基HEMT器件的制备方法，其特征在于：在形成所述第一源漏极、第二源漏极之后，以及形成所述第一栅极、第二栅极之前，还包括形成钝化层的步骤，所述钝化层包括氧化硅层、氧化铝层及氮化硅层中的一种或组合。
7.根据权利要求1所述的GaN基HEMT器件的制备方法，其特征在于：所述第一栅极的宽度不大于所述栅帽的宽度；所述第二栅极包括T形栅极。
8.一种GaN基HEMT器件，其特征在于，所述GaN基HEMT器件包括：
衬底；
外延结构，所述外延结构包括自下而上依次叠置的第一AlN层、第一GaN层、第二AlN层、第二GaN层及AlGaN势垒层，且位于P型GaN器件区的所述AlGaN势垒层、第二GaN层及第二AlN层被去除以显露所述第一GaN层；
P-GaN层，所述P-GaN层包括栅帽及源漏接触部，所述栅帽位于所述AlGaN势垒层上，所述源漏接触部位于显露的所述第一GaN层上，且所述源漏接触部之间具有显露所述第一GaN层的凹槽；
对应N型GaN器件的第一源漏极及对应P型GaN器件的第二源漏极，所述第一源漏极位于显露的所述AlGaN势垒层上，所述第二源漏极位于显露的所述源漏接触部上；
对应所述N型GaN器件的第一栅极及对应所述P型GaN器件的第二栅极，所述第一栅极位于所述栅帽上，所述第二栅极位于所述凹槽中。
9.根据权利要求8所述的GaN基HEMT器件，其特征在于：位于所述P型GaN器件及N型GaN器件之间的隔离侧墙包括隔离沟槽或离子注入隔离层。
10.根据权利要求8所述的GaN基HEMT器件，其特征在于：所述P-GaN层的掺杂浓度为5×1018～5×1019/cm3；所述P-GaN层的厚度为10nm～100nm；所述P-GaN层包括Mg-GaN层。
11.根据权利要求8所述的GaN基HEMT器件，其特征在于：所述第一GaN层的厚度为10nm～100nm，以作为所述P型GaN器件的空穴沟道；所述第二GaN层的厚度为10nm～100nm，以作为所述N型GaN器件的电子沟道；所述第二AlN层的厚度为1nm～5nm，以作为所述N型GaN器件的背势垒层。
12.根据权利要求8所述的GaN基HEMT器件，其特征在于：所述第一栅极的宽度不大于所述栅帽的宽度；所述第二栅极包括T形栅极。
CN202110269229.5A 2021-03-12 2021-03-12 GaN基HEMT器件及其制备方法 Active CN113035934B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110269229.5A CN113035934B (zh) 2021-03-12 2021-03-12 GaN基HEMT器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110269229.5A CN113035934B (zh) 2021-03-12 2021-03-12 GaN基HEMT器件及其制备方法

Publications (2)

Publication Number Publication Date
CN113035934A CN113035934A (zh) 2021-06-25
CN113035934B true CN113035934B (zh) 2022-07-05

Family

ID=76470153

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110269229.5A Active CN113035934B (zh) 2021-03-12 2021-03-12 GaN基HEMT器件及其制备方法

Country Status (1)

Country Link
CN (1) CN113035934B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0565435A1 (fr) * 1992-04-07 1993-10-13 Thomson-Csf Semiconducteurs Specifiques Dispositif semiconducteur à transistors complémentaires
EP1014435A2 (en) * 1996-09-17 2000-06-28 Matsushita Electric Industrial Co., Ltd. Field-effect transistor and method of producing the same
CN102544009A (zh) * 2010-12-08 2012-07-04 中国科学院微电子研究所 一种高迁移率cmos集成单元
CN103548133A (zh) * 2011-06-10 2014-01-29 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
CN104377201A (zh) * 2013-08-12 2015-02-25 飞思卡尔半导体公司 互补氮化镓集成电路及其制作方法
CN106847911A (zh) * 2017-03-28 2017-06-13 成都海威华芯科技有限公司 一种宽禁带iii‑v cmos应变场效应晶体管
CN111129001A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9018056B2 (en) * 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
WO2019066916A1 (en) * 2017-09-29 2019-04-04 Intel Corporation GROUP III COMPLEMENTARY TYPE NITRIDE TRANSISTORS WITH COMPLEMENTARY POLARIZATION JUNCTIONS
CN110634867B (zh) * 2019-09-10 2023-08-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0565435A1 (fr) * 1992-04-07 1993-10-13 Thomson-Csf Semiconducteurs Specifiques Dispositif semiconducteur à transistors complémentaires
EP1014435A2 (en) * 1996-09-17 2000-06-28 Matsushita Electric Industrial Co., Ltd. Field-effect transistor and method of producing the same
CN102544009A (zh) * 2010-12-08 2012-07-04 中国科学院微电子研究所 一种高迁移率cmos集成单元
CN103548133A (zh) * 2011-06-10 2014-01-29 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
CN104377201A (zh) * 2013-08-12 2015-02-25 飞思卡尔半导体公司 互补氮化镓集成电路及其制作方法
CN106847911A (zh) * 2017-03-28 2017-06-13 成都海威华芯科技有限公司 一种宽禁带iii‑v cmos应变场效应晶体管
CN111129001A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体结构

Also Published As

Publication number Publication date
CN113035934A (zh) 2021-06-25

Similar Documents

Publication Publication Date Title
US9236464B2 (en) Method of forming a high electron mobility transistor
JP5462161B2 (ja) Ｉｉｉ−ｖ族ｍｅｓｆｅｔでのダマシンコンタクト製造方法
KR101108344B1 (ko) 캡층 및 리세스된 게이트를 가지는 질화물계트랜지스터들의 제조방법들
US9543391B2 (en) High electron mobility transistor having reduced threshold voltage variation and method of manufacturing the same
JP2004221325A (ja) 化合物半導体装置及びその製造方法
TW201413952A (zh) 化合物半導體裝置及其製造方法
JP2010206020A (ja) 半導体装置
JP2011238931A (ja) エンハンスメントモード電界効果デバイスおよびそれを製造する方法
JP2008263146A (ja) 半導体装置およびその製造方法
US20200335616A1 (en) Semiconductor devices and methods for fabricating the same
TWI809364B (zh) 半導體裝置、高電子遷移率電晶體以及用於製造其的方法
US8697505B2 (en) Method of forming a semiconductor structure
JP6242678B2 (ja) 窒化物半導体素子及びその製造方法
CN117438457B (zh) 凹槽栅型GaN基HEMT器件及其制备方法
CN113035783B (zh) 石墨烯器件与GaN器件异质集成结构及制备方法
CN114402442A (zh) 氮化物基半导体装置及其制造方法
CN111584628B (zh) 增强型GaN HEMT器件及其制备方法
CN110875383B (zh) 半导体装置及其制造方法
US10411098B2 (en) Semiconductor device and manufacturing method thereof
US10431676B2 (en) Semiconductor device and method for forming the same
CN113035934B (zh) GaN基HEMT器件及其制备方法
TW202329461A (zh) 高電子遷移率電晶體及其製作方法
CN111755330A (zh) 一种半导体结构及其制造方法
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
JP2008118082A (ja) 窒化物半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant