CN104377201A - 互补氮化镓集成电路及其制作方法 - Google Patents

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Abstract

本发明公开了互补氮化镓集成电路及其制作方法。互补GaN集成电路(110，1110)的实施例包括具有第一带隙的GaN层(130，230，730)。具有第二带隙的第二层(140，440，1040)形成于所述GaN层上，从而在所述GaN层和所述第二层之间的接触区域中导致了2DEG(122，222，322，722)。所述第二层具有相对薄的部分和相对厚的部分。第三层(150，550，1050)形成于所述第二层的相对厚的部分上。所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域导致了2DHG(112，512，812，1012)。第一导电类型的晶体管(110，610，1110)包括所述2DHG、所述第二层的所述相对厚的部分和所述第三层，并且第二导电类型的晶体管(120，620，1120)包括所述2DEG和所述第二层的所述相对薄的部分。

Description

互补氮化镓集成电路及其制作方法
技术领域
本发明所描述的主题实施例通常涉及包括多个晶体管的氮化镓(GaN)集成电路。
背景技术
GaN高电子迁移率晶体管(HEMT)是一种类型的场效应晶体管，其中异质结，而不是掺杂区，提供了晶体管的导电通道。在这样的HEMT中，异质结(或通道)存在于具有不同带隙的两层半导体材料之间的接触区域中。例如，在氮化镓(GaN)基HEMT中，二维电子气(2DEG)可存在于在GaN衬底和阻挡层(例如，铝氮化镓(AlGaN)层)之间的接触区域中。2DEG基本上是在异质结自由地在两个维度(即，沿着异质结)，而不是在第三维度(即，垂直穿过器件)移动的电子的浓度。与2DEG相关联的电流可以在触头之间流动，其中所述触头在空间上被放置高于异质结的分离位置。当与更常规的半导体技术(例如，硅基技术)进行比较的时候，虽然已发现GaN基HEMT器件特别适合于高功率，但是高速开关应用、GaN技术对设计师确实存在一些挑战。
附图说明
当结合附图考虑的时候，通过参照详细说明书以及权利要求，可对主题有更完整的理解，在附图中，相同参考符号遍及附图表示相似的元素。
图1是根据示例实施例的互补GaN集成电路的一部分的截面侧视图；
图2-图6图示了根据示例实施例的用于产生图1的互补GaN集成电路的一系列制作步骤的截面侧视图；
图7-图11图示了根据另一个示例实施例的用于产生互补GaN集成电路的实施例的一系列制作步骤的截面侧视图；
图12图示了根据示例实施例的具有附加电连接和电路组件的图1的互补GaN集成电路以提供单相、半桥逆变器；
图13是图12的单相、半桥逆变器的等效示意图；
图14图示了根据示例实施例的具有附加电连接和电路组件的图1的互补GaN集成电路以提供推拉式输出；
图15是图14的推拉式输出的等效示意图；
图16图示了根据示例实施例的具有附加电连接和电路组件的图1的互补GaN集成电路以提供复合晶体管；以及
图17是图16的复合晶体管的等效示意图。
具体实施方式
以下详细说明书本质上仅仅是说明性的，并且不旨在限定主题实施例或这些实施例的应用和使用。如本发明所使用的，词语“示例性”和“示例”意指“用作例子、实例或说明”。本发明中所描述的任何作为“示例”或例子的实施不一定被解释为比其它实施优先或有利。此外，不旨在被先前技术领域、背景、或以下详细描述中的任何明示或暗示的理论所限定。
图1是根据示例实施例的互补GaN集成电路(IC)100的一部分的截面侧视图。根据实施例，IC 100包括第一GaN层130、第二层140、第三层150以及多个触头114、116、118、124、126、128。正如在下面将要更详细描述的，IC 100包括在GaN层130的第一区域132内或其上的第一导电类型(例如，N-沟道或N-类型)的第一晶体管110，以及在GaN层130的第二区域134内或其上的第二和不同导电类型(例如，P-沟道或P-类型)的第二晶体管120。由于晶体管110、120在相同半导体层(即，GaN层130)上形成，所以IC 100和晶体管110、120都被认为是单片的。此外，由于晶体管110、120是不同导电类型，所以IC 100也可被认为是“互补IC(即，具有不同导电类型的晶体管的单片IC)。此外，由于在其上形成晶体管110的基层120是GaN层130，所以IC 100在本发明中可被称为“互补GaN IC”。
GaN层130的顶部部分可用作晶体管110的沟道层，正如在下面将要更详细描述的。在实施例中，GaN层130可以具有在大约2.0微米至大约10.0微米范围内的厚度136。替代地，GaN层130可更厚或更薄。为了增强GaN IC 100的机械稳定性，可使用氮化镓外延在另一个基底衬底(图1中未示出)(例如，块状GaN衬底、硅衬底、碳化硅(SiC)衬底、蓝宝石衬底，等等)上形成GaN层130。换句话说，可被用于实现第一GaN层130的外延生长的基底衬底可以由选自于GaN、硅、SiC、或任何其它合适的材料来形成。在替代实施例中，GaN层130本身可包括基底衬底。因此，本发明所用的术语“GaN层”可以指GaN衬底或生长在基底衬底上的GaN层。根据实施例，GaN层130可由无掺杂剂或非常小量掺杂剂的GaN形成。替代地，为了衬底调谐的目的，氮化镓层130可具有相对小百分比的掺杂剂。例如，GaN层130可以包括多达大约1.0原子百分比的铝(Al)、铟(In)、或其它元素。GaN层130还可包括各种掺杂剂百分比。
可被认为是n-类型供体供应层的第二层140形成于GaN层130的顶面上。在实施例中，第二层140可例如由从III族氮化物的合金形成。例如，第二层140可由选自于AlGaN合金、InAlN合金、InGaN合金、或另一种合适的合金的材料形成。根据具体实施例，第二层140可由具有在大约20％至30％范围内的铝原子百分比的AlGaN合金形成。在替代实施例中，铝的百分比可更低或更高。
GaN层130具有第一带隙，并且第二层140具有第二、相对较宽的带隙。例如，GaN层130可以具有大约3.4电子伏特(eV)的带隙(对于非应变GaN，在295凯氏度数)，而第二层140可以具有大约4.0 eV(对于非应变的阻挡层材料)的带隙。在其它实施例中，第二层140的带隙可更低或更高。在任何情况下，GaN层130的带隙和第二层140的带隙彼此不同。因此，在GaN层130上形成第二层140导致了在GaN层130和第二层140之间的接触区域形成二维电子气(2DEG)122(即，高移动性电子的浓度)。正如在后面将要更详细描述的，2DEG122位于与晶体管110的导电沟道相对应的区域中，并且2DEG 122可提供在晶体管110的载流电极124、126之间流动的电流。在图1所示的IC 100的实施例中，2DEG 122存在于GaN层130的区域132中，因为它对N-沟道晶体管110的运作很重要，但是2DEG 122已被压制在GaN层130的区域134中(即，底层P-沟道晶体管120)。在替代实施例中，正如结合图7-图11一起解释的，2DEG替代地可被允许保留在底层P-沟道晶体管中。
根据实施例，上覆在GaN层130的第一区域132上的第二层140的第一部分具有第一厚度142，并且上覆在GaN层130的第二区域134上的第二层140的第二部分具有大于第一厚度142的第二厚度144。例如，第一厚度142可在大约15纳米(nm)至大约30nm的范围内，并且第二厚度144可在大约40nm至大约100nm范围内。在其它实施例中，第一和第二厚度142、144可小于或大于上述给定范围。
第三层150形成于第二层140的第二部分的顶面上(即，GaN层130的第二区域144上)。在实施例中，第三层150可例如由掺杂了P-类型掺杂剂(例如，镁(Mg)、碳(C)等等)的半导体材料(例如，GaN)形成。在具体示例实施例中，例如，第三层150可由掺杂了Mg的GaN形成，其中Mg掺杂浓度在大约1.0X1017cm-3至大约1.0X 1020cm-3的范围内。在替代实施例中，Mg掺杂浓度可更低或更高。在实施例中，第三层150具有在大约10nm至大约30nm的范围内的厚度152。替代地，第三层150可更薄或更厚。
在实施例中，第三层150具有不同于第二层140的第二带隙的第三带隙。例如，第三层150可具有大约3.5eV的带隙(对于非应变材料)。在其它实施例中，第三层150的带隙可更低或更高。在任何情况下，第三层150的带隙和第二层140的带隙彼此不同。因此，在第二层140上形成第三层150导致了在第三层150和第二层140之间的接触区域处形成二维空穴气(2DHG)112(即，空穴的浓度)。正如在后面将要更详细描述的，2DHG 112位于与晶体管120的导电沟道相对应的区域，并且2DHG 112可一实现在晶体管120的载流电极114、116之间流动的电流。
晶体管110可被认为是电子场效应晶体管(例如，HEMT)，相反，晶体管120可被认为是空穴场效应晶体管。如图所示，晶体管110是“正常导通”晶体管，因为在不存在将以其他方式干扰2DEG 122的连续性，以及因此干扰电流导电触头124、126之间的电流导电的情况下，电流可以在电流导电触头124、126之间流动。根据实施例，可通过给沟道控制触头128应用电压或电流来产生足以中断触头124、126之间的电流导电的电场，其中沟道控制触头128被放置在载流触头之间124、126之间以及2DEG 122上。类似地，如图所示，晶体管120是“正常导通”晶体管，因为在不存在将以其他方式干扰2DHG 112的连续性，以及因此干扰电流导电触头114、116之间的电流导电的情况下，电流可以在电流导电触头114、116之间流动。根据实施例，可通过给沟道控制触头118应用电压或电流来产生足以中断触头114、116之间的电流导电的电场，其中沟道控制触头118被放置在载流触头之间114、116之间以及2DHG 112上。在替代实施例中，晶体管110和/或晶体管120的结构可被修改成使得晶体管110、120中的任一个或两者是“正常断开”晶体管。
连同晶体管110、120，IC 100可以包括附加有源和/或无源器件的任何组合，包括N-沟道晶体管(例如，类似于晶体管110的晶体管)、P-沟道晶体管(例如，类似于晶体管120的晶体管)、二极管、电阻器、电容器、电感器等等，连同各种器件之间的导电互连的任何组合。此外，虽然晶体管110、120被示为彼此直接相邻，但是晶体管110、120可以在空间上彼此分离(虽然仍然在相同的层130上)，其中任何数目的插入器件，和/或一种或多种隔离结构可存在于晶体管110、120之间。例如，一种隔离结构可存在于通过虚线框170表示的区域。在各种实施例中，隔离结构可以包括隔离台面、植入区域或井、和/或沟槽隔离结构。
图2-6图示了根据示例实施例的用于产生图1的互补GaN IC100的一系列制作步骤的截面侧视图。首先参照图2和步骤200，该方法包括在第一GaN层(例如，图1的GaN层130)的顶面上形成第一子层240。根据实施例，第一子层240通过外延直接形成于GaN层230的顶面上。正如前面所讨论的，GaN层230也可以是在作为GaN衬底、硅衬底、SiC衬底、蓝宝石衬底等等的基底衬底上的外延生长层。替代地，GaN层230本身可以是衬底。
在任何情况下，第一子层240可以具有在大约15nm至大约30nm的范围内的厚度242，虽然第一子层240也可更厚或更薄。在实施例中，第一子层240可以例如由III族氮化物的合金(例如，AlGaN合金、InGaN合金、InAlN合金或另一种合适的合金)形成。
根据实施例，GaN层230具有比第一子层240的带隙更窄的带隙。正如前面所讨论的，这将导致在GaN层230和第一子层240之间的接触区域中形成2DEG 222。
现在参照图3和步骤300，图案光致抗蚀剂掩模被应用于第一子层240的顶面上，使得掩模材料310存在于GaN层230的第一区域332上的第一子层240上，并且掩模材料中的开口存在于GaN层230的第二区域334上，从而暴露了第一子层240的一部分。然后执行离子植入过程，以便通过第一子层240将离子320至少植入到2DEG 222的深度。离子植入过程导致了2DEG 222被压制在GaN层230的第二区域334中。因此，这导致了存在于GaN层230的第一区域332中的修改的2DEG 322，但是其被压制在GaN层230的第二区域334中。根据各种实施例，离子植入过程的参数以及为离子植入过程所选的离子320是这样的，使得离子植入过程导致物理损坏结晶半导体材料的结构。更具体地说，离子植入过程导致了在GaN层230和GaN层230的第二区域334内的第一子层240之间的接触区域中形成陷阱。
根据实施例，离子植入过程的离子320被选择，以免在第一子层240或接触区域中创建电荷。例如，离子320可选自于氧(O)、氩(Ar)、或具有非电荷产生特性的其它离子。替代地，离子320可以包括可以在第一子层240和接触区域中创建电荷的材料。例如，在替代实施例中，离子320可选自于镁(Mg)、碳(C)、或具有电荷产生特性的其它离子。
现在参照图4和步骤400，第二子层442形成于第一子层240的未掩膜部分上(即，处于GaN层230的第二区域334中的第一子层240的部分)。第二子层442可由与第一子层240相同的材料或不同的材料形成。在图4中，第一和第二子层240、442之间的边界是由一虚线表示。该线不在后续附图中再现，因为当第一和第二子层240、442的材料相同的时候，可以不存在实际边界。
根据实施例，第二子层442通过外延直接形成于第一子层240的顶面上。第二子层442可以具有在大约25nm至大约70nm范围内的厚度446，使得第一和第二子层240、442的组合厚度444在大约40nm至大约70nm的范围内。第二子层442也可更厚或更薄。形成第二子层442导致了具有可变厚度的第二层440(例如，图1的第二层140)，其覆盖了第一GaN层230。更具体地说，覆盖了GaN层230的第一区域332的第二层440的第一部分具有第一厚度242，并且覆盖了GaN层230的第二区域334的第二层440的第二部分具有大于第一厚度242的第二厚度444。根据实施例，导致了形成第二层440的选择性外延生长可以通过使用诸如二氧化硅、氮化硅的掩模材料310或另一种合适的材料被执行，其中所述另一种合适的材料：1)可以通过选择性湿或干蚀刻在后续制作步骤中被容易地移除；2)可以承受外延温度生长；以及3)不容许在其顶面上发生外延。
现在参照图5和步骤500，第三层550形成于第二层440的顶面上(即，在GaN层230的第二区域344上)。根据实施例，第三层550通过直接在第二层440的顶面上外延而形成。随着掩膜材料310仍然在适当的位置，第三层550仅仅存在于GaN层230的第二区域334上，并且不在GaN层230的第一区域332上。在实施例中，第三层550具有在大约10nm至大约30nm的范围内的厚度552。替代地，第三层550可更薄或更厚。
正如前面所讨论的，在实施例中，第三层550可以例如由掺杂了P-类型掺杂剂的半导体材料(例如，GaN)形成。同样，正如前面所讨论的，第三层550具有不同于第二层440的第二带隙的第三带隙，因此，在第二层440上形成第三层550导致了在第三层550和第二层440之间的接触区域中形成2DHG 512。
现在参照图6和步骤600，掩模材料310可被移除，并且多个导电触头614、616、618、624、626、628可以分别形成于第三层550和第二层240上。更具体地说，为了形成第一、N-沟道晶体管610，电流导电触头624、626都形成于第二层240的覆盖了GaN层230的第一区域332的一部分上的2DEG 322上，并且沟道控制触头628形成于电流导电触头624、626之间。第一晶体管610因此包括第二层440的覆盖了第一区域332的部分、2DEG 322、载流触头624、626以及沟道控制触头628。类似地，为了形成第二P-沟道晶体管620，电流导电触头614、616形成于第三层550上的2DHG 512上，并且沟道控制触头618形成于电流导电触头614、616之间。第二晶体管620因此包括第三层550、第二层440的覆盖了第二区域334的部分、2DHG 512、载流触头614、616以及沟道控制触头618。正如结合图12-17将要讨论的，各种附加电路元件(例如，导线和通孔，以及各种有源和无源器件)然后可电耦合于第一和第二晶体管610、620以形成不同类型的电气电路。
图2-6图示了制作互补GaN IC(例如，图1的IC 100)的方法，其中两个外延过程被用于形成第二层(例如，图1、图4的第二层140、440)。在替代实施例中，正如结合图7-11将要讨论的，在选择性蚀刻过程之后的单个外延过程可被用于形成第二层(例如，图10的第二层1040)。
更具体地说，图7-11图示了根据另一个示例实施例的用于产生互补GaN IC(例如，图11的GaN IC 1105)的实施例的一系列制作步骤的截面侧视图。首先参照图7和步骤700，该方法包括在第一GaN层730(例如，图1的GaN层130)的顶面上形成相对厚的第二层740。根据实施例，第二层740通过外延直接形成于GaN层730的顶面上。正如前面所讨论的，GaN层730也可以是在作为GaN衬底、硅衬底、SiC衬底、蓝宝石衬底等等的基底衬底上的外延生长层。替代地，GaN层730本身可以是衬底。在任何情况下，第二层740可以具有在大约40nm至大约100nm范围内的厚度742，虽然第二层740也可以更厚或更薄。在实施例中，第二层740可以例如由III-族氮化物的合金(例如，AlGaN合金、InGaN合金、InAlN合金或另一种合适的合金)形成。
正如前面所描述的实施例，GaN层730可以具有大约3.5eV的带隙，并且第二层740具有相对较宽的带隙。因此，这导致了在GaN层730和第二层740之间的接触区域中形成2DEG 722。
现在参照图8和步骤800，第三层850形成于第二层740的顶面上。根据实施例，第三层850通过外延直接形成于第二层740的顶面上。在实施例中，第三层850具有在大约10nm至大约30nm的范围内的厚度852。替代地，第三层850可以更薄或更厚。
正如前面所讨论的，在实施例中，第三层850可以例如由掺杂了P-类型掺杂剂的半导体材料(例如，GaN)形成。同样，正如前面所讨论的，第三层850具有不同于第二层740的第二带隙的第三带隙。因此，在第二层740上形成第三层850导致了在第三层850和第二层740之间的接触区域中形成2DHG 812。
现在参照图9和步骤900，图案蚀刻掩模被应用于第三层850的顶面上，使得掩模材料910存在于GaN层730的第二区域934上的第三层850，并且掩模材料中的开口存在于GaN层730的第一区域932上，从而暴露了第三层850的一部分。然后，使用对第三层850和第二层740的材料有选择性的蚀刻剂，执行选择性蚀刻过程。在第二层740被完全蚀刻之前，蚀刻过程终止。
参照图10和步骤1000，随着掩模材料910的移除，蚀刻过程产生了修改的第二层1040，修改的第二层1040包括具有原始厚度742的第一部分1044和具有第二厚度1046的第二部分1044。根据实施例，第二厚度1046在大约15nm至大约30nm的范围内，虽然第二厚度1046也可更大或更小。此外，蚀刻过程产生了修改的第三层1050和修改的2DHG 1012，它们仅仅存在于GaN衬底730的第二区域934上，而不存在于GaN衬底730的第一区域932上。
现在参照图11和步骤1100，多个导电触头1114、1116、1118、1124、1126、1128可以分别形成于第三层1050和第二层1040上。更具体地说，为了形成第一N-沟道晶体管1110，电流导电触头1124、1126形成于第二层1040的覆盖了GaN衬底730的第一区域932上的一部分上，并且沟道控制触头1128形成于导电触头1124，1126之间。第一晶体管1110因此包括第二层1040的覆盖了第一区域932的部分、2DEG722、载流触头1124、1126以及沟道控制触头1128。类似地，为了形成第二P-沟道晶体管1120，电流导电触头1114、1116形成于第三层1050上的2DHG 1012上，并且沟道控制触头1118形成于电流导电触头1114、1116之间。第二晶体管1120因此包括第三层1050、第二层1040的覆盖了第二区域934的部分、2DHG 1012、载流触头1114、1116以及沟道控制触头1118。2DEG 722的在GaN衬底730的第二区域934内的部分不被认为是形成第二晶体管1120的一部分。在任何情况下，第一和第二晶体管1110、1120形成了组合GaN IC 1105的另一个实施例的部分。而且，正如结合图12-17将要讨论的，各种附加电路元件然后可电耦合于第一和第二晶体管1110、1120以形成各种类型的电气电路。虽然图12-17图示了利用图1的互补GaN IC实施例的电路的实施例，但是应了解，图12-17的电路实施例还可以利用图11的互补GaNIC实施例。
图12图示了根据示例实施例的具有附加电连接和电路组件的图1的互补GaN IC以提供单相、半桥、电压源逆变器1200(即，DC至AC转换器)，并且图13是图12的单相、半桥逆变器1200的等效示意图1300。从本质上讲，逆变器1200、1300被配置成从DC电压源(例如，DC电压源1360)产生AC输出波形。
逆变器1200、1300包括至少两个互补晶体管110、120、1310、1320和至少两个二极管1230、1240、1330、1340，其与图12和图13所示的各种导电结构耦合在一起。此外，根据实施例，逆变器1200、1300可以包括至少两个电容器1350、1352(图12中未图示)，它可能起到减少低阶电流谐波被弹回到电压源1360(图12中未图示)的作用。二极管1230、1240、1330、1340和/或电容器1350、1352可单片地与晶体管110、120、1310、1320一起形成，或一些或全部二极管1230、1240、1330、1340和/或电容器1350、1352可形成于不同的衬底上和/或可以是不同的离散组件。
如上所述，逆变器1200、1300是单相半桥逆变器。GaN IC的其它实施例也可被用于形成其它类型的逆变器，包括但不限于单相全桥逆变器、多相逆变器、电流源逆变器、多电平逆变器等等。在图12和图13所示的半桥逆变器1200、1300实施例中，逆变器1200、1300包括两个支架，其中逆变器1200、1300的第一支架包括第一晶体管110、1310和第一二极管1230、1330，并且逆变器1200、1300的第二支架包括第二晶体管120、1320和第二二极管1240、1340。第一二极管1230、1330的阴极耦合于第一晶体管110、1310的第一载流触头124，并且第一二极管1230、1330的阳极耦合于第一晶体管110、1310的第二载流触头126。类似地，第二二极管1240、1340的阴极耦合于第二晶体管120、1320的第一载流触头114，并且第二二极管1240、1340的阳极耦合于第二晶体管120、1320的第二载流触头116。
逆变器1200、1300还包括正输入端子1280、1380；负输入端子1282、1382；第一晶体管控制端子1284、1384；第二晶体管控制端子1286、1386以及输出端子1288、1388。正输入端子1280、1380耦合于第一晶体管110、1310的第一载流端子124，并且被配置成从电压源1360接收正电压。负输入端子1282、1382耦合于第二晶体管120、1320的第二载流端子116，并且被配置成从电压源1360接收负电压。
第一晶体管控制端子1284、1384耦合于第一晶体管110、1310的沟道控制触头128，并且第一晶体管控制端子1284、1384被配置成从控制器(未图示)接收第一开关控制信号。第二晶体管控制端子1286、1386耦合于第二晶体管120、1320的沟道控制触头118，并且第二晶体管控制端子1286、1386被配置成从控制器接收第二开关控制信号。第一和第二开关控制信号被提供，使得晶体管110、120、1310、1320不同时被接通(即，处于导通状态)。更具体地说，开关控制信号被调制(例如，使用脉宽调制、基于载波的技术、空间矢量技术、选择性谐波技术或某种其它调制方案)以便在感兴趣的频率周围产生近似于正弦的波形。
AC输出信号产生于输出端子1288、1388，其耦合于第一晶体管110、1310的第二载流触头126和第二晶体管120、1320的第一载流触头114。输出端子1288、1388被配置成给负载(例如，在图12中未图示的负载1390)提供AC输出信号。
图14图示了根据示例实施例的具有附加电连接和电路组件的图1的互补GaN IC以提供推拉式输出1400，以及图15是图14的推拉式输出1400的等效示意图1500。推拉式输出1400、1500被配置成交替地给连接的负载(例如，在图14中未图示的负载1540)提供电流，或从该连接的负载吸收电流。
推拉式输出1400、1500包括至少两个互补晶体管110、120、1510、1520和比较器1430、1530，其与图14和图15所示的各种导电结构耦合在一起。比较器1430、1530可以单片地与晶体管110、120、1510、1520形成，或比较器1430、1530可形成于不同的衬底上和/或可包括不同的离散组件。
推拉式输出1400、1500还包括第一电源端子1450、1550；第二电源端子1452、1552；输入端子1454、1554和输出端子1456、1556。输入端子1454、1554耦合于比较器1430、1530的第一输入，并且比较器1430、1530的第二输入耦合于输出端子1456、1556。第一电源端子1450、1550耦合于第一晶体管110、1510的第一载流端子124，并且被配置成接收第一参考电压(例如，VSS)。第二电源端子1452、1552耦合于第二晶体管120、1520的第二载流端子116，并且被配置成接收第二参考电压(例如，VDD或接地)。第一晶体管110、1510的第二载流端子126和第二晶体管120、1520的第一载流端子114耦合在一起，并且还耦合于输出端子1456、1556和比较器的第二输入1430、1530。
在操作期间，参考电压被提供给输入端子1454、1554(从而提供给比较器1430、1530的第一输入端子)。比较器1430、1530在其第二输入端子也接收在输出端子1456、1556提供给负载的电压，并且比较器将两个电压值进行比较，并相应地给晶体管110、120、1510、1520提供开关控制信号。在任何给定时间，开关控制信号可以促使第一晶体管110、1510或第二晶体管120、1520导通电流。更具体地说，当第一晶体管110、1510导通(而第二晶体管120、1520不导通)的时候，第一晶体管110、1510给负载1540提供来自电源(未图示)的电流。相反，当第二晶体管120、1520导通(而第一晶体管110、1510不导通)的时候，第二晶体管120、1520将电流从负载下沉到地面或负电源。
图16图示了根据示例实施例的具有附加电连接和电路组件的图1的互补GaN IC以提供复合晶体管1600(也被称为Sziklai对)，以及图17是图16的复合晶体管1600的等效示意图1700。
复合晶体管1600、1700包括至少两个互补晶体管110、120、1710、1720，其与图16和图17所示的各种导电结构耦合在一起。复合晶体管1600、1700还包括输入端子1630、1730；源极端子1632、1732以及漏极端子1634、1734。输入端子1630、1730耦合于第一晶体管110、1710的沟道控制触头128。第一晶体管110、1710的第一载流端子124耦合于第二晶体管120、1720的沟道控制触头118。第二晶体管120的第一载流端子114耦合于源极端子1632、1732。第一和第二晶体管110、120、1710、1720的第二载流端子126、116耦合于漏极端子1634、1734。
除了可以实现各种互补GaN IC实施例的电路的上述例子，各种互补GaN IC实施例可以被实现在各种其它类型的电路中。这种电路包括，但并不限于AC至DC转换器(整流器)、DC至DC转换器、AC至AC转换器、达灵顿对以及各种其它类型的电路。因此，上述给出的例子不旨在是限制性的。
单片集成电路的实施例包括GaN层、第二层和第三层。所述GaN层具有顶面和第一带隙。所述第二层形成于所述GaN层的所述顶面上并且具有第一部分和第二部分。所述第二层具有不同于所述第一带隙的第二带隙，从而在所述GaN层和所述第二层之间的接触区域中导致了2DEG。所述第二层的所述第一部分形成于所述GaN层的第一区域上，并且所述第二层的所述第二部分形成于所述GaN层的第二区域上。所述第三层形成于所述第二层的所述第二部分上。所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域中导致了2DHG。
电子电路的实施例包括单片集成电路，该单片集成电路包括GaN层、第一晶体管和第二晶体管。所述GaN层具有顶面和第一带隙。所述第一晶体管是第一导电类型，并且形成于所述GaN层的所述顶面的第一区域上。所述第一晶体管包括第二层的第一部分、第一和第二载流触头以及第一沟道控制触头。所述第二层具有不同于所述第一带隙的第二带隙，从而在所述GaN层和所述第二层的所述第一部分之间的接触区域中导致了2DEG。所述第一和第二载流触头形成于所述第二层的所述第一部分上以及所述GaN层的所述顶面的所述第一区域上。所述第一沟道控制触头形成于所述第二层的所述第一部分上和所述GaN层的所述顶面的所述第一区域上以及所述第一和第二载流触头之间。所述第二晶体管是第二导电类型，并且形成于所述GaN层的所述顶面的第二区域上。所述第二晶体管包括所述第二层的第二部分、形成于所述第二层的所述第二部分上的第三层、第三和第四载流触头以及第二沟道控制触头。所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域中导致了2DHG。所述第三和第四载流触头形成于所述第三层、所述第二层的所述第二部分、和所述GaN层的所述顶面的所述第二区域上。所述第二沟道控制触头形成于所述第三层、所述第二层的所述第二部分、和所述GaN层的所述顶面的所述第二区域上以及所述第三和第四载流触头之间。
一种制作单片集成电路的方法的实施例包括提供第一氮化镓(GaN)层，该第一氮化镓(GaN)层具有第一带隙；在所述GaN层的顶面上形成第二层，其中所述第二层具有不同于所述第一带隙的第二带隙，从而在所述GaN层和所述第二层之间的接触区域中导致了2DEG。所述第二层具有形成于所述GaN层的所述顶面的第一区域上的第一部分，以及形成于所述GaN层的所述顶面的第二区域上的第二部分。所述方法还包括在所述第二层的所述第二部分上形成第三层，其中所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域中导致了2DHG。
为了简洁，在本发明中没有详细描述常规半导体制作技术。此外，某些术语可同样在本发明中被使用，这只是为了参考的目的，从而不旨在限定，并且除非语境清楚地指示，术语“第一”、“第二”、以及关于结构的其它这样的数字术语不暗示序列或顺序。
正如本发明所使用的，“节点”意指任何内部或外部参考点、连触头、结点、信号线、导电元件等等，其中给定信号、逻辑电平、电压、数据模式、电流或总量存在于这些地方。而且，两个或多个节点可由一个物理元件来实现(并且两个或更多信号可以被多路复用、被调制或以其它方式被区别，即使在共有节点被接收或输出)。
上述描述是指被“连接”或“耦合”在一起的元素或节点或特征。正如本发明所使用的，除非另有明确说明，“连接”意指一个元素被直接联接到(或直接互通)另一个元素，并且不一定是机械地连接。同样，除非另有明确说明，“耦合”意指一个元素被直接或非直接联接到(直接或非直接互通)另一个元素，并且不一定是机械地耦合。因此，虽然附图中所示的示意图描述了一个示例性元素布置，但是在描述的主题的实施例中可提出附加中间元素、器件、特征、或组件。
虽然在上述详细说明中已经提出了至少一个示例性实施例，但是应当认识到还存在大量的变化。还应认识到。示例性实施例或本发明描述的实施例不旨在以任何方式限定范围、适用性、或如权利要求所述之发明主题的配置。而是，前述详细描述将给本领域所属技术人员提供一条便捷的路线图以用于实施本发明所描述的一个或多个实施例。应了解在不脱离权利要求所定义的范围情况下，元素的功能和布置可以做各种变化，所述范围包括在提交本专利申请时侯的已知等同物以及可预见的等同物。

Claims (20)

1.一种单片集成电路，包括：
氮化镓(GaN)层，所述氮化镓(GaN)层具有顶面和第一带隙；
第二层，所述第二层形成于所述氮化镓层的所述顶面上并且具有第一部分和第二部分，其中所述第二层具有不同于所述第一带隙的第二带隙，从而在所述GaN层和所述第二层之间的接触区域中导致了二维电子气(2DEG)，并且其中所述第二层的所述第一部分形成于所述GaN层的第一区域上，而所述第二层的所述第二部分形成于所述GaN层的第二区域上；以及
第三层，所述第三层形成于所述第二层的所述第二部分上，其中所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域中导致了二维空穴气(2DHG)。
2.根据权利要求1所述的单片集成电路，还包括：
第一和第二载流触头，所述第一和第二载流触头形成于所述第二层的所述第一部分上和所述GaN层的所述第一区域上；
第一沟道控制触头，所述第一沟道控制触头形成于所述第二层的所述第一部分上和所述GaN层的所述第一区域上以及所述第一和第二载流触头之间，其中所述第二层的所述第一部分、所述2DEG、所述第一和第二载流触头以及所述第一沟道控制触头形成了具有第一导电类型的第一晶体管的部分；
第三和第四载流触头，所述第三和第四载流触头形成于所述第三层、所述第二层的所述第二部分、和所述GaN层的所述第二区域上；以及
第二沟道控制触头，所述第二沟道控制触头形成于所述第三层、所述第二层的所述第二部分、和所述GaN层的所述第二区域上以及所述第三和第四载流触头之间，其中所述第三层、所述第二层的所述第二部分、所述2DHG、所述第三和第四载流触头以及所述第二沟道控制触头形成了具有第二导电类型的第二晶体管的部分。
3.根据权利要求2所述的单片集成电路，还包括：
位于所述第一晶体管和所述第二晶体管之间的隔离结构，其中所述隔离结构选自于隔离台面、植入区域、植入井以及沟槽隔离结构。
4.根据权利要求1所述的单片集成电路，其中所述第二层是由选自于铝氮化镓(AlGaN)合金、铟氮化铝(InAlN)合金、和铟氮化镓(InGaN)合金的材料形成的。
5.根据权利要求1所述的单片集成电路，其中所述第二层是由具有在20％至30％范围内的铝原子百分比的铝氮化镓(AlGaN)合金形成的。
6.根据权利要求1所述的单片集成电路，其中所述第二层的所述第一部分具有第一厚度，并且所述第二层的所述第二部分具有大于所述第一厚度的第二厚度。
7.根据权利要求6所述的单片集成电路，其中所述第二层的所述第一部分的所述第一厚度在15纳米至30纳米的范围内。
8.根据权利要求6所述的单片集成电路，其中所述第二层的所述第二部分的所述第二厚度在40纳米至100纳米的范围内。
9.根据权利要求1所述的单片集成电路，其中所述2DEG存在于所述第二层的所述第一部分和所述GaN层之间的接触区域中，并且所述2DEG被压制在所述第二层的所述第二部分和所述GaN层之间的接触区域中。
10.根据权利要求1所述的单片集成电路，其中所述2DEG存在于所述第二层的所述第一部分和所述GaN层之间的接触区域中，并且还存在于所述第二层的所述第二部分和所述GaN层之间的接触区域中。
11.根据权利要求1所述的单片集成电路，其中所述第三层包括掺杂了p类型掺杂剂的半导体材料。
12.根据权利要求1所述的单片集成电路，其中所述第三层具有在10纳米至30纳米的范围内的厚度。
13.一种包括单片集成电路的电子电路，包括：
氮化镓(GaN)层，所述氮化镓(GaN)层具有顶面和第一带隙；
第一导电类型的第一晶体管，所述第一导电类型的第一晶体管形成于所述GaN层的所述顶面的第一区域上，其中所述第一晶体管包括：
第二层的第一部分，其中所述第二层具有不同于所述第一带隙的第二带隙，从而在所述GaN层和所述第二层的所述第一部分之间的接触区域中导致了二维电子气(2DEG)；
第一和第二载流触头，所述第一和第二载流触头形成于所述第二层的所述第一部分、以及所述GaN层的所述顶面的所述第一区域上，以及
第一沟道控制触头，所述第一沟道控制触头形成于所述第二层的所述第一部分、和所述GaN层的所述顶面的所述第一区域上以及所述第一和第二载流触头之间；以及
第二导电类型的第二晶体管，所述第二导电类型的第二晶体管形成于所述GaN层的所述顶面的第二区域上，其中所述第二晶体管包括：
所述第二层的第二部分；
第三层，所述第三层形成于所述第二层的所述第二部分上，其中所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域中导致了二维空穴气(2DHG)，
第三和第四载流触头，所述第三和第四载流触头形成于所述第三层、所述第二层的所述第二部分、和所述GaN层的所述顶面的所述第二区域上，以及
第二沟道控制触头，所述第二沟道控制触头形成于所述第三层、所述第二层的所述第二部分、和所述GaN层的所述顶面的所述第二区域上以及所述第三和第四载流触头之间。
14.根据权利要求13所述的电子电路，其中所述电子电路被配置为逆变器，并且所述电子电路还包括：
正输入端子，所述正输入端子耦合于所述第一晶体管的所述第一载流端子，其中所述正输入端子被配置成从电压源接收第一电压；
负输入端子，所述负输入端子耦合于所述第二晶体管的所述第四载流端子，其中所述负输入端子被配置成从所述电压源接收第二电压；
第一晶体管控制端子，所述第一晶体管控制端子耦合于所述第一晶体管的所述第一沟道控制触头，其中所述第一晶体管控制端子被配置成从控制器接收第一开关控制信号；
第二晶体管控制端子，所述第二晶体管控制端子耦合于所述第二晶体管的所述第二沟道控制触头，其中所述第二晶体管控制端子被配置成从控制器接收第二开关控制信号；
第一二极管，所述第一二极管具有第一阴极和第一阳极，其中所述第一阴极耦合于所述第一晶体管的所述第一载流触头，并且所述第一阳极耦合于所述第一晶体管的所述第二载流触头；
第二二极管，所述第二二极管具有第二阴极和第二阳极，所述第二阴极耦合于所述第二晶体管的所述第三载流触头，并且所述第二阳极耦合于所述第二晶体管的所述第四载流触头；
输出端子，所述输出端子耦合于所述第二载流触头和所述第三载流触头，其中所述输出端子被配置成给负载提供AC信号。
15.根据权利要求13所述的电子电路，其中所述电子电路被配置为推拉式输出，并且所述电子电路还包括：
比较器，所述比较器具有第一输入、第二输入和输出，其中所述输出耦合于所述第一晶体管和第二晶体管的所述第一沟道控制触头和第二沟道控制触头；
耦合于所述比较器的所述第一输入的输入端子；
第一电源端子，所述第一电源端子耦合于所述第一晶体管的所述第一载流端子；
第二电源端子，所述第二电源端子耦合于所述第二晶体管的所述第四载流端子；
耦合于所述比较器的所述第二输入的输出端子，其中所述第一晶体管的所述第二载流端子和所述第二晶体管的所述第三载流端子也耦合于该输出端子。
16.根据权利要求13所述的电子电路，其中所述电子电路被配置为复合晶体管，并且所述电子电路还包括：
耦合于所述第一晶体管的所述沟道控制触头的输入端子，其中所述第一晶体管的所述第一载流端子耦合于所述第二晶体管的所述沟道控制触头；
耦合于所述第二晶体管的所述第三载流端子的源极端子；以及
耦合于所述第一晶体管的所述第二载流端子和所述第二晶体管的所述第四载流端子的漏极端子。
17.一种制作单片集成电路的方法，所述方法包括步骤：
提供第一氮化镓(GaN)层，其中所述GaN层具有第一带隙；
在所述GaN层的顶面上形成第二层，其中所述第二层具有不同于所述第一带隙的第二带隙，从而在所述GaN层和所述第二层之间的接触区域中导致了二维电子气(2DEG)，其中所述第二层具有形成于所述GaN层的所述顶面的第一区域上的第一部分，以及形成于所述GaN层的所述顶面的第二区域上的第二部分；以及
在所述第二层的所述第二部分上形成第三层，其中所述第三层具有不同于所述第二带隙的第三带隙，从而在所述第二层和所述第三层之间的接触区域中导致了二维空穴气(2DHG)。
18.根据权利要求17所述的方法，其中形成所述第二层包括：
在所述第一区域和第二区域上形成第一子层，其中所述第一子层具有第一厚度；以及
在所述第一子层的高于所述GaN层的所述第二区域的一部分上，而不在所述第一子层的高于所述GaN层的所述第一区域的一部分上形成第二子层，其中在所述GaN层的所述第二区域上的所述第一子层和第二子层的组合具有大于所述第一厚度的第二厚度。
19.根据权利要求18所述的方法，还包括：
在形成所述第三层之前，将所述2DEG压制在所述GaN层的所述第二区域和所述第二层之间的接触区域中。
20.根据权利要求17所述的所述的方法，还包括：
在所述第二层的所述第一部分、和所述GaN层的所述顶面的所述第一区域上形成第一和第二载流触头；
在所述第二层的所述第一部分、和所述GaN层的所述顶面的所述第一区域上以及所述第一和第二载流触头之间形成第一沟道控制触头，其中所述第二层的所述第一部分、所述2DEG、所述第一和第二载流触头以及所述第一沟道控制触头形成了具有第一导电类型的第一晶体管的部分；
在所述第三层、所述第二层的所述第二部分、和所述GaN层的所述第二区域上形成第三和第四载流触头；以及
在所述第三层、所述第二层的所述第二部分、和所述GaN层的所述顶面的所述第二区域上以及所述第三和第四载流触头之间形成第二沟道控制触头，其中所述第三层、所述第二层的所述第二部分、所述2DHG、所述第三和第四载流触头、以及所述第二沟道控制触头形成了具有第二导电类型的第二晶体管的部分。
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