CN109950310B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制造方法。该半导体结构包括：基底、第一III‑V族化合物层、第二III‑V族化合物层、第三III‑V族化合物层以及第四III‑V族化合物层。基底的上方包括第一区域以及第二区域。第一III‑V族化合物层设置于第一区域内，第二III‑V族化合物层设置于第一III‑V族化合物层上。第一载子通道形成于第一III‑V族化合物层以及第二III‑V族化合物层之间，第二III‑V族化合物层具有第一厚度。第三III‑V族化合物层设置于第二区域内，第四III‑V族化合物层设置于第三III‑V族化合物层上。第二载子通道形成于第四III‑V族化合物层与第三III‑V族化合物层之间，第四III‑V族化合物层具有小于第一厚度的第二厚度。本发明能够降低生产成本以及电路面积。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构，特别是有关于结合被动元件以及高速电子移动晶体管元件的半导体结构及其制造方法。

背景技术

近年来，半导体装置在电脑、消费电子等领域中发展快速。目前，半导体装置技术在金属氧化物半导体场效应晶体管的产品市场中已被广泛接受，具有很高的市场占有率。

近年来，硅上氮化镓(GaN-on-Si)材料为主的装置已成为电源装置的一个具有吸引力的选项。GaN晶体管装置可在靠近AlGaN与GaN异结构间的二维电子云中提供高电子移动率。高电子移动率使得在高频的射频装置仍可得到良好的功率增益。然而，目前的GaN晶体管装置并非各方面皆令人满意。

发明内容

有鉴于此，本发明提出一种半导体结构，包括：一基底、一第一III-V族化合物层、一第二III-V族化合物层、一第三III-V族化合物层以及一第四III-V族化合物层。上述基底的上方包括一第一区域以及一第二区域。上述第一III-V族化合物层设置于上述第一区域内。上述第二III-V族化合物层设置于上述第一III-V族化合物层上，其中一第一载子通道形成于上述第一III-V族化合物层以及上述第二III-V族化合物层之间的一界面上，其中上述第二III-V族化合物层具有一第一厚度。上述第三III-V族化合物层设置于上述第二区域内。上述第四III-V族化合物层，设置于上述第三III-V族化合物层上，其中一第二载子通道形成于上述第四III-V族化合物层与上述第三III-V族化合物层之间的一界面上，其中上述第四III-V族化合物层具有一第二厚度，其中上述第二厚度小于上述第一厚度。

根据本发明的一实施例，半导体结构更包括：一绝缘层。上述绝缘层形成于上述第一区域以及上述第二区域之间。

根据本发明的一实施例，上述绝缘层是利用台面刻蚀(mesa etching)而形成。

根据本发明的另一实施例，上述绝缘层是将氧气或氮气植入上述第一区域以及上述第二区域的III-V族化合物层而形成。

根据本发明的一实施例，上述第一III-V族化合物层与上述第三III-V族化合物层的组成相同。

根据本发明的一实施例，上述第二III-V族化合物层与上述第四III-V族化合物层的组成相同。

根据本发明的一实施例，上述第一III-V族化合物层及上述第三III-V族化合物层包含GaN，上述第二III-V族化合物层及上述第四III-V族化合物层包含AlxGa1-xN，且0<x<1。

根据本发明的一实施例，半导体结构更包括：一栅极结构、一源极区以及一漏极区。上述栅极结构设置于上述第二III-V族化合物层上。上述源极区以及上述漏极区分别设置于上述栅极结构的相对两侧且位于上述第一III-V族化合物层上，其中上述第一载子通道延伸于上述源极区与上述漏极区之间。

根据本发明的一实施例，一高速电子移动晶体管元件形成于上述第一区域中。

根据本发明的一实施例，半导体结构更包括：一第一电极区以及一第二电极区。上述第一电极区设置于上述第三III-V族化合物层上。上述第二电极区设置于上述第三III-V族化合物层上，其中上述第二载子通道延伸于上述第一电极区与上述第二电极区之间。

根据本发明的一实施例，一电阻形成于上述第二区域中。

根据本发明的一实施例，上述电阻的一导电率与上述第二厚度呈正相关，其中上述电阻的一电阻值与上述第二厚度呈负相关。

根据本发明的一实施例，上述第一电极区以及上述第二电极区的一个与上述源极区电连接。

根据本发明的另一实施例，上述第一电极区以及上述第二电极区的一个与上述漏极区电连接。

本发明更提出一种半导体结构的制造方法，包括：提供一基底，其中上述基底的上方包括一第一区域以及一第二区域；将一底部III-V族化合物层形成于上述基底上；将一顶部III-V族化合物层形成于上述底部III-V族化合物层上；以及在上述第一区域以及上述第二区域之间形成一绝缘层，使得上述底部III-V族化合物层划分为一第一III-V族化合物层以及一第三III-V族化合物层，上述顶部III-V族化合物层划分为一第二III-V族化合物层以及一第四III-V族化合物层；其中上述第一III-V族化合物层以及上述第二III-V族化合物层位于上述第一区域内，上述第三III-V族化合物层以及上述第四III-V族化合物层位于上述第二区域内；其中一第一载子通道形成于上述第一III-V族化合物层以及上述第二III-V族化合物层之间的一界面上，一第二载子通道形成于上述第四III-V族化合物层与上述第三III-V族化合物层之间的一界面上。

根据本发明的一实施例，制造方法更包括：将一栅极结构设置于上述第二III-V族化合物层上；以及将一源极区以及一漏极区分别设置于上述栅极结构的相对两侧，其中上述第一载子通道延伸于上述源极区与上述漏极区之间。

根据本发明的一实施例，制造方法更包括：将一第一电极区设置于上述第三III-V族化合物层上；以及将一第二电极区设置于上述第三III-V族化合物层上，其中上述第二载子通道延伸于上述第一电极区以及上述第二电极区之间。

根据本发明的一实施例，上述第二III-V族化合物层具有一第一厚度，其中上述制造方法更包括：刻蚀上述第四III-V族化合物层，使得上述第四III-V族化合物层具有一第二厚度，其中上述第二厚度小于上述第一厚度，其中上述第一电极区以及上述第二电极区之间的一电阻值与上述第二厚度呈负相关。

根据本发明的一实施例，制造方法更包括：将上述第一电极区以及上述第二电极区的一个电连接至上述源极区。

根据本发明的一实施例，制造方法更包括：将上述第一电极区以及上述第二电极区的一个电连接至上述漏极区。

本发明能够降低生产成本以及电路面积。

附图说明

图1是显示根据本发明的一实施例所述的半导体结构的剖面图；

图2是显示根据本发明的一实施例所述的二维电子气浓度与第二厚度的关系图；

图3是显示根据本发明的一实施例所述的半导体结构的上视图；

图4是显示根据本发明的另一实施例所述的半导体结构的上视图；

图5是显示根据本发明的一实施例所述的半导体结构的制造方法的流程图；以及

图6是显示根据本发明的一实施例的驰返式电源转换器的电路图。

附图标号

100、300、400～半导体结构；

100A、300A、400A～第一区域；

100B、300B、400B～第二区域；

110～基底；

120～缓冲层；

130～底部III-V族化合物层；

130A～第一III-V族化合物层；

130B～第三III-V族化合物层；

140～顶部III-V族化合物层；

140A～第二III-V族化合物层；

140B～第四III-V族化合物层；

150A～第一载子通道；

150B～第二载子通道；

160、360、460～绝缘层；

310、410、610～高速电子移动晶体管元件；

320、420、620～电阻；

330、430～导线；

600～返驰式电源转换器；

G～栅极结构；

S～源极区；

D～漏极区；

T1～第一电极；

T2～第二电极；

X1～第一厚度；

X2～第二厚度；

S1～S9～步骤流程。

具体实施方式

以下针对本发明一些实施例的元件基底、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本发明一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的一般技艺者所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。

本发明一些实施例可配合图式一并理解，本发明实施例的图式亦被视为本发明实施例说明的一部分。需了解的是，本发明实施例的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本发明实施例的特征。此外，图式中的结构及装置以示意的方式绘示，以便清楚表现出本发明实施例的特征。

在本发明一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

本发明的实施例是揭露半导体装置的实施例，且上述实施例可被包含于例如微处理器、记忆元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor field-effecttransistors,MOSFETs)、互补式MOS晶体管、双载子接面晶体管(bipolar junctiontransistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中相关技术人员可以了解也可将半导体装置使用于包含其他类型的半导体元件于集成电路之中。

图1是显示根据本发明的一实施例所述的半导体结构的剖面图。如图1所示，半导体结构100包含基底110。基底110包含硅。或者，基底110可包含其他元素半导体，也可包含化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)及磷化铟(indium phosphide)。基底110可包含合金半导体，例如硅锗(silicon germanium)、硅锗碳(silicon germanium carbide)、砷磷化镓(galliumarsenic phosphide)及铟磷化镓(gallium indium phosphide)。在一些实施例，基底110包含外延层，例如，基底110具有位于半导体块材上的外延层。再者，基底110可包含绝缘上覆半导体(semiconductor-on-insulator,SOI)结构。例如，基底110可包含下埋氧化(buriedoxide,BOX)层，其通过例如植氧分离(separation by implanted oxide,SIMOX)或其他适合的技术，例如芯片接合(bonding)和研磨工艺来形成。

如图1所示，半导体装置100亦包含缓冲层120。在一些实施例，缓冲层120设置在基底110上方。缓冲层120的功用为减少基底110与之后形成的III-V族化合物层所产生的应变。缓冲层120可例如为一AlN晶核层及AlGaN过度层的组合。缓冲层120可减小基底110以及之后形成的III-V族化合物层之间晶格错差所造成缺陷。在一些实施例中，缓冲层120的厚度约介于0.5m–2m间。

如图1所示，基底110以及缓冲层120的上方包括第一区域100A以及第二区域100B，其中第一区域100A包括第一III-V族化合物层130A以及第二III-V族化合物层140A。根据本发明的一些实施例，第一III-V族化合物层130A及第二III-V族化合物层140A是具有不同能带隙(band gap)的材料层。根据本发明的一实施例，第一III-V族化合物层130A及第二III-V族化合物层140A是由周期表上第III-V族的元素所形成的化合物所构成，然而，第一III-V族化合物层130A及第二III-V族化合物层140A彼此在组成上是不同的。根据本发明的一实施例，第一III-V族化合物层130A包含GaN层，第二III-V族化合物层140A包含AlxGa1-xN层，其中0<x<1。第一III-V族化合物层130A与第二III-V族化合物层140A彼此直接接触。由于第一III-V族化合物层130A及第二III-V族化合物层140A具有不同能带隙(band gap)，因此在第一III-V族化合物层130A及第二III-V族化合物层140A的界面形成一异质接面(heterojunction)。

第一III-V族化合物层130A可使用含镓的前驱物以及含氮的前驱物，通过有机金属气相外延法(metal organic vapor phase epitaxy,MOVPE)外延长成，含镓的前驱物包含三甲基镓(trimethylgallium,TMG)、三乙基镓(triethylgallium,TEG)或其他合适的化学品；含氮的前驱物包含氨(ammonia,NH3)、叔丁胺(tertiarybutylamine,TBAm)、苯肼(phenyl hydrazine)或其他合适的化学品。在一实施例中，第一III-V族化合物层130A的厚度范围介于约0.5μm至约10μm之间。

如图1所示，第二III-V族化合物层140A外延成长在第一III-V族化合物层130A上方，第二III-V族化合物层140A可使用含铝的前驱物、含镓的前驱物以及含氮的前驱物，通过有机金属气相外延法(MOVPE)外延长成，含铝的前驱物包含三甲基铝(trimethylaluminum,TMA)、三乙基铝(triethylaluminum,TEA)或其他合适的化学品；含镓的前驱物包含三甲基镓(TMG)、三乙基镓(TEG)或其他合适的化学品；含氮的前驱物包含氨(NH3)、叔丁胺(TBA)、苯肼(phenyl hydrazine)或其他合适的化学品。根据本发明的一实施例中，第二III-V族化合物层140A的厚度范围介于约5nm至约50nm之间。

第一III-V族化合物层130A与第二III-V族化合物层140A之间的能带差异(bandgap discontinuity)与压电效应(piezo-electric effect)在第一III-V族化合物层130A与第二III-V族化合物层140A之间的界面附近产生具有高移动传导电子的第一载子通道150A，此第一载子通道150A称为二维电子气(two-dimensional electron gas,2-DEG)，其形成载子通道于第一III-V族化合物层130A与第二III-V族化合物层140A的界面上。

第二区域100B包括第三III-V族化合物层130B以及第四III-V族化合物层140B。如图1所示，第四III-V族化合物层140B形成于第三III-V族化合物层130B上方。根据本发明的一些实施例，第三III-V族化合物层130B及第四III-V族化合物层140B是具有不同能带隙(band gap)的材料层。根据本发明的一实施例，第三III-V族化合物层130B及第四III-V族化合物层140B是由周期表上第III-V族的元素所形成的化合物所构成，然而，第三III-V族化合物层130B及第四III-V族化合物层140B彼此在组成上是不同的。根据本发明的一实施例，第三III-V族化合物层130B包含GaN层，第四III-V族化合物层140B包含AlxGa1-xN层，其中0<x<1。第三III-V族化合物层130B与第四III-V族化合物层140B彼此直接接触。上述形成第三III-V族化合物层130B及第四III-V族化合物层140B的工艺与材料可个别与形成第一III-V族化合物层130A及第二III-V族化合物层140A的工艺与材料相同，在此不再重复叙述。

在此实施例中，第三III-V族化合物层130B与第四III-V族化合物层140B之间的能带差异与压电效应在第三III-V族化合物层130B与第四III-V族化合物层140B之间的界面附近产生具有高移动传导电子的第二载子通道150B，此第二载子通道150B亦为二维电子气，其形成载子通道于第三III-V族化合物层130B与第四III-V族化合物层140B的界面上。

如图1所示，第一区域100A更包括栅极结构G、源极区S以及漏极区D，其中源极区S以及漏极区D形成在栅极结构G的相对两侧，且位于第一III-V族化合物层130A上。根据本发明的一实施例，高速电子移动晶体管元件(High electron mobility transistor,HEMT)形成于一第一区域100A中。

源极区S与漏极区D包含一种或一种以上的导电材料，例如源极区S与漏极区D包含金属，其选自于由钛、铝、镍与金所组成的群组。源极区S与漏极区D可通过物理气相沉积法(physical vapor deposition,PVD)、化学气相沉积法(chemical vapor deposition,CVD)、原子层沉积法(atomic layer deposition,ALD)、涂布、溅射或其他适合的技术形成。在此实施例中，第一载子通道150A延伸于源极区S与漏极区D之间。此外，如图1所示，源极区S与漏极区D可贯穿第二III-V族化合物层140A。

如图1所示，栅极结构G设置于基底110上，且位于第二III-V族化合物层140A的上方。栅极结构G可包含栅极介电层和栅极电极(未绘示)。栅极介电层可包含一层或多层介电材料，例如氧化硅、氮化硅、高介电常数介电材料或其他适合的介电材料。高介电常数介电材料的例子包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、HfO2-Al2O3合金或其他适合的高介电常数介电材料。栅极电极可包含一或多层导体材料，如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物(nickel silicide)、钴硅化物(cobaltsilicide)、氮化钛、氮化钨、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金或其他适合的材料。

如图1所示，第二区域100B更包括第一电极T1以及第二电极T2，其中第一电极T1以及第二电极T2位于第三III-V族化合物层130B上。根据本发明的一实施例，电阻形成于第二区域100B中。

第一电极T1以及第二电极T2包括一种或一种以上的导电材料，例如第一电极T1以及第二电极T2包含金属，其选自于由钛、铝、镍与金所组成的群组。源极区S与漏极区D可通过物理气相沉积法(physical vapor deposition,PVD)、化学气相沉积法(chemical vapordeposition,CVD)、原子层沉积法(atomic layer deposition,ALD)、涂布、溅射或其他适合的技术形成。在此实施例中，第二载子通道150B延伸于第一电极T1以及第二电极T2之间。此外，如图1所示，第一电极T1以及第二电极T2可贯穿第四III-V族化合物层140B。

绝缘层160形成于第一区域100A以及第二区域之间。根据本发明的一实施例，绝缘层160是利用台面刻蚀(mesa etching)而形成。

根据本发明的另一实施例，当底部III-V族化合物层130先形成于缓冲层120上而顶部III-V族化合物层140再形成于底部III-V族化合物层130时，氧气或氮气被植入至第一区域100A以及第二区域100B之间的底部III-V族化合物层130以及顶部III-V族化合物层140，因而形成绝缘层160。

因此，绝缘层160将底部III-V族化合物层130划分为第一III-V族化合物层130A以及第三III-V族化合物层130B，并将顶部III-V族化合物层140划分为第二III-V族化合物层140A以及第四III-V族化合物层140B。

如图1所示，第二III-V族化合物层140A具有第一厚度X1，第四III-V族化合物层140B具有第二厚度X2。根据本发明的一实施例，设计者可利用刻蚀(etching)技术调整第二厚度X2，而达到第一电极区T1以及第二电极区T2之间的目标电阻值。

图2是显示根据本发明的一实施例所述的二维电子气浓度与第二厚度的关系图。如图2所示，当第二厚度X2降低时，二维电子气浓度随之降低。也就是，当第四III-V族化合物层140B的第二厚度X2降低时，第二载子通道150B的二维电子气的浓度随之降低，使得第二载子通道150B的通道电阻上升。因此，第一电极T1以及第二电极T2之间的电阻值与第二厚度X2呈负相关。根据本发明的一实施例，第二厚度X2小于第一厚度X1。

在此实施例中，绝缘层160将底部III-V族化合物层130划分为第一III-V族化合物层130A以及第三III-V族化合物层130B，将顶部III-V族化合物层140划分为第二III-V族化合物层140A以及第四III-V族化合物层140B。接着，再将第四III-V族化合物层140B的厚度刻蚀至第二厚度X2，以达成第一电极区T1以及第二电极区T2之间的目标电阻值。

图3是显示根据本发明的一实施例所述的半导体结构的上视图。如图3所示，半导体结构300包括第一区域300A、第二区域300B以及绝缘层360，其中高速电子移动晶体管元件310形成于第一区域300A中，电阻320形成于第二区域300B中，绝缘层360位于第一区域300A以及第二区域300B之间。图3的第一区域300A对应至图1的第一区域100A，图3的第二区域300B对应至图1的第二区域300B。

根据本发明的一实施例，如图3所示，第一电极区T1通过导线330电连接至源极区S。根据本发明的另一实施例，图3中第一电极区T1以及第二电极区T2的位置可互换。换句话说，第一电极区T1以及第二电极区T2的任一个可通过导线330电连接至高速电子移动晶体管元件310的源极区S。

图4是显示根据本发明的另一实施例所述的半导体结构的上视图。如图4所示，半导体结构400包括第一区域400A、第二区域400B以及绝缘层460，其中高速电子移动晶体管元件410形成于第一区域400A中，电阻420形成于第二区域400B中，绝缘层460位于第一区域400A以及第二区域400B之间。将图4与图3相比，高速电子移动晶体管元件410的源极区S以及漏极区D的位置与高速电子移动晶体管元件310的源极区S以及漏极区D的位置不同。

根据本发明的一实施例，如图4所示，第一电极区T1通过导线430电连接至源极区S。根据本发明的另一实施例，图4中第一电极区T1以及第二电极区T2的位置可互换。换句话说，第一电极区T1以及第二电极区T2的任一个可通过导线430电连接至高速电子移动晶体管元件410的源极区S。

图5是显示根据本发明的一实施例所述的半导体结构的制造方法的流程图。以下针对图5的描述将搭配图1、图3、图4，以利详细说明。如图5所示，首先提供图1的基底110(步骤S1)，其中基底110的上方包括第一区域100A以及第二区域100B。将底部III-V族化合物层130形成于基底110上(步骤S2)，并且将顶部III-V族化合物层140形成于底部III-V族化合物层130上(步骤S3)。

在第一区域100A以及第二区域100B之间形成绝缘层160(步骤S4)，使得底部III-V族化合物层130被划分为第一III-V族化合物层130A以及第三III-V族化合物层130B，顶部III-V族化合物层140也被划分为第二III-V族化合物层140A以及第四III-V族化合物层140B。第一III-V族化合物层130A以及第二III-V族化合物层140A位于第一区域100A内，第三III-V族化合物层130B以及第四III-V族化合物层140B位于第二区域100B内。第一载子通道150A形成于第一III-V族化合物层130A以及第二III-V族化合物层140A之间的界面上，第二载子通道150B形成于第三III-V族化合物层130B以及第四III-V族化合物层140B之间的界面上。

接着，将栅极结构G设置于第二III-V族化合物层140A上(步骤S5)，并且将源极区S以及漏极区D分别设置于栅极结构G的相对两侧(步骤S6)，其中第一载子通道150A延伸于源极区S与漏极区D之间。

将第一电极区T1以及第二电极区T2设置于第三III-V族化合物层130B上(步骤S7)，其中第二载子通道150B延伸于第一电极区T1以及第二电极区T2之间。刻蚀第四III-V族化合物层140B(步骤S8)，用以调整第四III-V族化合物层140B的厚度小于第二III-V族化合物层140A的厚度，其中第一电极区T1以及第二电极区T2之间的电阻值与第四III-V族化合物层140B的厚度呈负相关。

将第一电极区T1以及第二电极区T2的任一个电连接至源极区S或漏极区D(步骤S9)。也就是，第一电极区T1以及第二电极区T2的任一个可电连接至源极区S(如图3所示)，或是第一电极区T1以及第二电极区T2的任一个可电连接至漏极区D(如图4所示)。

由于高速电子移动晶体管元件以及电阻形成于同一半导体结构上，在某些电路应用时能够减少物料清单(Bill Of Material,BOM)上的一个电阻需求，因此能够降低生产成本以及电路面积。

图6是显示根据本发明的一实施例的驰返式电源转换器的电路图。如图6所示，返驰式电源转换器600包括高速电子移动晶体管元件610以及电阻620，其中高速电子移动晶体管元件610以及电阻620相互耦接。本发明提出的结合高速电子移动晶体管元件以及电阻的半导体结构的单一元件，能够轻易置换高速电子移动晶体管元件610以及电阻620，因而省下电阻620的需求与电路面积。并且，本发明提出的半导体结构相较于一般仅具有高速电子移动晶体管元件610的半导体结构能够提供设计者更多的设计弹性。图6的返驰式电源转换器600为应用本发明所提出的半导体结构的一实施例，并非以任何形式限定于此。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中相关技术人员可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (16)

1.一种半导体结构，其特征在于，包括：

一基底，其中所述基底的上方包括一第一区域以及一第二区域；

一第一III-V族化合物层，设置于所述第一区域内；

一第二III-V族化合物层，设置于所述第一III-V族化合物层上，其中一第一载子通道形成于所述第一III-V族化合物层以及所述第二III-V族化合物层之间的一界面上，其中所述第二III-V族化合物层具有一第一厚度；

一第三III-V族化合物层，设置于所述第二区域内；以及

一第四III-V族化合物层，设置于所述第三III-V族化合物层上，其中一第二载子通道形成于所述第四III-V族化合物层与所述第三III-V族化合物层之间的一界面上，其中所述第四III-V族化合物层具有一第二厚度，其中所述第二厚度小于所述第一厚度，其中一电阻形成于所述第二区域中，其中所述电阻的一导电率与所述第二厚度呈正相关，其中所述电阻的一电阻值与所述第二厚度呈负相关。

2.如权利要求1所述的半导体结构，其特征在于，更包括：

一绝缘层，形成于所述第一区域以及所述第二区域之间。

3.如权利要求2所述的半导体结构，其特征在于，所述绝缘层是利用台面刻蚀而形成。

4.如权利要求2所述的半导体结构，其特征在于，所述绝缘层是将氧气或氮气植入所述第一区域以及所述第二区域的III-V族化合物层而形成。

5.如权利要求1所述的半导体结构，其特征在于，所述第一III-V族化合物层与所述第三III-V族化合物层的组成相同。

6.如权利要求5所述的半导体结构，其特征在于，所述第二III-V族化合物层与所述第四III-V族化合物层的组成相同。

7.如权利要求1所述的半导体结构，其特征在于，所述第一III-V族化合物层及所述第三III-V族化合物层包含GaN，所述第二III-V族化合物层及所述第四III-V族化合物层包含AlxGa1-xN，且0<x<1。

8.如权利要求1所述的半导体结构，其特征在于，更包括：

一栅极结构，设置于所述第二III-V族化合物层上；

一源极区；以及

一漏极区，其中所述源极区以及所述漏极区分别设置于所述栅极结构的相对两侧且位于所述第一III-V族化合物层上，其中所述第一载子通道延伸于所述源极区与所述漏极区之间。

9.如权利要求8所述的半导体结构，其特征在于，一高速电子移动晶体管元件形成于所述第一区域中。

10.如权利要求8所述的半导体结构，其特征在于，更包括：

一第一电极区，设置于所述第三III-V族化合物层上；以及

一第二电极区，设置于所述第三III-V族化合物层上，其中所述第二载子通道延伸于所述第一电极区与所述第二电极区之间。

11.如权利要求10所述的半导体结构，其特征在于，所述第一电极区以及所述第二电极区的一个与所述源极区电连接。

12.如权利要求10所述的半导体结构，其特征在于，所述第一电极区以及所述第二电极区的一个与所述漏极区电连接。

13.一种半导体结构的制造方法，其特征在于，包括：

提供一基底，其中所述基底的上方包括一第一区域以及一第二区域；

将一底部III-V族化合物层形成于所述基底上；

将一顶部III-V族化合物层形成于所述底部III-V族化合物层上；以及

在所述第一区域以及所述第二区域之间形成一绝缘层，使得所述底部III-V族化合物层划分为一第一III-V族化合物层以及一第三III-V族化合物层，所述顶部III-V族化合物层划分为一第二III-V族化合物层以及一第四III-V族化合物层；

其中所述第一III-V族化合物层以及所述第二III-V族化合物层位于所述第一区域内，所述第三III-V族化合物层以及所述第四III-V族化合物层位于所述第二区域内；

其中一第一载子通道形成于所述第一III-V族化合物层以及所述第二III-V族化合物层之间的一界面上，一第二载子通道形成于所述第四III-V族化合物层与所述第三III-V族化合物层之间的一界面上；

将一第一电极区设置于所述第三III-V族化合物层上；

将一第二电极区设置于所述第三III-V族化合物层上，其中所述第二载子通道延伸于所述第一电极区以及所述第二电极区之间；以及

刻蚀所述第四III-V族化合物层，使得所述第四III-V族化合物层具有一第二厚度，其中所述第二III-V族化合物层具有一第一厚度，其中所述第二厚度小于所述第一厚度，其中所述第一电极区以及所述第二电极区之间的一电阻值与所述第二厚度呈负相关。

14.如权利要求13所述的制造方法，其特征在于，更包括：

将一栅极结构设置于所述第二III-V族化合物层上；以及

将一源极区以及一漏极区分别设置于所述栅极结构的相对两侧，其中所述第一载子通道延伸于所述源极区与所述漏极区之间。

15.如权利要求14所述的制造方法，其特征在于，更包括：

将所述第一电极区以及所述第二电极区的一个电连接至所述源极区。

16.如权利要求14所述的制造方法，其特征在于，更包括：

将所述第一电极区以及所述第二电极区的一个电连接至所述漏极区。

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