TW202416507A

TW202416507A - 電子裝置以及半導體裝置

Info

Publication number: TW202416507A
Application number: TW111138742A
Authority: TW
Inventors: 魏旭志; 温文瑩
Original assignee: 新唐科技股份有限公司
Filing date: 2022-10-13
Publication date: 2024-04-16

Abstract

本發明提出一種電子裝置，包括第一電晶體以及電阻。第一電晶體包括第一閘極端、第一源極端以及第一汲極端，且第一電晶體係為常開電晶體。電阻耦接於第一閘極端以及第一源極端之間，且環繞上述第一電晶體。

Description

電子裝置以及半導體裝置

本發明係有關於一種由氮化鎵電晶體以及N型電晶體串疊所形成之電子裝置，特別係有關於一種提高放電能力以及降低延遲之由氮化鎵電晶體以及N型電晶體串疊所形成之電子裝置。

近年來，半導體裝置在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。為了符合高壓的應用，往往使用氮化鎵空乏型電晶體結合常閉型電晶體作為開關。然而，組合而成的高壓開關往往具有放電能力不佳以及高延遲時間的問題，因此有必要針對組合之高壓開關進行優化。

本發明提出了一種結合氮化鎵空乏型電晶體以及電阻之電子裝置，用以改善當氮化鎵空乏電晶體結合常閉型電晶體作為開關時氮化鎵空乏型電晶體之源極端的放電不佳以及震盪現象，進而提高反應速度。此外，本發明更提出了一種結合氮化鎵空乏型電晶體以及電阻之半導體裝置，利用最少的面積產生最大的電阻值。

有鑑於此，本發明提出一種電子裝置，包括一第一電晶體以及一電阻。上述第一電晶體包括一第一閘極端、一第一源極端以及一第一汲極端，其中上述第一電晶體係為一常開型電晶體。上述電阻耦接於上述第一閘極端以及上述第一源極端之間，且環繞上述第一電晶體。

根據本發明之一實施例，上述電子裝置更包括一第二電晶體。上述第二電晶體包括一第二閘極端、一第二源極端以及一第二汲極端，其中上述第二源極端耦接至上述第一閘極端，上述第二汲極端耦接至上述第一源極端。上述第二電晶體係為一常閉型電晶體。

根據本發明之一實施例，上述電子裝置形成一電晶體，上述電晶體包括一閘極端、一源極端以及一汲極端，其中上述第二閘極端係形成上述閘極端，上述第二源極端係形成上述源極端，上述第一汲極端係形成上述汲極端。當上述電晶體不導通時，上述電阻用以將上述第一源極端放電至上述第二源極端。

根據本發明之一實施例，上述第一電晶體係為一氮化鎵空乏型電晶體，上述第二電晶體係為一N型電晶體。

根據本發明之一實施例，上述第一電晶體更包括一基板、一第一III-V族化合物層、一第二III-V族化合物層、一閘極結構以及一源極區域及一汲極區域。上述第一III-V族化合物層設置於上述基板上。上述第二III-V族化合物層設置於上述第一III-V族化合物層上，一第一載子通道形成於上述第一III-V族化合物層與上述第二III-V族化合物層之間的一界面上。上述閘極結構設置於上述第二III-V族化合物層上，用以形成上述第一閘極端。上述源極區域及上述汲極區域設置於上述閘極結構的相對兩側，其中上述第一載子通道延伸於上述源極區域與上述汲極區域之間。上述源極區域以及上述汲極區域用以分別形成上述第一源極端以及上述第一汲極端。

根據本發明之一實施例，上述電子裝置更包括一第三III-V族化合物層以及一第四III-V族化合物層。上述第三III-V族化合物層設置於上述基板上且環繞上述第一III-V族化合物層。上述第四III-V族化合物層設置於上述第三III-V族化合物層上且環繞上述第二III-V族化合物層，其中一第二載子通道形成於上述第三III-V族化合物層與上述第四III-V族化合物層之間的一界面上。上述電阻係形成於上述第二載子通道。

根據本發明之一實施例，上述第一載子通道以及上述第二載子通道係為電性隔離。

根據本發明之一實施例，上述第二載子通道與上述源極區域及/或上述第二載子通道與上述汲極區域具有一間距，上述間距約為2微米至10微米之間。

本發明更提出一種半導體裝置，包括一基板、一第一III-V族化合物層、一第二III-V族化合物層、一閘極結構、一源極區域及一汲極區域、一第三III-V族化合物層以及一第四III-V族化合物層。上述第一III-V族化合物層設置於上述基板上。上述第二III-V族化合物層設置於上述第一III-V族化合物層上，其中一第一載子通道形成於上述第一III-V族化合物層與上述第二III-V族化合物層之間的一界面上。上述閘極結構設置於上述第二III-V族化合物層上。上述源極區域及上述汲極區域設置於上述閘極結構的相對兩側，其中上述第一載子通道延伸於上述源極區域與上述汲極區域之間。上述第三III-V族化合物層設置於上述基板上且環繞上述第一III-V族化合物層。上述第四III-V族化合物層設置於上述第三III-V族化合物層上且環繞上述第二III-V族化合物層，其中一第二載子通道形成於上述第四III-V族化合物層與上述第三III-V族化合物層之間的一界面上。上述第一載子通道以及上述第二載子通道係為電性分離。

根據本發明之一實施例，上述第二載子通道包括一第一端以及一第二端，其中上述第一端耦接至上述閘極結構，上述第二端耦接至上述源極區域。

根據本發明之一實施例，上述半導體裝置更包括一隔離結構。上述隔離結構設置於上述第一III-V族化合物層以及上述第三III-V族化合物層之間以及上述第二III-V族化合物層以及上述第四III-V族化合物層之間。

根據本發明之一實施例，上述第二載子通道與上述源極區域及/或上述第二載子通道與上述汲極區域具有一間距，其中上述間距約為2微米至10微米之間。

根據本發明之一實施例，上述半導體裝置更包括一第五III-V族化合物層以及一第六III-V族化合物層。上述第五III-V族化合物層設置於上述板上。上述第六III-V族化合物層設置於上述第五III-V族化合物層上。上述隔離結構係形成於上述第五III-V族化合物層中，並將上述第五III-V族化合物層劃分為上述第一III-V族化合物層以及上述第三III-V族化合物層。上述隔離結構更形成於上述第六III-V族化合物層中，並將上述第六III-V族化合物層劃分為上述第二III-V族化合物層以及上述第四III-V族化合物層。

根據本發明之一實施例，對上述第五III-V族化合物層以及上述第六III-V族化合物層進行離子佈值，而於上述第五III-V族化合物層以及上述第六III-V族化合物層中形成上述隔離結構。

根據本發明之一實施例，利用蝕刻製程將上述第五III-V族化合物層劃分為上述第一III-V族化合物層以及上述第三III-V族化合物層，並且利用蝕刻製程將上述第六III-V族化合物層劃分為上述第二III-V族化合物層以及上述第四III-V族化合物層，再於上述第一III-V族化合物層以及上述第三III-V族化合物層之間以及上述第二III-V族化合物層以及上述第四III-V族化合物層之間形成上述隔離結構。

以下說明為本揭露的實施例。其目的是要舉例說明本揭露一般性的原則，不應視為本揭露之限制，本揭露之範圍當以申請專利範圍所界定者為準。

值得注意的是，以下所揭露的內容可提供多個用以實踐本揭露之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本揭露之精神，並非用以限定本揭露之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包括多個不同的實施例，包括該等特徵直接接觸，或者包括其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

第1圖係顯示根據本發明之一實施例所述之電子裝置之示意圖。如第1圖所示，電子裝置100包括第一電晶體110以及第二電晶體120。根據本發明之一實施例，第一電晶體110係為常開型電晶體，第二電晶體120係為常閉型電晶體。根據本發明之一些實施例，第一電晶體110係為氮化鎵空乏型電晶體，第二電晶體120係為N型電晶體。

如第1圖所示，第一電晶體110包括第一閘極端G1、第一源極端S1以及第一汲極端D1。第二電晶體120包括第二閘極端G2、第二源極端S2以及第二汲極端D2，其中第二源極端S2耦接至第一閘極端G1，第二汲極端D2耦接至第一源極端S1。

如第1圖所示，電子裝置100更形成一電晶體，且包括閘極端G、源極端S以及汲極端D，其中第二閘極端G2係形成閘極端G，第二源極端S2係形成源極端S，第一汲極端D1係形成汲極端D。

第2圖係顯示根據本發明之一實施例所述之第1圖之電子裝置之波形圖。如第2圖所示，在第一期間T1時，電子裝置100之閘極端G接收高電壓位準，使得第二電晶體120導通，並且下拉第一源極端S1之電壓。由於第一電晶體110係為常開電晶體，因此電子裝置100係為導通狀態，並且電流自汲極端D流至源極端S。

在第二期間T2時，閘極端G接收之電壓自高電壓位準轉換至低電壓位準，因此第二電晶體T2不導通，進而使得電子裝置100係為不導通狀態。第一源極端S1之電壓在轉換的瞬間會產生震盪的現象，並且降低電子裝置100之反應速度。因此，有必要針對第一源極端S1之震盪現象予以改進。

第3圖係顯示根據本發明之另一實施例所述之電子裝置之示意圖。將第3圖之電子裝置300與第1圖之電子裝置100相比，電子裝置300更包括電阻R，其中電阻R係耦接於第一閘極端G1以及第一源極端S1之間。根據本發明之一實施例，電阻R之電阻值係根據可接受之漏電程度而定。

第4圖係顯示根據本發明之另一實施例所述之第3圖之電子裝置之波形圖。將第4圖之波形圖400與第2圖之波形圖200相比，由於電阻R提供第一源極端S1一放電路徑至第二源極端S2(亦即，第二源極端S2具有電子裝置300之最低電壓位準)，因此相較於波形圖200，波形圖400之第二期間T2之第一源極端S1之震盪現象明顯的被抑制。

第5A-5B圖係顯示根據本發明之一些實施例所述之半導體裝置之上視圖。如第5A-5B圖所示，半導體裝置500A以及半導體裝置500B皆包括主動區域510以及電阻R，其中主動區域510以及電阻R係形成於相同的基板上。根據本發明之一實施例，主動區域510用以形成第3圖之第一電晶體110，電阻R用以形成第3圖之電阻R。

如第5A圖所示，半導體裝置500A之電阻R係位於主動區域510之側邊。如第5B圖所示，主動區域510之電阻R係環繞於第一電晶體110之周圍。根據本發明之一實施例，隨著主動區域510之面積的縮小，在電阻R具有相同長度的條件下，半導體裝置500A所需要之面積較半導體裝置500B所需要之面積更大。

換句話說，當主動區域510之面積的縮小時，半導體裝置500B之電阻R環繞主動區域510之佈局方式可利用較小的面積下，產生較大的電阻值。

第6圖係顯示根據本發明之一實施例所述之第5B圖之半導體裝置之剖面圖。如第6圖所示，半導體裝置600包括基板610。基板610包括矽。或者，基板610可包括其他元素半導體，也可包括化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)及磷化銦(indium phosphide)。基板610可包括合金半導體，例如矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)及銦磷化鎵(gallium indium phosphide)。根據本發明之一些實施例，基板610包括磊晶層，例如，基板610具有位於半導體塊材上的磊晶層。再者，基板610可包括絕緣上覆半導體(semiconductor-on-insulator, SOI)結構。例如，基板610可包括下埋氧化(buried oxide, BOX)層，其藉由例如植氧分離(separation by implanted oxide, SIMOX)或其他適合的技術，例如晶圓接合(bonding)和研磨製程來形成。

如第6圖所示，半導體裝置600包括緩衝層620。根據本發明之一些實施例，緩衝層620設置在基板610上方。緩衝層620之功用為減少基板610與之後形成的III-V族化合物層所產生的應變。緩衝層620可例如為一AlN晶核層及AlGaN過度層之組合。緩衝層620可減小基板610以及之後形成的III-V族化合物層之間晶格錯差所造成缺陷。根據本發明之一些實施例，緩衝層620之厚度約介於0.5微米至2微米之間。根據本發明之其他實施例，半導體裝置600亦可不包括緩衝層620，在此係以半導體裝置600包括緩衝層進行說明解釋，並未以任何形式限定於此。

如第6圖所示，半導體裝置600亦包括第一III-V族化合物層630A以及形成於第一III-V族化合物層630A上方的第二III-V族化合物層640A。根據本發明之一些實施例，第一III-V族化合物層630A以及第二III-V族化合物層640A是具有不同能帶隙(band gap)的材料層。根據本發明之一實施例，第一III-V族化合物層630A以及第二III-V族化合物層640A是由週期表上第III-V族的元素所形成的化合物所構成，然而，第一III-V族化合物層630A以及第二III-V族化合物層640A彼此在組成上是不同的。

在一些實施例中，第一III-V族化合物層630A包括GaN層，第二III-V族化合物層640A包括Al _xGa _1-xN層，其中0＜x＜1。第一III-V族化合物層630A與第二III-V族化合物層640A彼此直接接觸。由於第一III-V族化合物層630A及第二III-V族化合物層640A具有不同能帶隙(band gap)，因此在第一III-V族化合物層630A以及第二III-V族化合物層640A的界面形成一異質接面(heterojunction)。

第一III-V族化合物層630A可使用含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(metal organic vapor phase epitaxy, MOVPE)磊晶長成，含鎵的前驅物包括三甲基鎵(trimethylgallium, TMG)、三乙基鎵(triethylgallium, TEG)或其他合適的化學品；含氮的前驅物包括氨(ammonia, NH3)、叔丁胺(tertiarybutylamine, TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，第一III-V族化合物層630A的厚度範圍介於約0.5微米至約10微米之間。

如第6圖所示，第二III-V族化合物層640A磊晶成長在第一III-V族化合物層630A上方，第二III-V族化合物層640A可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(MOVPE)磊晶長成，含鋁的前驅物包括三甲基鋁(trimethylaluminum, TMA)、三乙基鋁(triethylaluminum, TEA)或其他合適的化學品；含鎵的前驅物包括三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包括氨(NH3)、叔丁胺(TBA)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，第二III-V族化合物層640A的厚度範圍介於約5奈米至約50奈米之間。

第一III-V族化合物層630A與第二III-V族化合物層640A之間的能帶差異(band gap discontinuity)與壓電效應(piezo-electric effect)在第一III-V族化合物層630A與第二III-V族化合物層640A之間的界面附近產生具有高移動傳導電子的第一載子通道650A，此第一載子通道650A稱為二維電子氣(two-dimensional electron gas, 2-DEG)，其形成載子通道於第一III-V族化合物層630A與第二III-V族化合物層640A的界面上。

在一些實施例中，如第6圖所示，半導體裝置600更包括第三III-V族化合物層630B與第四III-V族化合物層640B。如第6圖所示，第三III-V族化合物層630B環繞第一III-V族化合物層630A，第四III-V族化合物層640B環繞第二III-V族化合物層640A，第四III-V族化合物層640B形成於第三III-V族化合物層630B上方。

在一些實施例，第三III-V族化合物層630B包括GaN層，第四III-V族化合物層640B包括Al _xGa _1-xN層，其中0＜x＜1。第三III-V族化合物層630B與第四III-V族化合物層640B彼此直接接觸。上述形成第三III-V族化合物層630B及第四III-V族化合物層640B的製程與材料可個別與形成第一III-V族化合物層630A以及第二III-V族化合物層640A的製程與材料相同或相似，在此不再重複敘述。

在此實施例中，第三III-V族化合物層630B與第四III-V族化合物層640B之間的能帶差異與壓電效應在第三III-V族化合物層630B與第四III-V族化合物層640B之間的界面附近產生具有高移動傳導電子的第二載子通道650B，此第二載子通道650B亦為二維電子氣，其形成載子通道於第三III-V族化合物層630B與第四III-V族化合物層640B的界面上。

如第6圖所示，半導體裝置600也包括隔離結構660，設置於第一III-V族化合物層630A以及第三III-V族化合物層630B之間以及第二III-V族化合物層640A以及第四III-V族化合物層640B之間，並且進一步將第一載子通道650A以及第二載子通道650B電性隔離。

如第6圖所示，半導體裝置600也包括閘極結構670、源極區域680以及汲極區域690。源極區域680與汲極區域690形成在閘極結構670的相對兩側。源極區域680與汲極區域690包括一種或一種以上的導電材料，例如源極區域680以及汲極區域690包括金屬，其係選自於由鈦、鋁、鎳與金或其合金或其氮化物所組成的群組。源極區域680與汲極區域690可藉由物理氣相沈積法(physical vapor deposition, PVD)、化學氣相沉積法(chemical vapor deposition, CVD)、原子層沉積法(atomic layer deposition, ALD)、塗佈、濺鍍或其他適合的技術形成。在此實施例中，第一載子通道650A延伸於源極區域680與汲極區域690之間。此外，如第6圖所示，源極區域680與汲極區域690可貫穿第二III-V族化合物層640A。根據本發明之一實施例，源極區域680與汲極區域690係為歐姆接觸。

根據本發明之一實施例，閘極結構670形成第3圖之第一閘極端G1，源極區域680形成第3圖之第一源極端S1，汲極區域690形成第3圖之第一汲極端D1，第二載子通道650B形成第3圖之電阻R。如第6圖所示，第二載子通道650B以及源極區域680與第二載子通道650B以及汲極區域690之間具有間距SP，並且間距SP根據源極區域680與汲極區域690所接收之電壓值而定。根據本發明之一些實施例，間距SP約為2微米至10微米。

第7圖係顯示根據本發明之另一實施例所述之半導體裝置之上視圖。如第7圖所示，半導體裝置700包括主動區域710以及電阻R，其中主動區域710對應第6圖之第一載子通道650A，電阻R對應第6圖之第二載子通道650B。將半導體裝置700與第5B圖之半導體裝置500B相比，電阻R環繞主動區域710的圈數比半導體裝置500B更多。

換句話說，當電阻R之電阻值不夠時，用以形成電阻R之第二載子通道650B可圍繞主動區域710任意圈數，以達成目標電阻值。如第7圖所示，電阻R包括第一端TM1以及第二端TM2，其中第一端TM1以及第二端TM2分別耦接至第6圖之閘極結構670或源極區域680(第7圖並未顯示)。

第8A-8D係顯示根據本發明之一實施例所述之半導體結構之製造方法之流程圖。如第8A圖所示，首先提供基板610，再將緩衝層620、第五III-V族化合物層810以及第六III-V族化合物層820依序設置於基板610之上。

如第8B圖所示，形成第一光阻層831、第二光阻層832以及第三光阻層833於第六III-V族化合物層820上，用以於第一區域841以及第二區域842形成隔離結構。根據本發明之一實施例，可利用蝕刻製程對第一區域841以及第二區域842進行物理性截斷，再於第一區域841以及第二區域842形成隔離結構。根據本發明之一實施例，隔離結構之材料包括，例如，氮、氬、氧及其組合物。根據本發明之另一實施例，可利用離子佈植的方式，破壞第一區域841以及第二區域842之晶格鏈結，使其成為隔離結構。

如第8C圖所示，在形成隔離結構660之後，第五III-V族化合物層810係劃分為第一III-V族化合物層630A以及第三III-V族化合物層630B，第六III-V族化合物層820係劃分為第二III-V族化合物層640A以及第四III-V族化合物層640B，其中第三III-V族化合物層630B環繞第一III-V族化合物層630A，第四III-V族化合物層640B環繞第二III-V族化合物層640A。

如第8D圖所示，接著，將閘極結構670形成於第二III-V族化合物層640A之上，且源極區域680與汲極區域690形成在閘極結構670的相對兩側，其中源極區域680與汲極區域690可貫穿第二III-V族化合物層640A，第一載子通道650A延伸於源極區域680與汲極區域690之間。根據本本發明之一實施例，源極區域680與汲極區域690係為歐姆接觸。

此外，第三III-V族化合物層630B與第四III-V族化合物層640B之間的界面附近產生具有高移動傳導電子的第二載子通道650B，其中第二載子通道650B以及源極區域680與第二載子通道650B以及汲極區域690之間具有間距SP，且間距SP根據源極區域680與汲極區域690所接收之電壓值而定。根據本發明之一些實施例，間距SP約為2微米至10微米。

根據本發明之一實施例，閘極結構670形成第3圖之第一閘極端G1，源極區域680形成第3圖之第一源極端S1，汲極區域690形成第3圖之第一汲極端D1，第二載子通道650B形成第3圖之電阻R，並且電阻R環繞第一載子通道650A。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100,300:電子裝置 110:第一電晶體 120:第二電晶體 200,400:波形圖 500A,500B:半導體裝置 510,710:主動區域 600,700,800:半導體裝置 610:基板 620:緩衝層 630A:第一III-V族化合物層 630B:第三III-V族化合物層 640A:第二III-V族化合物層 640B:第四III-V族化合物層 650A:第一載子通道 650B:第二載子通道 660:隔離結構 670:閘極結構 680:源極區域 690:汲極區域 810:第五III-V族化合物層 820:第六III-V族化合物層 831:第一光阻層 832:第二光阻層 833:第三光阻層 841:第一區域 842:第二區域 SP:間距 G:閘極端 G1:第一閘極端 G2:第二閘極端 S:源極端 S1:第一源極端 S2:第二源極端 D:汲極端 D1:第一汲極端 D2:第二汲極端 R:電阻 T1:第一期間 T2:第二期間 TM1:第一端 TM2:第二端

第1圖係顯示根據本發明之一實施例所述之電子裝置之示意圖；第2圖係顯示根據本發明之一實施例所述之第1圖之電子裝置之波形圖；第3圖係顯示根據本發明之另一實施例所述之電子裝置之示意圖；第4圖係顯示根據本發明之另一實施例所述之第3圖之電子裝置之波形圖；第5A-5B圖係顯示根據本發明之一些實施例所述之半導體裝置之上視圖；第6圖係顯示根據本發明之一實施例所述之第5B圖之半導體裝置之剖面圖；第7圖係顯示根據本發明之另一實施例所述之半導體裝置之上視圖；以及第8A-8D係顯示根據本發明之一實施例所述之半導體結構之製造方法之流程圖。

300:電子裝置

110:第一電晶體

120:第二電晶體

G:閘極端

G1:第一閘極端

G2:第二閘極端

S:源極端

S1:第一源極端

S2:第二源極端

D:汲極端

D1:第一汲極端

D2:第二汲極端

R:電阻

Claims

一種電子裝置，包括：一第一電晶體，包括一第一閘極端、一第一源極端以及一第一汲極端，其中上述第一電晶體係為一常開型電晶體；以及一電阻，耦接於上述第一閘極端以及上述第一源極端之間，且環繞上述第一電晶體。
如請求項1之電子裝置，更包括：一第二電晶體，包括一第二閘極端、一第二源極端以及一第二汲極端，其中上述第二源極端耦接至上述第一閘極端，上述第二汲極端耦接至上述第一源極端，其中上述第二電晶體係為一常閉型電晶體。
如請求項2之電子裝置，其中上述電子裝置形成一電晶體，其中上述電晶體包括一閘極端、一源極端以及一汲極端，其中上述第二閘極端係形成上述閘極端，上述第二源極端係形成上述源極端，上述第一汲極端係形成上述汲極端，其中當上述電晶體不導通時，上述電阻用以將上述第一源極端放電至上述第二源極端。
如請求項2之電子裝置，其中上述第一電晶體係為一氮化鎵空乏型電晶體，上述第二電晶體係為一N型電晶體。
如請求項1之電子裝置，其中上述第一電晶體更包括：一基板；一第一III-V族化合物層，設置於上述基板上；一第二III-V族化合物層，設置於上述第一III-V族化合物層上，其中一第一載子通道形成於上述第一III-V族化合物層與上述第二III-V族化合物層之間的一界面上；一閘極結構，設置於上述第二III-V族化合物層上，用以形成上述第一閘極端；以及一源極區域及一汲極區域，設置於上述閘極結構的相對兩側，其中上述第一載子通道延伸於上述源極區域與上述汲極區域之間，其中上述源極區域以及上述汲極區域用以分別形成上述第一源極端以及上述第一汲極端。
如請求項5之電子裝置，更包括：一第三III-V族化合物層，設置於上述基板上且環繞上述第一III-V族化合物層；以及一第四III-V族化合物層，設置於上述第三III-V族化合物層上且環繞上述第二III-V族化合物層，其中一第二載子通道形成於上述第三III-V族化合物層與上述第四III-V族化合物層之間的一界面上；其中上述電阻係形成於上述第二載子通道。
如請求項6之電子裝置，其中上述第一載子通道以及上述第二載子通道係為電性隔離。
如請求項6之電子裝置，其中上述第二載子通道與上述源極區域及/或上述第二載子通道與上述汲極區域具有一間距，其中上述間距約為2微米至10微米之間。
一種半導體裝置，包括：一基板；一第一III-V族化合物層，設置於上述基板上；一第二III-V族化合物層，設置於上述第一III-V族化合物層上，其中一第一載子通道形成於上述第一III-V族化合物層與上述第二III-V族化合物層之間的一界面上；一閘極結構，設置於上述第二III-V族化合物層上；一源極區域及一汲極區域，設置於上述閘極結構的相對兩側，其中上述第一載子通道延伸於上述源極區域與上述汲極區域之間；一第三III-V族化合物層，設置於上述基板上且環繞上述第一III-V族化合物層；以及一第四III-V族化合物層，設置於上述第三III-V族化合物層上且環繞上述第二III-V族化合物層，其中一第二載子通道形成於上述第四III-V族化合物層與上述第三III-V族化合物層之間的一界面上；其中上述第一載子通道以及上述第二載子通道係為電性分離。
如請求項9之半導體裝置，其中上述第二載子通道包括一第一端以及一第二端，其中上述第一端耦接至上述閘極結構，上述第二端耦接至上述源極區域。
如請求項9之半導體裝置，更包括：一隔離結構，設置於上述第一III-V族化合物層以及上述第三III-V族化合物層之間以及上述第二III-V族化合物層以及上述第四III-V族化合物層之間。
如請求項11之半導體裝置，其中上述第二載子通道與上述源極區域及/或上述第二載子通道與上述汲極區域具有一間距，其中上述間距約為2微米至10微米之間。
如請求項11之半導體裝置，更包括：一第五III-V族化合物層，設置於上述基板上；以及一第六III-V族化合物層，設置於上述第五III-V族化合物層上；其中上述隔離結構係形成於上述第五III-V族化合物層中，並將上述第五III-V族化合物層劃分為上述第一III-V族化合物層以及上述第三III-V族化合物層；其中上述隔離結構更形成於上述第六III-V族化合物層中，並將上述第六III-V族化合物層劃分為上述第二III-V族化合物層以及上述第四III-V族化合物層。
如請求項13之半導體裝置，其中對上述第五III-V族化合物層以及上述第六III-V族化合物層進行離子佈值，而於上述第五III-V族化合物層以及上述第六III-V族化合物層中形成上述隔離結構。
如請求項13之半導體裝置，其中利用蝕刻製程將上述第五III-V族化合物層劃分為上述第一III-V族化合物層以及上述第三III-V族化合物層，並且利用蝕刻製程將上述第六III-V族化合物層劃分為上述第二III-V族化合物層以及上述第四III-V族化合物層，再於上述第一III-V族化合物層以及上述第三III-V族化合物層之間以及上述第二III-V族化合物層以及上述第四III-V族化合物層之間形成上述隔離結構。