WO2007108404A1 - 半導体電界効果トランジスタ及びその製造方法 - Google Patents

半導体電界効果トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2007108404A1
WO2007108404A1 PCT/JP2007/055337 JP2007055337W WO2007108404A1 WO 2007108404 A1 WO2007108404 A1 WO 2007108404A1 JP 2007055337 W JP2007055337 W JP 2007055337W WO 2007108404 A1 WO2007108404 A1 WO 2007108404A1
Authority
WO
WIPO (PCT)
Prior art keywords
crystal layer
semiconductor crystal
field effect
effect transistor
semiconductor
Prior art date
Application number
PCT/JP2007/055337
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Sazawa
Mitsuaki Shimizu
Shuichi Yagi
Hajime Okumura
Original Assignee
Sumitomo Chemical Company, Limited
National Institute Of Advanced Industrial Science And Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Company, Limited, National Institute Of Advanced Industrial Science And Technology filed Critical Sumitomo Chemical Company, Limited
Priority to GB0816666A priority Critical patent/GB2449810A/en
Priority to DE112007000626T priority patent/DE112007000626T5/de
Priority to US12/293,330 priority patent/US20110012110A1/en
Publication of WO2007108404A1 publication Critical patent/WO2007108404A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a semiconductor field effect transistor, a semiconductor integrated circuit, and methods for manufacturing them.
  • Field effect transistors are widely used as electronic components such as amplifiers and switches, and are classified into several types depending on the form of a current path (channel).
  • One type uses two-dimensional electron gas (2DEG).
  • Force Field effect transistors using 2DEG are divided into two types depending on the form of the interface that forms 2 DEG.
  • One is 2DEG formed at the interface of the oxide film Z semiconductor crystal, and the other is formed at the interface of the same semiconductor crystal Z semiconductor crystal.
  • a typical example of the former is a Si-MOS field effect transistor, and a typical example of the latter is a GaN-based high electron mobility field effect transistor (GaN-HEMT).
  • a Si-MOS field effect transistor has a configuration in which a channel with an inverted polarity is formed at the Si oxide film ZSi semiconductor crystal interface by controlling the gate bias, and the gate bias is forward (n-type channel). If it is applied to a positive voltage), more carriers can be induced at the interface within the range of the breakdown voltage of the oxide film, and a higher current density can be obtained. is doing. However, since electrons travel through different interfaces of the crystal system, they are scattered by the disorder of the crystal lattice at the interface, so that sufficient electron travel speed cannot be obtained, and there are limits to amplification of high-frequency signals and high-speed switching. There is a problem.
  • GaN-HEMT an AlGa N layer, which is a similar semiconductor crystal with different affinity, and a GaN layer are bonded to form a channel in which carriers are induced at the bonding interface. ing. Since this interface is a heterojunction interface of similar crystals, electron scattering is small and a high electron traveling speed can be realized, which is suitable for high-frequency signal amplification and high-speed switching.
  • the forward gate via It is almost impossible to improve the drain current density by applying the source. This is because the difference in electron affinity between crystals of the same type is small, so that the induced carriers easily pass through the crystal with low electron affinity and flow into the gate electrode, so-called gate leakage occurs.
  • Non-patent Document Do a method for increasing the difference in electron affinity between the AlGaN layer and the GaN layer by increasing the A1 composition of the AlGaN layer.
  • Non-patent Document Do a method of laminating a film made of a material having an electron affinity smaller than that of the semiconductor crystal layer in contact with the semiconductor crystal layer is also known (Non-patent Document 2).
  • Non-specialty literature 1 Masataka higashiwaKi et al., Japanese Journal of Appiie d Physics, Vol44.Nol6, 2005
  • Non-Patent Document 2 Narihiko maeda et al., Applied Physics Letter 87, 0735 04, 2005
  • An object of the present invention is to provide a high-performance gallium nitride-based field effect transistor that can solve the above-described problems in the prior art.
  • Another object of the present invention is to provide a gallium nitride field effect transistor that has good current hysteresis characteristics and can reduce forward gate leakage.
  • Another object of the present invention is to realize a high electron velocity, a high gain, and a high drain current density.
  • An object of the present invention is to provide a gallium nitride field effect transistor that can be used. Means for solving the problem
  • the field effect transistor according to the present invention uses, as a channel, carriers induced at the heterointerface between the gallium nitride semiconductor crystal layer A and the semiconductor crystal layer B.
  • a gate insulating film is provided between the semiconductor crystal layer A and the gate electrode, and at least a part of the material of the gate insulating film contains acid hafnium.
  • a semiconductor field effect transistor with a heterojunction is proposed.
  • the semiconductor crystal layer A is an A 1 In Ga N-based crystal (0 ⁇ x, y ⁇ l, x + y ⁇ 1).
  • a semiconductor field effect transistor is proposed.
  • a method for manufacturing a semiconductor integrated circuit which includes performing heat treatment at 300 ° C. or higher after forming an insulating layer.
  • a method for manufacturing a semiconductor integrated circuit includes performing a heat treatment at 300 ° C. or higher after the formation of the gate electrode.
  • the channel layer is formed at the interface of the semiconductor crystal layer of the same type with a small electron scattering, so that the gate insulating film having a high mobility and an optimum dielectric constant is the crystal layer.
  • a large forward gate bias can be applied, thereby providing a high-performance field effect transistor that realizes an extremely large drain current density, and its industrial significance is extremely great.
  • FIG. 1 is a cross-sectional view of an example of an embodiment of a field effect transistor according to the present invention.
  • the power to explain the case of a semiconductor integrated circuit in which a plurality of GaN-HEMTs, which are gallium nitride field effect transistors according to the present invention, are formed on a base substrate 101 is described as an example.
  • HEMTs gallium nitride field effect transistors according to the present invention
  • the semiconductor integrated circuit 1 shown in FIG. 1 includes a plurality of field-effect transistors 100 according to the present invention formed on a base substrate 101.
  • the field-effect transistor 100 is shown. Only one is shown.
  • the semiconductor integrated circuit 1 may of course be provided with various devices other than the field effect transistor 100, but may have a configuration in which only a plurality of field effect transistors 100 are provided.
  • the field effect transistor 101 is configured as GaN-HEMT which is a gallium nitride field effect transistor.
  • the field effect transistor 100 is formed on a substrate formed by forming a buffer layer 102 on a base substrate 101.
  • the base substrate 101 a single crystal substrate having a small or almost no lattice multiplier difference with an epitaxial layer formed on the base substrate 101, such as a SiC substrate, a sapphire substrate, a Si substrate, or a GaN substrate. Can be used.
  • the base substrate 101 is preferably semi-insulating and can be used even if it is force conductive. There is no limit to the strength with which various sizes are commercially available. Various off-angles and off-azimuths are commercially available, but any of these can be used without any restrictions.
  • the plane orientation of the base substrate 101 can be used without limitation on either a polar plane or a nonpolar plane. Thus, the base substrate 101 is commercially available and can be V.
  • the buffer layer 102 provided on the base substrate 101 is capable of reducing strain caused by a difference in lattice constant between the various semiconductor crystal layers provided on the base substrate 101 and the base substrate 101. It is introduced for the purpose of preventing the influence of impurities contained in the base substrate 101.
  • As the material of the buffer layer 102 A1N, AlGaN, GaN, or the like can be used.
  • the buffer layer 102 can be formed by stacking these materials on the base substrate 101 by the MOVPE method, the MBE method, the HVPE method, or the like.
  • raw materials to be used raw materials suitable for each growth method are commercially available. There is no particular limitation on the thickness of the buffer layer 102. 1S Usually within a range of 3000A force and 20 ⁇ m.
  • a semiconductor crystal layer B103 is formed on the buffer layer 102, and another semiconductor crystal layer A104 is formed on the semiconductor crystal layer B103. As shown in FIG. 1, one surface of the semiconductor crystal layer B103 is in direct contact with one surface of the semiconductor crystal layer A104, and when the gate bias is applied, the semiconductor crystal layer B103, the semiconductor crystal layer A104, and A channel can be formed on the semiconductor crystal layer B103 side.
  • the semiconductor crystal layer B103 needs to have a higher electron affinity than the semiconductor crystal layer A104.
  • two semiconductor crystal layers B103, which are provided to constitute the above-described channel, and a semiconductor connection are described.
  • the crystal layer A104 will be described in detail.
  • the semiconductor crystal layer B103 GaN can be used as a material of the semiconductor crystal layer B103.
  • the semiconductor crystal layer B 103 can be stacked using the MOVPE method, the MBE method, the HVPE method, or the like, as in the case of the buffer layer 102.
  • the raw material to be used is commercially available according to each growth method and can be used.
  • the thickness of the semiconductor crystal layer B10 3 is not particularly limited, but is in the range of 3000 A to 5 m, more preferably in the range of 5000 A to 3 ⁇ m, and still more preferably in the range of 700 A to 2 ⁇ m. .
  • the semiconductor crystal layer A104 can be formed by crystal growth of AlGaN or AlInGaN on the semiconductor crystal layer B103, and the crystal growth method of the semiconductor crystal layer B103 is the same as that of the semiconductor crystal layer B103. .
  • AlGaN is grown as the semiconductor crystal layer A104, a lattice constant difference is generated between the semiconductor crystal layer B103 and the semiconductor crystal layer A104, thereby generating a piezoelectric field, which is an interface at the semiconductor crystal layer B103 side. Free carriers can be induced on the (GaN layer side).
  • the semiconductor crystal layer A104 of the field effect transistor according to the present invention may be any, but in any case, the semiconductor crystal layer B103 at the interface between the semiconductor crystal layer B103 and the semiconductor crystal layer A104 when a gate bias is applied. It is important to select a material system and composition so that the semiconductor crystal layer B103 has a higher electron affinity than the conductor crystal layer A104 so that a channel is formed on the side.
  • the composition of A1 is preferably increased so that the semiconductor crystal layer A104 has a sufficiently small electron affinity compared to the semiconductor crystal layer B103.
  • increasing the composition of A1 causes the crystallinity of the AlGaN layer to deteriorate, resulting in a decrease in performance and malfunction of the resulting field-effect transistor. It is necessary to select the optimum value in consideration. For this reason, the composition of A1 The range is usually from 0.1 to 0.6 force S, more preferably from 0.15 force to 0.5, and still more preferably from 0.2 to 0.4.
  • the semiconductor crystal layer A104 can be stacked using the MOVPE method, the MBE method, the HVPE method, or the like, similarly to the buffer layer 102 and the semiconductor crystal layer B103. Since the raw materials used are commercially available according to each growth method, it is preferable to use them.
  • the thickness of the semiconductor crystal layer A104 is not particularly limited, but is in the range of 30 A to 600 A, more preferably in the range of 100 A to 500 A, and further preferably the 150 A force is in the range of 400 A.
  • the semiconductor crystal layer A104 is a single layer.
  • the semiconductor crystal layer A104 may have a repeated laminated structure of a GaN layer and an AlGaN layer having a thickness within the elastic deformation limit, or a repeated laminated structure of InGaN and AlGaN.
  • a source electrode 105 and a drain electrode 106 are formed on the semiconductor crystal layer A104, and a gate electrode 109 is formed through a gate insulating film 108.
  • Reference numeral 107 denotes an isolation layer for element isolation. By providing the isolation layer 107, a plurality of field effect transistors 100 having the above-described layer structure are electrically interfered with each other on the substrate. Nah, so formed! RU
  • the gate insulating film 108 By providing the gate insulating film 108, a leakage current when a forward bias voltage is applied to the gate electrode 109 can be reduced, so that a large forward voltage can be applied. In this case, the leakage current can be reduced as the thickness of the gate insulating film 108 is increased. However, when the thickness of the gate insulating film 108 is increased, the gate insulating film 108 has an interface between the gate insulating film 108 and the semiconductor crystal layer A104. As soon as an intermediate level of electrons is formed, current hysteresis occurs.
  • a dielectric having a relative dielectric constant of 9 or more and 22 or less as a gate insulating film 108 on the semiconductor crystal layer A104 Form When deviating from this range, the forward leakage current cannot be effectively suppressed. Effective force for dielectrics with a relative dielectric constant of 9 or more and 22 or less Even in this range, the range of 13 to 18 is more preferable for reducing gate leakage.
  • Materials with a dielectric constant between 9 and 22 are Cr 2 O, CuO, FeO, PbCO, PbCl, PbSO, SnO, ZrO, ZrSiO, Ta
  • HfA10, and HfSiO are more preferred, and most preferred is HfAlO.
  • the crystal system of these materials is amorphous because of the small leakage and the like, and it is easy to form an amorphous or single crystal film for use as the gate insulating film 108. Is more preferred! /.
  • part or all of the material forming the gate insulating film 108 contains acid hafnium, for example, part or all of the material forming the gate insulating film is HfAlO (0 ⁇ Including ⁇ ⁇ 1, l ⁇ y ⁇ 2), the leakage current can be effectively reduced and its adjustment can be made possible.
  • the gate insulating film 108 may have a stacked structure of the above material and another material.
  • SiN which is known as an insulating film capable of suppressing the current Collabs phenomenon
  • the thickness is preferably in the range of 3 nm to 40 nm, more preferably in the range of 5 nm to 30 nm, and most preferably in the range of 7 nm to 20 nm. .
  • the semiconductor crystal layer B103 and / or the semiconductor crystal layer A104 may have a structure (recess structure) in which a part of the semiconductor crystal layer B103 is removed by etching. This makes it possible to operate the E-mode by increasing the gain of the field effect transistor or adjusting the threshold voltage to be positive.
  • a thermal CVD method, a plasma CVD method, an ALCVD method, an MOCVD method, an MBE method, an evaporation method, a sputtering method, or the like can be used.
  • annealing is performed, whereby current hysteresis can be reduced. Therefore, when the semiconductor integrated circuit 1 shown in FIG. 1 is manufactured, or when the field effect transistor 100 having the configuration shown in FIG. 1 is manufactured alone, the gate insulating film 108 is formed to improve the current hysteresis characteristics. After forming, annealing is effective.
  • the annealing process may be performed at an appropriate timing between the formation of the gate insulating film 108 and the device sealing.
  • the annealing treatment is performed at a temperature of 300 ° C. or more and within the heat resistance range of the gate insulating film 108 (a range in which the amorphous state can be maintained).
  • the annealing treatment is in the range of 300 ° C. force to 900 ° C.
  • the annealing temperature is in the range of 300 ° C to 900 ° C, the current hysteresis characteristics can be further improved compared to the case where annealing is not performed.
  • the annealing time is not particularly limited, but the 10 second force is preferably in the range of 60 minutes from the viewpoint of balance between effect and industrial efficiency.
  • the atmosphere is preferably nitrogen and more preferably nitrogen or Z or Ar.
  • the gate electrode 109, the source electrode 105, and the drain electrode 106 formed on the gate insulating film 108 materials and methods used in a normal GaN-HEMT device can be used as they are. That is, the material of the gate electrode 108 is NiZAu, Pt, or the like. The material of the source electrode 105 and the drain electrode 106 is TiZAl, TiZMo, or the like. Their formation can be performed by sputtering, vapor deposition, CVD, or the like.
  • the annealing process may be performed after forming the gate electrode. In that case, the hysteresis is reduced and the temperature is kept within a range that does not damage the gate electrode material.
  • a temperature range is a force determined by the heat resistance of the gate electrode material and is generally in the range of 300 ° C and 600 ° C.
  • Example [0050] The present invention will be described in more detail with reference to the following examples. However, the examples shown below are only examples, and the present invention is not limited thereto.
  • a GaN-HEMT configured as shown in Fig. 1 was prepared as follows.
  • the temperature of the base substrate 101 was changed to 1150 ° C, the TMA flow rate was changed to Osccm, TMG was then flowed 40sccm from a container set to a constant temperature chamber of 30 ° C, and the GaN layer was formed on the buffer layer 102 as a semiconductor A crystal layer B103 was laminated to 2 ⁇ m.
  • resist openings were formed in the shape of the source electrode and the drain electrode by a photolithography method, and a TiZAlZNiZAu metal film was laminated to a thickness of 20 ⁇ 50 ⁇ 25 ⁇ 50 ⁇ by EB vapor deposition. Subsequently, the metal film other than the opening was removed by a lift-off method to form the source electrode 105 and the drain electrode 106. In order to further improve the ohmic properties, RTA treatment was performed at 800 ° C for 30 seconds in a nitrogen atmosphere.
  • a separation layer 107 was formed to a depth of 3000 A by using this as a mask and ion implantation of N + ions.
  • the dose amount of N + ions was 2 ⁇ 10 14 ions / cm 2 .
  • the resist was removed.
  • a resist opening was provided in the region where the gate insulating film was to be formed by a photolithography method, and then the opening was washed with a diluted HC1 aqueous solution. It moved to the sputtering apparatus and HfAlO was deposited by RF sputtering method. For film thickness, 8nm (Sample 1)
  • Example 2 Three-level samples of 16 nm (sample 2) and 24 nm (sample 3) were prepared.
  • Ar was used as a gas for sputtering the base substrate 101.
  • the sputtering power was 0.48kW.
  • the reactor pressure during sputtering was 0.45 Pa.
  • As the sputtering target a sintered body of HfAlO was used. Thereafter, the gate insulating film 108 was formed by lift-off.
  • a NiZ Au metal film was formed to a thickness of 200AZ1000A by electron beam evaporation, and lifted off by the same method as the source electrode.
  • a gate electrode 109 was formed.
  • the base substrate 101 treated as described above was transferred to an annealing furnace, and 500 0 in nitrogen. I went to C for 30 minutes.
  • the gate length is 2 ⁇ m and the gate width is 30 ⁇ m, but only the thickness of the gate insulating film is different.
  • Three GaN—HEMTs namely GaN—HEMT1 (gate insulating film 8 nm), GaN— HEMT2 (gate insulation film 16nm) and GaN—HEMT3 (gate insulation film 24nm) were fabricated
  • a Schottky diode fabricated by the same processing process for GaN-HEMTl was subjected to CV measurement, and the relative dielectric constant of the gate insulating film was determined to be 16.
  • GaN-HEMT1, GaN-HEMT2, and GaN-HEMT3 fabricated as described above was measured for gate current density and gate voltage characteristics under the condition that the drain electrode was grounded and two terminals.
  • Figure 3 shows the measurement results.
  • Figure 2 shows a schematic cross-sectional view of a semiconductor integrated circuit containing GaN-HEMT fabricated as a comparative example.
  • the structural difference between the embodiment of the present invention shown in FIG. 1 and the comparative example shown in FIG. 2 is that each field-effect transistor is not provided with a gate insulating film in the comparative example.
  • the other structures are the same for both.
  • 201 is a base substrate
  • 202 is The buffer layer
  • 203 is the semiconductor crystal layer B
  • 204 is the semiconductor crystal layer A
  • 205 is the source electrode
  • 206 is the drain electrode
  • 207 is the separation layer
  • 208 is the gate electrode.
  • the SiC substrate is used as the base substrate 201, and the A1N layer is formed thereon as the buffer layer.
  • the base substrate 201 treated as described above was cooled to near room temperature, and then taken out from the reactor as an epitaxial substrate.
  • the gate electrode shape is formed by a lithography method without stacking the gate insulating film. An opening was formed in the substrate, and the opening was washed with diluted HC1 aqueous solution.
  • the gate electrode 208 was formed by the same method as in Example 1. In this way, we fabricated GaN-4 with a gate length of 2 ⁇ m and gate width of 30 ⁇ m.
  • This GaN-HEMT4 has a gate current density under the condition of two terminals with the drain electrode grounded.
  • the transition characteristics of the drain current density were measured under the condition of GaN-HEMT4 and three terminals with the source electrode grounded. At this time, a bias of 20 V was applied to the drain electrode. The measurement results are shown in Fig. 4.
  • Example 2 In the same manner as in Example 1, a ud-AlGaN semiconductor crystal with an A1N buffer layer 202 of 500 A, a GaN semiconductor crystal layer B203 of 2 m, and an A1 composition of 0.20 on a SiC substrate as the base substrate 201 Layer A204 grew sequentially, 400A.
  • the separation layer 207, the source electrode 205, the drain electrode 206, the gate insulating film (thickness 8 nm), and the gate electrode 208 are formed on the base substrate 201 processed as described above in the same manner as in Example 1. After that, the required electrodes were formed. Annealing was not done. In this way, GaN-HEMT5 with a gate length of 2 ⁇ m and a gate width of 30 ⁇ m was fabricated.
  • GaN-HEMT4 when the gate voltage exceeds OV, a large leakage current is generated, so that it was impossible to apply a gate voltage higher than OV.
  • FIG. 1 is a schematic cross-sectional view showing an embodiment of the present invention.
  • FIG. 2 is a schematic sectional view of a device of a comparative example.
  • FIG. 3 is a graph showing gate current density-gate voltage characteristics of Example 1 and Comparative Example 1.
  • FIG. 4 is a graph showing the transition characteristics of drain current density between Example 1 and Comparative Example 1.
  • FIG. 5 is a graph showing hysteresis characteristics of the drain current drain voltage curve of Comparative Example 2.
  • FIG. 6 is a graph showing hysteresis characteristics of the drain current-drain voltage curve of Example 1.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　電流ヒステリシス特性が良好で順方向ゲートリークを低減させることができるガリウムナイトライド系電界効果トランジスタを提供することである。ゲート絶縁膜１０８を有するガリウムナイトライド系電界効果トランジスタ１００において、ゲート絶縁膜１０８を構成する材料の一部もしくは全部が、比誘電率９以上２２以下の誘電体であり、ゲート絶縁膜１０８に接する半導体結晶層Ａ１０４と、半導体結晶層Ａ１０４に近接して、半導体結晶Ａ１０４よりも大きな電子親和力を有する半導体結晶層Ｂ１０３から構成されるヘテロ接合を有している。ゲート絶縁膜１０８を構成する材料の少なくとも一部に、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＡｌＯＮ、又はＨｆＳｉＯ等の酸化ハフニウムを含むようにするのが好ましい。

Description

明 細 書
半導体電界効果トランジスタ及びその製造方法
技術分野
[0001] 本発明は、半導体電界効果トランジスタ、半導体集積回路及びそれらの製造方法 に関する。
背景技術
[0002] 電界効果トランジスタは増幅器、スィッチなどの電子部品として広く使われており、 電流の経路 (チャネル)の形態によりいくつかに分類される。一形態として 2次元電子 ガス（2DEG)を利用したものがある力 2DEGを利用した電界効果トランジスタは、 2 DEGを形成する界面の形態により、 2種に分かれる。一つは、 2DEGを酸化膜 Z半 導体結晶界面に形成したものであり、もうひとつは同系の半導体結晶 Z半導体結晶 界面に形成したものである。前者の代表例として Si— MOS電界効果トランジスタが あり、後者の代表例として GaN系の高電子移動度電界効果トランジスタ（GaN— HE MT)がある。
[0003] Si— MOS電界効果トランジスタは、ゲートバイアスを制御することにより、 Si酸化膜 ZSi半導体結晶界面に極性の反転したチャネルを形成する構成となっており、ゲー トバイアスを順方向（n型チャネルであれば正の電圧）に印加すれば、酸化膜の耐圧 の範囲内において、より多くのキャリアを該界面に誘起することができ、より高い電流 密度を得ることができるという優れた利点を有している。しかし、電子が結晶系の異な る界面を走行するため、界面の結晶格子の乱れによる散乱を受け、十分な電子走行 速度が得られず、高周波信号の増幅や高速なスィッチイングには限界があるという問 題点を有している。
[0004] 一方、 GaN— HEMTの場合には、親和力の異なる同系の半導体結晶である AlGa N層と GaN層とを接合することにより、その接合界面にキャリアを誘起したチャネルを 形成する構成となっている。この界面は同系結晶のへテロ接合界面であるため、電 子の散乱は小さぐ高い電子走行速度が実現できるため、高周波信号の増幅や高速 なスィッチイングに適している。し力し、 GaN— HEMTの場合、順方向ゲートバイァ スを印加することにより、ドレイン電流密度を向上させることはほぼ不可能である。そ れは同系の結晶間では電子親和力の差が小さいため、誘起されたキャリアが容易に 電子親和力の小さい結晶を通り抜けてゲート電極に流れこむ、所謂ゲートリークを生 じるためである。この問題点を改善するため、 AlGaN層の A1組成を増やすことにより AlGaN層と GaN層との電子親和力の差を大きくする手法が公知である（非特許文献 D o順方向ゲートリークを低減する他の手法として、半導体結晶層に接して該半導体 結晶層よりも小さな電子親和力を有する材料による膜を積層する手法も公知である（ 非特許文献 2)。
非特干文献 1 : Masataka higashiwaKi et al. , Japanese Journal of Appiie d Physics, Vol44. Nol6, 2005
非特許文献 2 : Narihiko maeda et al. , Applied Physics Letter 87, 0735 04, 2005
発明の開示
発明が解決しょうとする課題
[0005] しかし、 AlGaN層の A1組成を増やす方法によると、界面での合金散の増加や界面 の格子不整合拡大による結晶性の悪ィ匕などの問題点を生じ、期待されるほどの効果 は挙げられない。
[0006] また、半導体結晶層に接して該半導体結晶層よりも小さな電子親和力を有する材 料による膜を積層する手法によると、逆方向のリーク電流は大きく低減できたが、順 方向のリーク電流を下げる効果は充分ではなぐそのため十分な順方向ゲートバイァ スは印加できず、実用には限界があった。
[0007] このように、従来技術によると、高!ヽ電子走行速度、高 ヽ利得、高 ヽドレイン電流密 度を兼ね備えた電界効果トランジスタを作製することは困難であった。
[0008] 本発明の目的は、従来技術における上述の問題を解決することができる、高性能 のガリウムナイトライド系電界効果トランジスタを提供することにある。
[0009] 本発明の他の目的は、電流ヒステリシス特性が良好で順方向ゲートリークを低減さ せることができる、ガリウムナイトライド系電界効果トランジスタを提供することにある。
[0010] 本発明の他の目的は、高い電子速度、高い利得、高いドレイン電流密度を実現す ることができるガリウムナイトライド系電界効果トランジスタを提供することにある。 課題を解決するための手段
[0011] 上記課題を解決するため、本発明による電界効果トランジスタは、ガリウムナイトライ ド系の半導体結晶層 Aと半導体結晶層 Bとの間のへテロ界面に誘起されたキャリアを チャネルとしており、半導体結晶層 Aとゲート電極との間にゲート絶縁膜を設け、該ゲ ート絶縁膜の材料の少なくとも一部に酸ィ匕ハフニウムを含むようにしたものである。
[0012] 請求項 1に記載の発明によれば、ゲート絶縁膜を有するガリウムナイトライド系電界 効果トランジスタであって、該ゲート絶縁膜を構成する材料の一部もしくは全部が、比 誘電率 9以上 22以下の誘電体であり、該ゲート絶縁膜に接する半導体結晶層 Aと、 該半導体結晶層 Aに近接して、該半導体結晶 Aよりも大きな電子親和力を有する半 導体結晶層 Bから構成されるへテロ接合を有する、半導体電界効果トランジスタが提 案される。
[0013] 請求項 2に記載の発明によれば、請求項 1の発明において、半導体結晶層 Aが、 A 1 In Ga N系結晶（0≤x、 y≤l、 x+y≤ 1)である半導体電界効果トランジスタ が提案される。
[0014] 請求項 3の発明によれば、請求項 1又 2に記載の発明において、ゲート絶縁膜を構 成する材料の一部または全部が酸ィ匕ハフニウムを含む半導体電界効果トランジスタ が提案される。
[0015] 請求項 4の発明によれば、請求項 1〜3のいずれか一項に記載の発明において、 ゲート絶縁膜を構成する材料の一部または全部が Hf Al O (0<x< 1、 l≤y≤ 2 )を含む半導体電界効果トランジスタが提案される。
[0016] 請求項 5の発明によれば、請求項 1〜4のいずれか一項に記載の電界効果トランジ スタを構成要素とする半導体集積回路が提案される。
[0017] 請求項 6の発明によれば、請求項 1〜4のいずれか一項に記載の半導体電界効果 トランジスタの製造方法において、絶縁層を形成した後、 300°C以上で熱処理を加え ることを含んでなる、半導体電界効果トランジスタの製造方法が提案される。
[0018] 請求項 7の発明によれば、請求項 6に記載の半導体電界効果トランジスタの製造方 法において、 300°C以上の熱処理がゲート電極の形成後に実施されることを含んで なる、半導体電界効果トランジスタの製造方法が提案される。
[0019] 請求項 8の発明によれば、請求項 5に記載の半導体集積回路の製造方法において
、絶縁層を形成した後、 300°C以上で熱処理を加えることを含んでなる、半導体集積 回路の製造方法が提案される。
[0020] 請求項 9の発明によれば、請求項 8に記載の半導体集積回路の製造方法において
、 300°C以上の熱処理がゲート電極の形成後に実施されることを含んでなる、半導体 集積回路の製造方法が提案される。
発明の効果
[0021] 本発明によれば、チャネル層が電子の散乱の小さな同系の半導体結晶層界面に 形成されることにより高い移動度を有し、かつ最適な誘電率をもつゲート絶縁膜が結 晶層表面に配されることにより、大きな順方向ゲートバイアスが印加でき、それにより 極めて大きなドレイン電流密度を実現した高性能の電界効果トランジスタを提供する ことができ、その工業的な意義はきわめて大きい。
発明を実施するための最良の形態
[0022] 以下、図面を参照して本発明の実施の形態の一例について詳細に説明する。
図 1は、本発明による電界効果トランジスタの実施の形態の一例の断面図である。 本実施の形態では、下地基板 101上に、本発明によるガリウムナイトライド系電界効 果トランジスタである GaN— HEMTを複数形成してなる、半導体集積回路の場合を 例にとって説明する力 本発明は GaN— HEMTに限定されるものではなぐまた半 導体集積回路に限定されるものでもない。
[0023] 図 1に示す半導体集積回路 1は、下地基板 101上に本発明による電界効果トランジ スタ 100が複数形成されて成っているが、図 1では、簡単化のため、電界効果トランジ スタ 100は 1つだけ示されている。半導体集積回路 1には、電界効果トランジスタ 100 以外の各種デバイスが設けられていても良いことは勿論であるが、電界効果トランジ スタ 100のみを複数設けた構成であってもよい。ここでは、電界効果トランジスタ 101 は、ガリウムナイトライド系電界効果トランジスタである GaN— HEMTとして構成され ている。
[0024] 以下、図 1を参照しながら、 1つの電界効果トランジスタ 100に着目してその構成、 動作につき説明するが、図示して ヽな 、他の電界効果トランジスタにつ ヽても同様で ある。電界効果トランジスタ 100は、下地基板 101の上に緩衝層 102が形成されて成 る基板上に形成されている。
[0025] 下地基板 101としては、 SiC基板、サフアイャ基板、 Si基板、 GaN基板など、下地 基板 101上に形成されるェピタキシャル層との間で格子乗数差が小さいか又は殆ど 無い単結晶基板を用いることができる。下地基板 101は、半絶縁性のものが好ましい 力 導電性のものであっても使用できる。様々なサイズのものが市販されている力 大 きさに制限は無い。また、様々なオフ角度およびオフ方位のものが市販されているが 、これらにも制限はなぐどのようなものでも使用できる。下地基板 101の面方位は極 性面でも無極性面でも制限無く使用できる。このように、下地基板 101は市販されて V、るものを使用することができる。
[0026] 下地基板 101の上に設けられている緩衝層 102は、下地基板 101の上に設けられ る各種の半導体結晶層と下地基板 101との間の格子定数差に因り生じるひずみの 緩和や、下地基板 101に含まれている不純物の影響を防止するなどの目的で導入さ れている。緩衝層 102の材料としては A1N、 AlGaN、 GaNなどが使用できる。緩衝 層 102は、下地基板 101上にこれらの材料を MOVPE法、 MBE法、 HVPE法など により積層して形成することができる。使用する原料は、各成長方法に適した原料が 巿販されているので、これを用いるのがよい。緩衝層 102の厚みに特に制限は無い 1S 通常 3000A力ら 20 μ mの範囲である。
[0027] 緩衝層 102の上には、半導体結晶層 B103が形成されており、半導体結晶層 B10 3の上には別の半導体結晶層 A104が形成されている。図 1に示されるように、半導 体結晶層 B103の一方の面は半導体結晶層 A104の一方の面と直接接する構成と なっており、ゲートバイアス印加時に半導体結晶層 B103と半導体結晶層 A104との 界面であって半導体結晶層 B103側にチャネルを形成することができるようになって いる。
[0028] 上記チャネルが形成されるようにするため、半導体結晶層 B103は、半導体結晶層 A104よりも電子親和力が大きくなるようにすることが必要である。以下に、上記チヤ ネルを構成するために設けられている、 2つの半導体結晶層 B103、及び半導体結 晶層 A104について詳しく説明する。
[0029] 半導体結晶層 B103の材料としては GaNを使用することができる。半導体結晶層 B 103の積層は、緩衝層 102の場合と同様に、 MOVPE法、 MBE法、 HVPE法などを 使用して行うことができる。使用する原料は、緩衝層 102の場合と同様に、各成長方 法に応じて原料が市販されているのでこれを用いることができる。半導体結晶層 B10 3の厚みは、特に制限は無いが 3000Aから 5 mの範囲であり、より好ましくは 5000 Aから 3 μ mの範囲であり、さらに好ましくは 700 Aから 2 μ mの範囲である。
[0030] 半導体結晶層 A104は、半導体結晶層 B103上に AlGaNもしくは AlInGaNを結 晶成長させて形成することができ、半導体結晶層 B103の結晶成長方法は、半導体 結晶層 B103の場合と同様である。半導体結晶層 A104として、 AlGaNを結晶成長 させると、半導体結晶層 B103と半導体結晶層 A104との間で格子定数差が生じ、こ れによりピエゾ電界を発生させ、界面であって半導体結晶層 B103側（GaN層側）に フリーキャリアを誘起させることができる。
[0031] 一方、半導体結晶層 A104として AlInGaNを結晶成長させると、 A1と Inとの組成比 を調整し半導体結晶層 B103、及び半導体結晶層 A104を格子整合させることにより 、ピエゾ電界が発生するのを防ぎ、ゲートバイアスゼロにおいてフリーキャリアが発生 せずチャネルが形成されな 、状態、すなわち E— mode動作する電界効果トランジス タを作製することができる。
[0032] 本発明による電界効果トランジスタの半導体結晶層 A104はいずれでもよいが、い ずれの場合であっても、ゲートバイアス印加時に半導体結晶層 B103と半導体結晶 層 A104との界面の半導体結晶層 B103側にチャネルが形成されるように、半導体結 晶層 B103は導体結晶層 A104よりも電子親和力が大きくなるように材料系および組 成を選択することが重要である。
[0033] 半導体結晶層 A104において、その A1の組成は、半導体結晶層 B103に比べて半 導体結晶層 A104が十分小さな電子親和力となるよう、大きくすることが好ましい。し かし、先に述べたとおり、 A1の組成を大きくすると AlGaN層の結晶性の劣化が起こり 、得られた電界効果トランジスタの性能の低下や動作不良を起こすことなどから、これ らの要因を勘案して最適値を選ぶことが必要である。このような事情から、 A1の組成 の範囲としては通常 0. 1から 0. 6力 S好ましく、より好ましくは 0. 15力ら 0. 5の範囲で あり、さらに好ましくは 0. 2から 0. 4の範囲である。
[0034] 半導体結晶層 A104の積層は、緩衝層 102や半導体結晶層 B103の場合と同様に 、 MOVPE法、 MBE法、 HVPE法などを使用して行うことができる。使用する原料は 各成長方法に応じて原料が市販されて 、るのでこれを用いるのが好ま 、。半導体 結晶層 A104の厚みは、特に制限は無いが、 30 Aから 600 Aの範囲であり、より好ま しくは 100Aから 500Aの範囲であり、さらに好ましくは 150A力も 400Aの範囲であ る。
[0035] 本実施の形態では、半導体結晶層 A104を単層とした。しかし、半導体結晶層 A1 04を弾性変形限界内の厚みを持つ GaN層と AlGaN層との繰り返し積層構造や、 In GaNと AlGaNとの繰り返し積層構造としてもよ 、。
[0036] 半導体結晶層 A104上には、ソース電極 105およびドレイン電極 106が形成されて いるほか、ゲート絶縁膜 108を介してゲート電極 109が形成されている。符号 107で 示されるのは、素子分離のための分離層であり、分離層 107を設けることによって、 基板上に、上記した層構造を有する複数の電界効果トランジスタ 100が相互に電気 的に干渉しな 、ようにして形成されて！、る。
[0037] ゲート絶縁膜 108を設けることにより、ゲート電極 109に順方向バイアス電圧を印加 したときのリーク電流を小さくできるので、大きな順方向電圧を印加することができるよ うになる。この場合、ゲート絶縁膜 108の膜厚を厚くする程、リーク電流を小さく抑える ことができるが、ゲート絶縁膜 108の膜厚が厚くなると、ゲート絶縁膜 108と半導体結 晶層 A104との界面に電子の中間準位が形成されやすぐ電流ヒステリシスを起こす
[0038] そこで、本発明者は、ガリウムナイトライド系電界効果トランジスタのゲート絶縁膜の 材料につき鋭意検討した結果、ゲート絶縁膜の材料として酸化ハフニウムを含む材 料を使用することにより、電流ヒステリシスの発生を抑えて、順方向バイアス電圧印加 時のリーク電流を小さくできる、高性能のガリウムナイトライド系電界効果トランジスタ を実現できることを見出した。
[0039] 半導体結晶層 A104上にゲート絶縁膜 108として比誘電率 9以上 22以下の誘電体 を形成する。この範囲を逸脱した場合、順方向リーク電流を効果的に抑止できない。 比誘電率 9以上 22以下の誘電体であれば効果がある力 この範囲においてもゲート リーク低減には 13から 18の範囲がより好ましい。誘電率が 9以上 22以下である材料 としては Cr O、 CuO、 FeO、 PbCO、 PbCl、 PbSO、 SnO、 ZrO、 ZrSiO、 Ta
2 3 3 2 4 2 2 4 2
O、 TiO、 BaTiO、 HfSiO、 Hf A10、 La O、 CaHfO、 Hf AIONなどがある。これ
5 2 2 2 3
らの材料系はいずれも効果がある力 駆動時の電流ヒステリシスの少なさなど力も La
2
O、 CuO、 ZrSiO、 HfSiO、 HfO、 HfA10、 CaHfOがより好ましぐ HfO、 HfAl
3 4 2 2 2
ON、 HfA10、 HfSiOがさらに好ましぐもっとも好ましくは HfAlOである。
[0040] これらの材料の結晶系はリークが小さいことなどの理由から、ゲート絶縁膜 108とし て用いるのにアモルファスもしくは単結晶が好ましぐ製膜の容易さなどカもァモルフ ァスであることがより好まし！/、。
[0041] このように、ゲート絶縁膜 108を構成する材料の一部また全部が酸ィ匕ハフニウムを 含む場合、例えば、ゲート絶縁膜を構成する材料の一部または全部が Hf Al O ( 0<χ< 1、 l≤y≤2)を含む場合、リーク電流を効果的に減少させることができ、その 調節を可能にすることができる。
[0042] ゲート絶縁膜 108は上記材料と他の材料との積層構造としても良い。例えば、電流 コラブス現象を抑制できる絶縁膜として知られる SiNを、ゲート絶縁膜 108に用いるこ とができるとして例示した上記材料との間に、 lnmから 10nmの膜厚で挿入するよう にした積層構造を採用することができる。この場合において、組み合わせる絶縁膜材 料の種類に制限は無い。厚みとしては、効果的なリーク電流抑制と相互コンダクタン ス、ヒステリシスなどを勘案して、 3nmから 40nmの範囲が好ましぐ 5nmから 30nm の範囲がより好ましく、 7nmから 20nm力 Sもっとも好まし 、。
[0043] また、半導体結晶層 B103及び又は半導体結晶層 A104の一部をエッチングにより 除去した構造 (リセス構造）としてもよい。これにより、電界効果トランジスタの利得を向 上させたり、閾値電圧を正になるよう調整することにより E— mode動作させることが可 能である。
[0044] ゲート絶縁膜 108の形成法としては、熱 CVD法、プラズマ CVD法、 ALCVD法、 MOCVD法、 MBE法、蒸着法、スパッタリング法などが利用できる。 [0045] これらの手法でゲート絶縁膜 108を形成した後、ァニール処理することにより、電流 ヒステリシスを低減させることができる。したがって、図 1に示す半導体集積回路 1を製 造する場合、または図 1に示す構成の電界効果トランジスタ 100を単体で製造する場 合、その電流ヒステリシス特性を改善させるために、ゲート絶縁膜 108を形成した後、 ァニール処理するのが効果的である。
[0046] このァニール処理は、ゲート絶縁膜 108の形成後からデバイス封止までの間の適 宜のタイミングで実施すればよ 、。該ァニール処理は 300°C以上の温度でかつゲー ト絶縁膜 108の耐熱性の範囲内（アモルファス維持できる範囲）で実施する力 通常 は 300°C力ら 900°Cの範囲である。ァニール処理温度を 300°C〜900°Cの範囲で行 うことにより、ァニール処理をしない場合に比べて、その電流ヒステリシス特性をより一 層改善させることができる。ァニール処理時間は特に制限は無いが、効果と工業的 効率性の兼ね合いの観点から 10秒力も 60分の範囲が好ましい。雰囲気は窒素およ び Zあるいは Arが好ましぐより好ましくは窒素である。
[0047] ゲート絶縁膜 108の上に形成されるゲート電極 109、ソース電極 105、ドレイン電極 106の材料としては、通常の GaN— HEMTデバイスで使用する材料、および手法が そのまま利用できる。すなわち、ゲート電極 108の材料としては、 NiZAu、 Ptなどで ある。ソース電極 105、ドレイン電極 106の材料としては TiZAl、 TiZMoなどである 。それらの形成は、スパッタリング法、蒸着法、 CVD法などを用いることができる。
[0048] ァニール処理はゲート電極形成後に実施しても良い。その場合、ヒステリシスが低 減できかつゲート電極材料にダメージを与えな ヽ温度範囲で実施する。このような温 度範囲はゲート電極材料の耐熱性との兼ね合 、で決定される力 一般的には 300°C 力 600°Cの範囲である。
[0049] 上記において、本発明を実施の形態の一例に基づいて説明した力 上記に開示さ れた本発明の実施の形態は、あくまで例示であって、本発明の技術的範囲はこれら の実施の形態に限定されない。本発明の技術的範囲は、特許請求の範囲によって 示され、さらに特許請求の範囲の記載と均等の意味及びその範囲内でのすべての 変形を含むものである。
実施例 [0050] 以下に実施例を示して本発明をさらに詳細に説明するが、以下に示す実施例はあ くまで例示であって、本発明はこれにより制限されるものではない。
[0051] 実施例 1
図 1に示した構成の GaN— HEMTを以下のようにして作成した。
下地基板 101として用意された半絶縁性の SiC基板 101を硫酸と過酸ィ匕水素水の 混合液で洗浄処理した後、 MOCVD炉中で 600°Cに加熱し、キャリアガスとして水素 を 60SLM、アンモニアを 40SLM、恒温槽温度 30°Cに設定した容器から TMAを 40 sccm流し、 A1Nが緩衝層 102として 500 A成長した。
[0052] ついで下地基板 101の温度を 1150°Cに変更し、 TMA流量を Osccmにしたのち、 恒温槽温度 30°Cに設定した容器から TMGを 40sccm流し、緩衝層 102上に GaN 層を半導体結晶層 B103として 2 μ m積層した。
[0053] ついで TMGの流量を lOOsccmに変更し、高温槽温度 30°Cの容器から TMAを 3 3sccm流し、 A1組成 0. 20の11(1ー八10&?^が半導体結晶層八104として400 成長 した。ついで下地基板 101を室温付近まで降温した後、反応炉より取り出した。
[0054] その後、ホトリソグラフィ一法でソース電極およびドレイン電極形状にレジスト開口を 形成し、 TiZAlZNiZAu金属膜を 20θΑΖΐ50θΑΖ25θΑΖ50θΑの厚みに E B蒸着法で積層した。ついでリフトオフ法により開口部以外の金属膜を除去しソース 電極 105とドレイン電極 106を形成した。引き続きォーミック性を上げるため窒素雰囲 気中にて 800°Cで 30秒間 RTA処理をした。
[0055] 基板を取り出し、ホトリソグラフィ一法によりレジストパターンを形成した後、これをマ スクとし、 N+イオンのイオン打ち込みにより、 3000 Aの深さまで分離層 107を形成し た。 N+イオンの dose量は、 2 X 1014ion/cm2とした。イオン打ち込み後、レジストを 除去した。
[0056] その後、ホトリソグラフィ一法により、ゲート絶縁膜を形成する領域にレジスト開口を 設けた後、開口部を希釈した HC1水溶液で洗浄した。スパッタリング装置に移し、 RF スパッタリング法により、 Hf Al Oを堆積した。膜厚について、 8nm (サンプル 1)
0. 6 0. 4 2
、 16nm (サンプル 2)、 24nm (サンプル 3)の 3水準のサンプルを作製した。下地基 板 101をスパッタリングするガスとして Arを用いた。スパッタ電力は 0. 48kWとした。 スパッタリング時の反応炉圧力は 0. 45Paとした。スパッタリングターゲットとしては Hf Al Oの焼結体を用いた。その後、リフトオフによりゲート絶縁膜 108を形成した
0. 6 0. 4 2
[0057] ついで、同じくホトリソグラフィ一法にてゲート電極形状の開口を形成した後、 NiZ Au金属膜を 200AZ1000Aの厚みに電子ビーム蒸着法で形成し、ソース電極と同 様の手法でリフトオフし、ゲート電極 109を形成した。
[0058] ついで、以上のように処理された下地基板 101をァニール炉に移し、窒素中にて 5 00。Cで 30分ァニーノレした。
[0059] このようにしてゲート長 2 μ m、ゲート幅 30 μ mであるが、ゲート絶縁膜の厚さのみ が異なる 3つの GaN— HEMT、即ち GaN— HEMT1 (ゲート絶縁膜 8nm)、 GaN— HEMT2 (ゲート絶縁膜 16nm)、 GaN— HEMT3 (ゲート絶縁膜 24nm)を作製した
[0060] GaN— HEMTlについて同一の加工プロセスで作製したショットキーダイオードに ついて CV測定を行い、ゲート絶縁膜の比誘電率を求めたところ、 16であった。
[0061] 以上のようにして作製された、 GaN— HEMT1、 GaN— HEMT2、及び GaN— H EMT3のそれぞれにっき、ドレイン電極接地で 2端子という条件で、ゲート電流密度 ゲート電圧特性を測定した。この測定結果を図 3に示す。
[0062] さらに、 GaN— HEMTl、 GaN— HEMT2、及び GaN— HEMT3のそれぞれに つき、ソース電極接地で 3端子という条件で、ドレイン電流密度の遷移特性を測定し た。この際、ドレイン電極には 20Vのバイアスを印加した。この測定結果を図 4に示す
[0063] GaN— HEMT1のドレイン電流密度 ドレイン電圧曲線のヒステリシス特性を測定 した。この際、ゲート電極には 2Vを印加した。この測定結果を図 6に示す。
[0064] 比較例 1
図 2に比較例として作製した GaN— HEMTを含む半導体集積回路の断面概略図 を示す。図 1に示した本発明の一実施形態と図 2に示す比較例との構造上の違いは 、比較例にあっては、各電界効果トランジスタにゲート絶縁膜が設けられていないこと であり、その他の構造は両者とも同じである。図 2において、 201は下地基板、 202は 緩衝層、 203は半導体結晶層 B、 204は半導体結晶層 A、 205はソース電極、 206 はドレイン電極、 207は分離層、 208はゲート電極である。
[0065] 実施例 1と同様の手法で、 SiC基板を下地基板 201とし、その上に A1N層を緩衝層
202として 500 Aの厚さに形成し、 GaN層を半導体結晶層 B203として 2 μ mの厚さ に形成し、 A1組成 0. 20の11(1ー八10&?^層を半導体結晶層八204として400 厚に 形成した。つぎに、上述のように処理された下地基板 201を室温付近まで降温した 後、反応炉よりェピタキシャル基板として取り出した。
[0066] 反応炉より取り出したェピタキシャル基板に、実施例 1と同じ手法でソース電極 205 ドレイン電極 206、分離層 207を形成した後、ゲート絶縁膜を積層せず、リソグラフィ 一法でゲート電極形状に開口を形成し、開口部を希釈した HC1水溶液で洗浄した。 ついで実施例 1と同じ手法で、ゲート電極 208を形成した。このようにしてゲート長 2 μ m、ゲート幅 30 μ mの GaN— ΗΕΜΤ4を作成した。
[0067] この GaN— HEMT4にっき、ドレイン電極接地で 2端子の条件で、ゲート電流密度
—ゲート電圧特性を測定した。この測定結果が図 3に示されている。
[0068] また、 GaN— HEMT4にっき、ソース電極接地で 3端子の条件で、ドレイン電流密 度の遷移特性を測定した。この際、ドレイン電極には 20Vのバイアスを印加した。この 測定結果が図 4に示されている。
[0069] 比較例 2
実施例 1と同様の手法で、下地基板 201としての SiC基板上に、 A1Nの緩衝層 202 を 500A、 GaNの半導体結晶層 B203を 2 m、 A1組成 0. 20の ud—AlGaNの半 導体結晶層 A204が 400A、順次成長した。
[0070] ついで、以上のように処理された下地基板 201に、実施例 1と同じ手法で分離層 20 7、ソース電極 205、ドレイン電極 206、ゲート絶縁膜 (厚み 8nm)、ゲート電極 208を 形成した後、所要の電極を形成した。ァニール処理は行わなカゝつた。このようにして ゲート長 2 μ m、ゲート幅 30 μ mの GaN—HEMT5を作製した。
[0071] GaN HEMT5のドレイン電流密度 ドレイン電圧曲線のヒステリシス特性を測定 した。この際、ゲート電極には 2Vを印加した。この測定結果を図 5に示す。
[0072] 図 3を参照すると、実施例 1で作製した GaN— HEMT1、 GaN— HEMT2、 GaN — HEMT3は、比較例 1の GaN— HEMT4と比べて、大幅にゲート電流が低減され た。特に順方向のゲートバイアス印加時のゲート電流の抑制効果が著しく改善された ことが半 IJる。図 3から明らかなように、 GaN— HEMTl、 GaN— HEMT3では + 8Vま で、 GaN— HEMT2では + 9Vまで順方向の電圧の印加幅を拡大できた。
[0073] 一方、 GaN— HEMT4ではゲート電圧が OVを超えると、大きなリーク電流が発生 するため、 OVより大きなゲート電圧を印加することが出来な力 た。
[0074] 図 4を参照すると、実施例 1の GaN— HEMT1、 GaN— HEMT2、 GaN— HEMT 3の各最大ドレイン電流密度を、比較例 1の GaN— HEMT4のそれと比べた場合、 G aN— HEMT1で約 95%、 GaN— HEMT2で 105%、 GaN— HEMT3で115%向 上した。
[0075] 図 6における実施例 1の GaN— HEMT1のドレイン電流密度 ドレイン電圧曲線の 掃引方向を変えた場合の差は、図 5に示された GaN— HEMT4におけるそれと比べ て大幅に小さぐァニール処理によりヒステリシスが大幅に低減したことが確認できた 図面の簡単な説明
[0076] [図 1]本発明の一実施形態を示す概略断面図。
[図 2]比較例のデバイスの概略断面図。
[図 3]実施例 1と比較例 1とのゲート電流密度—ゲート電圧特性を示す図。
[図 4]実施例 1と比較例 1とのドレイン電流密度の遷移特性を示す図。
[図 5]比較例 2のドレイン電流 ドレイン電圧曲線のヒステリシス特性を示す図。
[図 6]実施例 1のドレイン電流—ドレイン電圧曲線のヒステリシス特性を示す図。
符号の説明
[0077] 101、 201 下地基板
102、 202 緩衝層
103、 203 半導体結晶層 B
104、 204 半導体結晶層 A
105、 205 ソース電極
106、 206 ドレイン電極 107、 207 分離層 108 ゲート絶縁膜 109、 208 ゲー卜電極

Claims

請求の範囲
[1] ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであって、該ゲー ト絶縁膜を構成する材料の一部もしくは全部力 比誘電率 9以上 22以下の誘電体で あり、該ゲート絶縁膜に接する半導体結晶層 Aと、該半導体結晶層 Aに近接して、該 半導体結晶 Aよりも大きな電子親和力を有する半導体結晶層 Bから構成されるへテ 口接合を有する、上記半導体電界効果トランジスタ。
[2] 半導体結晶層 Aが、 Al In Ga N系結晶（0≤x、 y≤ 1、 x+y≤ 1)である、請
χ y (l-x-y)
求項 1に記載の半導体電界効果トランジスタ。
[3] ゲート絶縁膜を構成する材料の一部または全部が酸化ハフニウムを含む、請求項
1又 2に記載の半導体電界効果トランジスタ。
[4] ゲート絶縁膜を構成する材料の一部または全部が Hf Al O (0<x< l、 l≤y≤
2)を含む、請求項 1〜3のいずれか一項に記載の半導体電界効果トランジスタ。
[5] 請求項 1〜4のいずれか一項に記載の電界効果トランジスタを構成要素とする半導 体集積回路。
[6] 絶縁層を形成した後、 300°C以上で熱処理をカ卩えることを含んでなる、請求項 1〜
4のいずれか一項に記載の半導体電界効果トランジスタの製造方法。
[7] 300°C以上の熱処理がゲート電極の形成後に実施されることを含んでなる、請求項
6に記載の半導体電界効果トランジスタの製造方法。
[8] 絶縁層を形成した後、 300°C以上で熱処理をカ卩えることを含んでなる、請求項 5に 記載の半導体集積回路の製造方法。
[9] 300°C以上の熱処理がゲート電極の形成後に実施されることを含んでなる、請求項
8に記載の半導体集積回路の製造方法。
PCT/JP2007/055337 2006-03-17 2007-03-16 半導体電界効果トランジスタ及びその製造方法 WO2007108404A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
GB0816666A GB2449810A (en) 2006-03-17 2007-03-16 Semiconductor field effect transistor and method for fabricating the same
DE112007000626T DE112007000626T5 (de) 2006-03-17 2007-03-16 Halbleiter-Feldeffekttransistor und Verfahren zur Herstellung desselben
US12/293,330 US20110012110A1 (en) 2006-03-17 2007-03-16 Semiconductor field effect transistor and method for fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006073610 2006-03-17
JP2006-073610 2006-03-17

Publications (1)

Publication Number Publication Date
WO2007108404A1 true WO2007108404A1 (ja) 2007-09-27

Family

ID=38522434

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/055337 WO2007108404A1 (ja) 2006-03-17 2007-03-16 半導体電界効果トランジスタ及びその製造方法

Country Status (7)

Country Link
US (1) US20110012110A1 (ja)
KR (1) KR20080108464A (ja)
CN (1) CN101405850A (ja)
DE (1) DE112007000626T5 (ja)
GB (1) GB2449810A (ja)
TW (1) TW200742076A (ja)
WO (1) WO2007108404A1 (ja)

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445942B2 (en) * 2008-09-30 2013-05-21 Sanken Electric Co., Ltd. Semiconductor device having metal oxide film
US8692294B2 (en) 2009-08-28 2014-04-08 Transphorm Inc. Semiconductor devices with field plates
US8841702B2 (en) 2008-04-23 2014-09-23 Transphorm Inc. Enhancement mode III-N HEMTs
US8860495B2 (en) 2011-10-07 2014-10-14 Transphorm Inc. Method of forming electronic components with increased reliability
US8895423B2 (en) 2011-03-04 2014-11-25 Transphorm Inc. Method for making semiconductor diodes with low reverse bias currents
US8895421B2 (en) 2011-02-02 2014-11-25 Transphorm Inc. III-N device structures and methods
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9041065B2 (en) 2008-12-10 2015-05-26 Transphorm Inc. Semiconductor heterostructure diodes
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
US9142659B2 (en) 2011-03-04 2015-09-22 Transphorm Inc. Electrode configurations for semiconductor devices
US9147760B2 (en) 2010-12-15 2015-09-29 Transphorm Inc. Transistors with isolation regions
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US9171730B2 (en) 2013-02-15 2015-10-27 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US9171910B2 (en) 2012-07-16 2015-10-27 Transphorm Inc. Semiconductor electronic components with integrated current limiters
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US9293561B2 (en) 2009-05-14 2016-03-22 Transphorm Inc. High voltage III-nitride semiconductor devices
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9343560B2 (en) 2007-09-17 2016-05-17 Transphorm Inc. Gallium nitride power devices
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
US9496137B2 (en) 2009-12-10 2016-11-15 Transphorm Inc. Methods of forming reverse side engineered III-nitride devices
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9690314B2 (en) 2008-09-23 2017-06-27 Transphorm Inc. Inductive load power switching circuits
US10224401B2 (en) 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
CN102097483B (zh) * 2010-12-31 2012-08-29 中山大学 GaN基异质结构增强型绝缘栅场效应晶体管及制备方法
CN102184943A (zh) * 2011-04-18 2011-09-14 电子科技大学 一种增强型AlGaN/GaN HEMT器件及其制备方法
JP5890991B2 (ja) * 2011-09-28 2016-03-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
CN105810707B (zh) * 2014-12-31 2018-07-24 黄智方 高电子迁移率发光晶体管的结构
US9502602B2 (en) * 2014-12-31 2016-11-22 National Tsing Hua University Structure of high electron mobility light emitting transistor
US9780176B2 (en) * 2015-11-05 2017-10-03 Electronics And Telecommunications Research Institute High reliability field effect power device and manufacturing method thereof
CN107230618A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管器件的制备方法
JP6917160B2 (ja) * 2017-02-26 2021-08-11 住友化学株式会社 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法
KR101949452B1 (ko) 2017-08-16 2019-02-18 코오롱글로벌 주식회사 숏크리트 시공방법 및 보강줄 분사장치
CN110854193A (zh) * 2019-11-28 2020-02-28 西安电子科技大学芜湖研究院 一种氮化镓功率器件结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324813A (ja) * 2001-02-21 2002-11-08 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ
JP2003133432A (ja) * 2001-10-25 2003-05-09 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2005086102A (ja) * 2003-09-10 2005-03-31 Univ Nagoya 電界効果トランジスタ、及び電界効果トランジスタの作製方法
WO2006001369A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置
JP2006054391A (ja) * 2004-08-16 2006-02-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006222414A (ja) * 2005-01-14 2006-08-24 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544906B2 (en) * 2000-12-21 2003-04-08 Texas Instruments Incorporated Annealing of high-k dielectric materials
JP2003069013A (ja) * 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置及びその製造方法
US7186640B2 (en) * 2002-06-20 2007-03-06 Chartered Semiconductor Manufacturing Ltd. Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics
JP2005064317A (ja) * 2003-08-18 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置
JP4449374B2 (ja) * 2003-09-04 2010-04-14 株式会社日立製作所 半導体装置
US20050181619A1 (en) * 2004-02-12 2005-08-18 National Taiwan University Method for forming metal oxide layer by nitric acid oxidation
US7253066B2 (en) * 2004-02-24 2007-08-07 International Business Machines Corporation MOSFET with decoupled halo before extension
JP2006032552A (ja) * 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
JP2006245317A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置およびその製造方法
JP4768427B2 (ja) * 2005-12-12 2011-09-07 株式会社東芝 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324813A (ja) * 2001-02-21 2002-11-08 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ
JP2003133432A (ja) * 2001-10-25 2003-05-09 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2005086102A (ja) * 2003-09-10 2005-03-31 Univ Nagoya 電界効果トランジスタ、及び電界効果トランジスタの作製方法
WO2006001369A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置
JP2006054391A (ja) * 2004-08-16 2006-02-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006222414A (ja) * 2005-01-14 2006-08-24 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343560B2 (en) 2007-09-17 2016-05-17 Transphorm Inc. Gallium nitride power devices
US9941399B2 (en) 2008-04-23 2018-04-10 Transphorm Inc. Enhancement mode III-N HEMTs
US9437708B2 (en) 2008-04-23 2016-09-06 Transphorm Inc. Enhancement mode III-N HEMTs
US9196716B2 (en) 2008-04-23 2015-11-24 Transphorm Inc. Enhancement mode III-N HEMTs
US8841702B2 (en) 2008-04-23 2014-09-23 Transphorm Inc. Enhancement mode III-N HEMTs
US9690314B2 (en) 2008-09-23 2017-06-27 Transphorm Inc. Inductive load power switching circuits
US8445942B2 (en) * 2008-09-30 2013-05-21 Sanken Electric Co., Ltd. Semiconductor device having metal oxide film
US9041065B2 (en) 2008-12-10 2015-05-26 Transphorm Inc. Semiconductor heterostructure diodes
US9293561B2 (en) 2009-05-14 2016-03-22 Transphorm Inc. High voltage III-nitride semiconductor devices
US9373699B2 (en) 2009-08-28 2016-06-21 Transphorm Inc. Semiconductor devices with field plates
US9111961B2 (en) 2009-08-28 2015-08-18 Transphorm Inc. Semiconductor devices with field plates
US9831315B2 (en) 2009-08-28 2017-11-28 Transphorm Inc. Semiconductor devices with field plates
US8692294B2 (en) 2009-08-28 2014-04-08 Transphorm Inc. Semiconductor devices with field plates
US10199217B2 (en) 2009-12-10 2019-02-05 Transphorm Inc. Methods of forming reverse side engineered III-nitride devices
US9496137B2 (en) 2009-12-10 2016-11-15 Transphorm Inc. Methods of forming reverse side engineered III-nitride devices
US9147760B2 (en) 2010-12-15 2015-09-29 Transphorm Inc. Transistors with isolation regions
US9437707B2 (en) 2010-12-15 2016-09-06 Transphorm Inc. Transistors with isolation regions
US9224671B2 (en) 2011-02-02 2015-12-29 Transphorm Inc. III-N device structures and methods
US8895421B2 (en) 2011-02-02 2014-11-25 Transphorm Inc. III-N device structures and methods
US9142659B2 (en) 2011-03-04 2015-09-22 Transphorm Inc. Electrode configurations for semiconductor devices
US8895423B2 (en) 2011-03-04 2014-11-25 Transphorm Inc. Method for making semiconductor diodes with low reverse bias currents
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9224805B2 (en) 2011-09-06 2015-12-29 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US9171836B2 (en) 2011-10-07 2015-10-27 Transphorm Inc. Method of forming electronic components with increased reliability
US8860495B2 (en) 2011-10-07 2014-10-14 Transphorm Inc. Method of forming electronic components with increased reliability
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US9685323B2 (en) 2012-02-03 2017-06-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
US9490324B2 (en) 2012-04-09 2016-11-08 Transphorm Inc. N-polar III-nitride transistors
US9634100B2 (en) 2012-06-27 2017-04-25 Transphorm Inc. Semiconductor devices with integrated hole collectors
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US9171910B2 (en) 2012-07-16 2015-10-27 Transphorm Inc. Semiconductor electronic components with integrated current limiters
US9443849B2 (en) 2012-07-16 2016-09-13 Transphorm Inc. Semiconductor electronic components with integrated current limiters
US9171730B2 (en) 2013-02-15 2015-10-27 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US9520491B2 (en) 2013-02-15 2016-12-13 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US10535763B2 (en) 2013-03-13 2020-01-14 Transphorm Inc. Enhancement-mode III-nitride devices
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9590060B2 (en) 2013-03-13 2017-03-07 Transphorm Inc. Enhancement-mode III-nitride devices
US10043898B2 (en) 2013-03-13 2018-08-07 Transphorm Inc. Enhancement-mode III-nitride devices
US9865719B2 (en) 2013-03-15 2018-01-09 Transphorm Inc. Carbon doping semiconductor devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US10043896B2 (en) 2013-07-19 2018-08-07 Transphorm Inc. III-Nitride transistor including a III-N depleting layer
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
US9842922B2 (en) 2013-07-19 2017-12-12 Transphorm Inc. III-nitride transistor including a p-type depleting layer
US9935190B2 (en) 2014-07-21 2018-04-03 Transphorm Inc. Forming enhancement mode III-nitride devices
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
US10224401B2 (en) 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
US10629681B2 (en) 2016-05-31 2020-04-21 Transphorm Technology, Inc. III-nitride devices including a graded depleting layer
US11121216B2 (en) 2016-05-31 2021-09-14 Transphorm Technology, Inc. III-nitride devices including a graded depleting layer

Also Published As

Publication number Publication date
GB2449810A (en) 2008-12-03
KR20080108464A (ko) 2008-12-15
TW200742076A (en) 2007-11-01
DE112007000626T5 (de) 2009-02-05
GB0816666D0 (en) 2008-10-22
CN101405850A (zh) 2009-04-08
US20110012110A1 (en) 2011-01-20

Similar Documents

Publication Publication Date Title
WO2007108404A1 (ja) 半導体電界効果トランジスタ及びその製造方法
US7709859B2 (en) Cap layers including aluminum nitride for nitride-based transistors
KR101124937B1 (ko) 질화물계 트랜지스터를 위한 캡층 및/또는 패시베이션층,트랜지스터 구조 및 그 제조방법
KR101045573B1 (ko) Ⅲ족 질화물 인헨스먼트 모드 소자
JP5041701B2 (ja) ヘテロ接合型電界効果トランジスタ
JP5634681B2 (ja) 半導体素子
JP5697456B2 (ja) 電界効果トランジスタ及び電力制御装置
JP5749580B2 (ja) 半導体装置及び半導体装置の製造方法
US8575660B2 (en) Group III-V semiconductor device with strain-relieving interlayers
US20150076510A1 (en) Heterostructure Power Transistor with AlSiN Passivation Layer
JP5688556B2 (ja) 電界効果トランジスタ
US8653558B2 (en) Semiconductor device and method of making
JP6161887B2 (ja) 化合物半導体装置及びその製造方法
JP2010153493A (ja) 電界効果半導体装置及びその製造方法
KR20100138871A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2002076329A (ja) 半導体装置
JP2007281453A (ja) 半導体電界効果トランジスタ及びその製造方法
JP6343807B2 (ja) 電界効果トランジスタおよびその製造方法
JP2017157589A (ja) 半導体装置および半導体装置の製造方法
CN109285777A (zh) 具有n-极性氮化镓的外延衬底的形成方法
JP5101143B2 (ja) 電界効果トランジスタ及びその製造方法
JP2006286698A (ja) 電子デバイス及び電力変換装置
CN112201689B (zh) 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法
JP2010153748A (ja) 電界効果半導体装置の製造方法
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07738782

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 0816666

Country of ref document: GB

Kind code of ref document: A

Free format text: PCT FILING DATE = 20070316

WWE Wipo information: entry into national phase

Ref document number: 816666

Country of ref document: GB

Ref document number: 0816666.2

Country of ref document: GB

WWE Wipo information: entry into national phase

Ref document number: 1020087022627

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 200780009564.X

Country of ref document: CN

RET De translation (de og part 6b)

Ref document number: 112007000626

Country of ref document: DE

Date of ref document: 20090205

Kind code of ref document: P

122 Ep: pct application non-entry in european phase

Ref document number: 07738782

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12293330

Country of ref document: US