JP2002324813A - ヘテロ構造電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 高いゲート電圧に対してヘテロ構造電界効果
トランジスタのゲートリーク電流は過大となるためにト
ランジスタ動作が困難となっていた。 【解決手段】 半導体基板１−０上にバッファ層１−
１，チャネル層１−２，スペーサ層１−３，キャリア供
給層１−４，エッチングストッパ層１−６，キャップ層
１−７が順次エピタキシャル成長され、表面にはソース
電極１−８，ドレイン電極１−９が形成され、チャネル
層１−２に形成される２次元電子ガスと電気的に接続さ
れている。また、キャップ層１−７を除去した開口部１
−１５に高誘電体材料からなる絶縁層１−１１を堆積
し、更にゲート電極１−１２が形成される。この高誘電
体材料からなる絶縁層１−１１により、ゲートリーク電
流は著しく低減され、更に高いゲート電圧に対して正常
なトランジスタ動作が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オン状態のゲート
リーク電流の低減と大きな論理振幅および大きな最大ド
レイン電流を実現するヘテロ構造電界効果トランジスタ
に関するものである。

【０００２】

【従来の技術】従来のヘテロ構造電界効果トランジスタ
（以下、ＨＥＭＴ：High Electron Mobility Transisto
r という）について、特開平１０−２０９４３４に即し
て説明する。

【０００３】図７は、従来のＨＥＭＴの第１の代表的な
構造を示す説明図である。半絶縁性ＩｎＰ基板７−０上
にＩｎ_0.52Ａｌ_0.48Ａｓ（２００ｎｍ）のバッファ層７
−１，Ｉｎ_0.53Ｇａ_0.47Ａｓ（１５ｎｍ）のチャネル層
７−２，Ｉｎ_0.52Ａｌ_0.48Ａｓ（３ｎｍ）のスペーサ層
７−３，所定の面密度のＳｉ原子層ドーピング面で構成
されるキャリア供給層７−４，Ｉｎ_0.52Ａｌ_0.48Ａｓ
（１０ｎｍ）のバリア層７−５，ＩｎＰ（６ｎｍ）のエ
ッチングストッパ層７−６，不純物としてＳｉを１×１
０¹⁹ｃｍ^-3ドープしたＩｎ０．５３Ｇａ０．４７Ａｓ
（１５ｎｍ）のキャップ層７−７が順次エピタキシャル
成長（例えば、ＭＯＣＶＤやＭＢＥ等）され、半導体多
層構造が形成されている。

【０００４】ここで、Ｓｉ原子層ドーピングの濃度は所
望のしきい値が実現されるように設計されている。例え
ば、エッチングストッパ層７−６より上部のエピタキシ
ャル層を除去したときに、しきい値が−０．５Ｖとなる
ように設計し、バリア層７−５より上部のエピタキシャ
ル層を除去した場合にしきい値が＋０．１Ｖとなるよう
に設計されている。

【０００５】このようにして作製されたエピタキシャル
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極７−８，ドレイン電極７−９のオーミックコンタクト
領域が形成され、チャネル層７−２に形成される２次元
電子ガスと電気的に接続されている。また、ゲート電極
７−１２は、キャップ層７−７を等方性のウエットエッ
チングによって除去した開口部７−１５にＴｉ／Ｐｔ／
Ａｕを順次堆積して形成される。

【０００６】本構造を有するＨＥＭＴにおいては、ゲー
ト電極７−１２へ印加されるゲート電圧を変化させるこ
とによりチャネル層７−２中の二次元電子ガス濃度が変
化し、ドレイン電流が変調される。ゲート電圧変化によ
る二次元電子ガス濃度の変化率（ゲート容量）は、ゲー
ト電極７−１２と二次元電子ガス間に形成されている材
料の比誘電率に比例し、厚さに反比例する。

【０００７】本構造においては、ゲート電極７−１２と
二次元電子ガス間に形成されている材料は、スペーサ層
７−３，キャリア供給層７−４，バリア層７−５，エッ
チングストッパ層７−６の４層からなり、その比誘電率
は１３程度である。また、厚さは４層の厚さの総和に等
しく１９ｎｍとなる。

【０００８】更に本構造においてはキャリア供給層７−
４におけるＳｉ原子層ドーピングの濃度がエッチングス
トッパ層７−６より上部のエピタキシャル層を除去した
ときにしきい値が−０．５Ｖとなるように設計されてい
るので、負のしきい値によるディプリション型動作を伴
うヘテロ構造電界効果トランジスタが実現される。

【０００９】図８は、従来のＨＥＭＴの第２の代表的な
構造を示す説明図である。同図において、図７と同様の
符号は同一または同等の部材を示す。すなわち、半絶縁
性ＩｎＰ基板８−０上にＩｎ_0.52Ａｌ_0.48Ａｓ（２００
ｎｍ）のバッファ層８−１，Ｉｎ_0.53Ｇａ_0.47Ａｓ（１
５ｎｍ）のチャネル層８−２，Ｉｎ_0.52Ａｌ_0.48Ａｓ
（３ｎｍ）のスペーサ層８−３，所定の面密度のＳｉ原
子層ドーピング面で構成されるキャリア供給層８−４，
Ｉｎ_0.52Ａｌ_0.48Ａｓ（１０ｎｍ）のバリア層８−５，
ＩｎＰ（６ｎｍ）のエッチングストッパ層８−６，不純
物としてＳｉを１×１０¹⁹ｃｍ^-3ドープしたＩｎ_0.53Ｇ
ａ_0.47Ａｓ（１５ｎｍ）のキャップ層８−７が順次エピ
タキシャル成長（例えば、ＭＯＣＶＤやＭＢＥ等）さ
れ、半導体多層構造が形成されている。

【００１０】なお、Ｓｉ原子層ドーピングの濃度は第１
の従来構造と同様に所望のしきい値が実現されるように
設計されている。例えば、エッチングストッパ層８−６
より上部のエピタキシャル層を除去したときに、しきい
値が−０．５Ｖとなるように設計し、バリア層８−５よ
り上部のエピタキシャル層を除去した場合にしきい値が
＋０．１Ｖとなるように設計される。

【００１１】或いは、エッチングストッパ層８−６より
上部のエピタキシャル層を除去したときに、しきい値が
−１．０Ｖとなるように設計し、バリア層８−５より上
部のエピタキシャル層を除去した場合にしきい値が−
０．５Ｖとなるように設計される。また、ソース電極８
−８およびドレイン電極８−９についても同様に形成す
る。

【００１２】また、ゲート電極８−１２はキャップ層８
−７を等方性のウエットエッチングによって除去して開
口部８−１５を設け、その後異方性のドライエッチング
によってエッチングストッパ層８−６にリセスを行った
後にＴｉ／Ｐｔ／Ａｕを順次堆積して形成される。

【００１３】本構造を有するＨＥＭＴの動作原理は前記
第１の従来例と同様であるので、詳細な説明は省略す
る。本構造において、ゲート電極８−１２と二次元電子
ガス間に形成されている材料は、スペーサ層８−３，キ
ャリア供給層８−４，バリア層８−５の３層からなり、
その比誘電率は１３程度である。また、厚さは３層の厚
さの総和に等しく１３ｎｍとなる。

【００１４】本構造においては、バリア層８−５より上
部のエピタキシャル層を除去したときに負のしきい値
（例えば−０．５Ｖ）が設定されている場合は、ディプ
リション型動作を伴うヘテロ構造電界効果トランジスタ
が実現され、正のしきい値（例えば＋０．１Ｖ）が設定
されている場合は、エンハンスメント型動作を伴うヘテ
ロ構造電界効果トランジスタが実現される。

【００１５】これら従来構造には、共通して、ゲート電
極が半導体材料（エッチングストッパ層もしくはバリア
層）上に形成されていることに起因する問題が伴う。す
なわち、ゲート電極と同半導体材料が構成するショット
キー接合のバリア障壁高さを上回る正のゲート電圧を印
加すると著しいゲートリーク電流が発生し、正常なトラ
ンジスタ動作は不可能となる。すなわち、印加可能なゲ
ート電圧に上限値が存在する。具体的には、ショットキ
ー接合のバリア障壁高さは、０．５ｅＶ程度であるの
で、印加可能なゲート電圧の上限値は＋０．５Ｖと予想
される。

【００１６】実際には、従来構造においては、ＩｎＰか
らなるエッチングストッパ層やＩｎ _0.52Ａｌ_0.48Ａｓか
らなるバリア層が著しく薄いため、前記上限値よりもは
るかに低いゲート電圧を印加した時点でゲートリーク電
流が顕著となり、相互コンダクタンスが低下するなど、
正常なトランジスタ動作が困難となる。

【００１７】特に、第２の従来構造によるエンハンスメ
ント型ＨＥＭＴについては、トランジスタ動作可能なゲ
ート電圧の範囲が０．１Ｖ（しきい値電圧、下限）から
０．５Ｖ（上限、但し理想値）のわずか０．４Ｖに限ら
れることから、回路応用時に十分な論理振幅の確保が困
難であり、高速・低消費電力の回路への応用が著しく困
難であった。

【００１８】続いて、従来のナイトライド系化合物半導
体材料からなるヘテロ構造電界効果トランジスタ(以
下、HFET: Heterostructure field Effect Transistor
という)について説明する。

【００１９】図９は、従来のＨＦＥＴの代表的な構造を
示す説明図である。サファイア（０００１）基板９−０
上にＡｌＮ（４０ｎｍ）のバッファ層９−１，ＧａＮ
（３μｍ）のチャネル層９−２，Ａｌ_0.25Ｇａ_0.75Ｎ
（３ｎｍ）のスペーサ層９−３，所定の濃度のＳｉドナ
をドープしたＡｌ_0.25Ｇａ_0.75Ｎ（８ｎｍ）キャリア供
給層９−４，ＧａＮ（４ｎｍ）のショットキー層９−５
が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ
ＭＢＥ等）され、半導体多層構造が形成されている。

【００２０】本多層構造においては、熱平衡状態におけ
るＡｌ_0.25Ｇａ_0.75ＮとＧａＮの格子定数の違いによ
り、Ａｌ_0.25Ｇａ_0.75Ｎスペーサ層９−３およびキャリ
ア供給層９−４中に伸張性の応力が発生する。Ａｌ_0.25
Ｇａ_0.75Ｎのピエゾ電気効果により、同応力によってＡ
ｌ_0.25Ｇａ_0.75Ｎスペーサ層９−３とＧａＮチャネル層
９−２界面に正の電荷が誘起される。また、Ａｌ_0.25Ｇ
ａ_0.75ＮとＧａＮの自発分極の違いによって同界面に正
の電荷が誘起される。更にＡｌ_0.25Ｇａ_0.75Ｎキャリア
供給層９−４中のドナは正の電荷を有するイオンとな
る。これらの正の電荷を中和する作用を有する２次元電
子ガスがチャネル層９−２中のスペーサ層９−３との界
面付近に形成されている。

【００２１】このようにして作製された半導体多層構造
の表面には、例えばＴｉ／Ａｌ等によるソース電極９−
８，ドレイン電極９−９のオーミックコンタクト領域が
形成され、チャネル層９−２に形成される２次元電子ガ
スと電気的に接続されている。また、ゲート電極９−１
２は、ショットキー層９−５の表面に例えばＷＳｉＮ／
Ａｕを順次堆積して形成される。

【００２２】本構造を有するＨＦＥＴにおいては、ゲー
ト電極９−１２へ印加されるゲート電圧を変化させるこ
とによりチャネル層９−２中の二次元電子ガス濃度が変
化し、ドレイン電流が変調される。ゲート電圧変化によ
る二次元電子ガス濃度の変化率（ゲート容量）は、ゲー
ト電極９−１２と二次元電子ガス間に形成されている材
料の比誘電率に比例し、厚さに反比例する。本構造にお
いては、ゲート電極９−１２と二次元電子ガス間に形成
されている材料は、スペーサ層９−３，キャリア供給層
９−４，ショットキー層９−５の３層からなり、その比
誘電率は１０程度である。また、厚さは、３層の厚さの
総和に等しく１５ｎｍとなる。

【００２３】本従来構造には、ゲート電極９−１２がシ
ョットキー層９−５上に形成されていることに起因する
問題が伴う。すなわち、ゲート電極９−１２と同半導体
材料が構成するショットキー接合のバリア障壁高さを上
回る正のゲート電圧を印加すると著しいゲートリーク電
流が発生し、正常なトランジスタ動作は不可能となる。
すなわち、印加可能なゲート電圧に上限値が存在する。
具体的には、著しいゲートリーク電流が発生せずに印加
可能なゲート電圧の上限値は＋２Ｖ程度である。これを
上回るゲート電圧を印加するとゲートリーク電流が顕著
となり、相互コンダクタンスが低下するなど、正常なト
ランジスタ動作が困難となる。

【００２４】ゲートリーク電流を抑制する手段として
は、スペーサ層９−３およびキャリア供給層９−４のＡ
ｌＮ組成を高めることによりショットキーバリア障壁を
高めるという方法が考えられるが、ＡｌＮ組成の増加に
よって半導体多層構造の結晶性が悪化するため、この手
段を用いることは著しく困難である。

【００２５】

【発明が解決しようとする課題】このように、従来、シ
ョットキー接合によりゲート電極を形成した場合、ショ
ットキーバリア障壁高さにより、トランジスタ動作可能
なゲート電圧の上限値が制限されるという課題があっ
た。

【００２６】本発明はこのような課題を解決するための
ものであり、ゲートリーク電流を抑制して、高いゲート
電圧でトランジスタ動作可能であって、最大ドレイン電
流が大きく、パワー特性に優れたヘテロ構造電界効果ト
ランジスタを提供することを目的とする。

【００２７】

【課題を解決するための手段】上記課題を解決するため
に本発明のヘテロ構造電界効果トランジスタは、基板上
にバッファ層，チャネル層，スペーサ層，キャリア供給
層等の半導体層を順次堆積させ、さらに、その上に単数
または複数の半導体層をエピタキシャル成長させた半導
体多層構造の表面にソース電極，ドレイン電極，ゲート
電極が形成されているヘテロ構造電界効果トランジスタ
において、前記ゲート電極と前記半導体多層構造の表面
との間に絶縁層、あるいは絶縁層と金属層を配置したこ
とに特徴を有している。

【００２８】また、本発明のヘテロ構造電界効果トラン
ジスタは、半導体基板１−０上にバッファ層１−１，チ
ャネル層１−２，スペーサ層１−３，キャリア供給層１
−４，バリア層１−５，エッチングストッパ層１−６と
が順次堆積され、さらにこのエッチングストッパ層１−
６上に高濃度不純物層であるキャップ層１−７が堆積さ
れ、ソース電極１−８およびドレイン電極１−９がこの
キャップ層１−７表面に形成され、キャップ層１−７に
エッチングストッパ層１−６に達する開口部１−１５が
形成されることを特徴とするヘテロ構造電界効果トラン
ジスタにおいて、開口部１−１５に露出したエッチング
ストッパ層１−６表面に比誘電率１０以上の高誘電体材
料からなる絶縁層１−１１と金属材料からなるゲート電
極１−１２とが順次局所的に形成され、絶縁層１−１１
とゲート電極１−１２はキャップ層１−７と隔離してい
ることに特徴を有している。

【００２９】さらに、本発明のヘテロ構造電界効果トラ
ンジスタは、半導体基板２−０上にバッファ層２−１，
チャネル層２−２，スペーサ層２−３，キャリア供給層
２−４，バリア層２−５，エッチングストッパ層２−６
とが順次堆積され、さらにこのエッチングストッパ層２
−６上に高濃度不純物層であるキャップ層２−７が堆積
され、ソース電極２−８およびドレイン電極２−９がこ
のキャップ層２−７表面に形成され、キャップ層２−７
にバリア層２−５に達する開口部２−１５が形成される
ことを特徴とするヘテロ構造電界効果トランジスタにお
いて、開口部２−１５に露出したバリア層２−５表面に
比誘電率１０以上の高誘電体材料からなる絶縁層２−１
１と金属材料からなるゲート電極２−１２とが順次局所
的に形成され、ソース電極２−８と絶縁層２−１１との
間の領域およびドレイン電極２−９と絶縁層２−１１と
の間の領域にあるバリア層２−５は少なくともエッチン
グストッパ層２−６によって覆われ、絶縁層２−１１と
ゲート電極２−１２はキャップ層２−７と隔離している
ことに特徴を有している。

【００３０】また、本発明のヘテロ構造電界効果トラン
ジスタは、基板３−０上にバッファ層３−１，チャネル
層３−２，スペーサ層３−３，キャリア供給層３−４，
ショットキー層３−５とが順次堆積され、ソース電極３
−８およびドレイン電極３−９がショットキー層３−５
表面に形成されているヘテロ構造電界効果トランジスタ
において、ショットキー層３−５表面に、比誘電率１０
以上の高誘電体材料からなる絶縁層３−１１と金属材料
からなるゲート電極３−１２が、順次局所的に形成さ
れ、絶縁層３−１１とゲート電極３−１２はソース電極
３−８およびドレイン電極３−９とは隔離していること
に特徴を有している。

【００３１】さらに、本発明のヘテロ構造電界効果トラ
ンジスタは、半導体基板４−０上にバッファ層４−１，
チャネル層４−２，スペーサ層４−３，キャリア供給層
４−４，バリア層４−５，エッチングストッパ層４−６
とが順次堆積され、さらにこのエッチングストッパ層４
−６上に高濃度不純物層であるキャップ層４−７が堆積
され、ソース電極４−８およびドレイン電極４−９がこ
のキャップ層４−７表面に形成され、キャップ層４−７
にエッチングストッパ層４−６に達する開口部４−１５
が形成されることを特徴とするヘテロ構造電界効果トラ
ンジスタにおいて、開口部４−１５に露出したエッチン
グストッパ層４−６表面に金属層４−１０と比誘電率１
０以上の高誘電体材料からなる絶縁層４−１１と金属材
料からなるゲート電極４−１２とが順次局所的に形成さ
れ、金属層４−１０はゲート電極４−１２，ソース電極
４−８，ドレイン電極４−９とは電気的に接続せず、金
属層４−１０と絶縁層４−１１とゲート電極４−１２は
キャップ層４−７と隔離し、金属層４−１０により絶縁
層４−１１がエッチングストッパ層４−６から分離され
ていることに特徴を有している。

【００３２】また、本発明のヘテロ構造電界効果トラン
ジスタは、半導体基板５−０上にバッファ層５−１，チ
ャネル層５−２，スペーサ層５−３，キャリア供給層５
−４，バリア層５−５，エッチングストッパ層５−６と
が順次堆積され、さらにこのエッチングストッパ層５−
６上に高濃度不純物層であるキャップ層５−７が堆積さ
れ、ソース電極５−８およびドレイン電極５−９がこの
キャップ層５−７表面に形成され、キャップ層５−７に
バリア層５−５に達する開口部５−１５が形成されるこ
とを特徴とするヘテロ構造電界効果トランジスタにおい
て、開口部５−１５に露出したバリア層５−５表面に金
属層５−１０と比誘電率１０以上の高誘電体材料からな
る絶縁層５−１１と金属材料からなるゲート電極５−１
２とが順次局所的に形成され、金属層５−１０はゲート
電極５−１２，ソース電極５−８，ドレイン電極５−９
とは電気的に接続せず、ソース電極５−８と金属層５−
１０との間の領域およびドレイン電極５−９と金属層５
−１０との間の領域にあるバリア層５−５は少なくとも
エッチングストッパ層５−６によって覆われ、金属層５
−１０と絶縁層５−１１とゲート電極５−１２はキャッ
プ層５−７とは隔離し、金属層５−１０により絶縁層５
−１１がバリア層５−５およびエッチングストッパ層５
−６から分離されていることに特徴を有している。

【００３３】さらに、本発明のヘテロ構造電界効果トラ
ンジスタは、基板６−０上にバッファ層６−１，チャネ
ル層６−２，スペーサ層６−３，キャリア供給層６−
４，ショットキー層６−５が順次堆積されソース電極６
−６およびドレイン電極６−７がショットキー層６−５
表面に形成されているヘテロ構造電界効果トランジスタ
において、ショットキー層６−５表面に、金属層６−１
０と比誘電率１０以上の高誘電体材料からなる絶縁層６
−１１と金属材料からなるゲート電極６−１０とが順次
局所的に形成され、金属層６−１０はゲート電極６−１
２，ソース電極６−８，ドレイン電極６−９とは電気的
に接続せず、金属層６−１０により絶縁層６−１１がシ
ョットキー層６−５から分離されていることに特徴を有
している。

【００３４】また、本発明のヘテロ構造電界効果トラン
ジスタは、前記絶縁層は、チタン酸ストロンチウム（Ｓ
ｒＴｉＯ₃ ），チタン酸バリウム（ＢａＴｉＯ₃），チ
タン酸バリウム・ストロンチウム（Ｂａ_x Ｓｒ_1-x Ｔｉ
Ｏ₃ （０＜ｘ＜１）），酸化アルミニウム（Ａｌ
₂ Ｏ₃ ），酸化ジルコニウム（ＺｒＯ₂ ），酸化ハフニ
ウム（ＨｆＯ₂），酸化ランタン（Ｌａ₂Ｏ₃ ），酸化タ
ンタル（Ｔａ₂ Ｏ₅ ），酸化チタン（ＴｉＯ₂），酸化
イットリウム（Ｙ₂Ｏ₃ ），酸化ガドリニウム（Ｇｄ₂Ｏ
₃），酸化セリウム（ＣｅＯ₂），酸化ジルコニウムシリ
ケート（ＺｒＳｉ_xＯ_y ），酸化ハフニウムシリケート
（ＨｆＳｉ_xＯ_y），酸化ランタンシリケート（ＬａＳｉ
_xＯ_y），酸化ランタンアルミニウム（ＬａＡｌＯ₃），
酸化ジルコニウムアルミニウム（Ｚｒ₈₂Ａｌ₁₈Ｏ₃），
酸化イットリウムシリケート（ＹＳｉ_xＯ _y），酸化チタ
ンシリケート（ＴｉＳｉ_xＯ_y），酸化タンタルシリケー
ト（ＴａＳｉ_xＯ_y）からなる群から選ばれるいずれかの
材料から形成されることに特徴を有している。

【００３５】

【発明の実施の形態】本発明に係るヘテロ構造電界効果
トランジスタは、ゲート電極直下に比誘電率１０以上の
高誘電体材料からなる層を含む構造を有している。同一
のバイアス電圧に対して、高誘電体材料からなる層を介
して流れるリーク電流は、ショットキー障壁を介して流
れるリーク電流と比べて著しく小さいので、高誘電体材
料をゲート電極直下に用いることにより、より高いゲー
ト電圧に対して正常なトランジスタ動作を示すヘテロ構
造電界効果トランジスタが提供される。

【００３６】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。 （実施例１）図１は、本発明に係る第１実施例を示す説
明図である。図において、半絶縁性ＩｎＰ基板１−０上
にＩｎ_0.52Ａｌ_0.48Ａｓ（２００ｎｍ）のバッファ層１
−１，Ｉｎ_0.53Ｇａ_0.47Ａｓ（１５ｎｍ）のチャネル層
１−２，Ｉｎ_0.52Ａｌ_0.48Ａｓ（３ｎｍ）のスペーサ層
１−３，所定の面密度のＳｉ原子層ドーピング面で構成
されるキャリア供給層１−４，Ｉｎ_0.52Ａｌ_0.48Ａｓ
（１０ｎｍ）のバリア層１−５，ＩｎＰ（６ｎｍ）のエ
ッチングストッパ層１−６，不純物としてＳｉを１×１
０¹⁹ｃｍ^-3ドープしたＩｎ_0.53Ｇａ_0.47Ａｓ（１５ｎ
ｍ）のキャップ層１−７が順次エピタキシャル成長（例
えば、ＭＯＣＶＤやＭＢＥ等）され、多層構造が形成さ
れている。なお、キャリア供給層１−４におけるＳｉド
ーピングの面密度は、所定のしきい値（例えば−０．５
Ｖ）を実現するように設計されている。

【００３７】このようにして作製されたエピタキシャル
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極１−８，ドレイン電極１−９のオーミックコンタクト
領域が形成され、チャネル層１−２に形成される２次元
電子ガスと電気的に接続されている。また、キャップ層
１−７を等方性のウエットエッチングによって除去した
後の開口部１−１５に、高誘電体材料からなる絶縁層１
−１１を例えばＥＣＲスパッタ法を用いて堆積し、更に
Ｔｉ／Ｐｔ／Ａｕを順次堆積し、それらをリフトオフす
ることによりゲート電極１−１２が形成される。

【００３８】本実施例においては、ゲート電極１−１２
直下に絶縁層１−１１を形成しているので、ショットキ
ー接合によりゲート電極を形成している従来構造と比較
して、ゲートリーク電流は著しく低減され、更に高いゲ
ート電圧に対して正常なトランジスタ動作が実現され
る。

【００３９】また、本実施例においては、ゲート容量は
スペーサ層１−３からエッチングストッパ層１−６に至
る各層と絶縁層１−１１から構成される。絶縁層１−１
１に比誘電率が大なる高誘電体材料を用いているので、
ゲート容量の値が、従来構造と比較して著しく低下する
ことはない。

【００４０】例えば、絶縁層１−１１の高誘電体材料の
比誘電率が１３，その厚さが１０ｎｍの場合の本実施例
のゲート容量は、第７図に示した第１の従来構造におけ
るスペーサ層７−３からエッチングストッパ層７−６に
かけての層厚の総和が２９ｎｍの場合に相当し、優れた
トランジスタ特性を実現するために十分大きな値とな
る。

【００４１】更に、本実施例におけるゲートリーク電流
は絶縁層１−１１の効果により抑制されるのであるか
ら、所定のしきい値を実現する範囲で、本実施例におけ
るスペーサ層１−３，バリア層１−５，エッチングスト
ッパ層１−６の更なる薄層化が可能である。従って、ゲ
ート容量の更なる増加、それに伴う相互コンダクタンス
の向上などトランジスタ特性の更なる改善も可能であ
る。

【００４２】（実施例２）図２は、本発明に係る第２実
施例を示す説明図である。図において、図１と同様の符
号は同一または同等の部材を示す。すなわち、半絶縁性
ＩｎＰ基板２−０上にＩｎ_0.52Ａｌ_0.48Ａｓ（２００ｎ
ｍ）のバッファ層２−１，Ｉｎ_0.53Ｇａ_{0. 47}Ａｓ（１５
ｎｍ）のチャネル層２−２，Ｉｎ_0.52Ａｌ_0.48Ａｓ（３
ｎｍ）のスペーサ層２−３，所定の面密度のＳｉ原子層
ドーピング面で構成されるキャリア供給層２−４，Ｉｎ
_0.52Ａｌ_0.48Ａｓ（１０ｎｍ）のバリア層２−５，Ｉｎ
Ｐ（６ｎｍ）のエッチングストッパ層２−６，不純物と
してＳｉを１×１０¹⁹ｃｍ^-3ドープしたＩｎ_0.53Ｇａ
_0.47Ａｓ（１５ｎｍ）のキャップ層２−７が順次エピタ
キシャル成長（例えば、ＭＯＣＶＤやＭＢＥ等）され、
多層構造が形成されている。

【００４３】なお、しきい値電圧を−０．５Ｖとする場
合、エッチングストッパ層２−６より上部のエピタキシ
ャル層を除去した場合にしきい値が−１．０Ｖとなるよ
うに設計し、バリア層２−５より上部のエピタキシャル
層を除去した場合にしきい値が−０．５Ｖとなるように
設計する。また、エンハンスメント型ＨＥＭＴを作製す
る場合も同様の手法で可能となる。

【００４４】例えばエッチングストッパ層２−６より上
部のエピタキシャル層を除去したときにしきい値が−
０．５Ｖとなるように設計し、バリア層２−５より上部
のエピタキシャル層を除去した場合にしきい値が＋０．
１Ｖとなるように設計するとエンハンスメント型ＨＥＭ
Ｔとして動作することが期待できる。

【００４５】このようにして作製されたエピタキシャル
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極２−８，ドレイン電極２−９のオーミックコンタクト
領域が形成され、チャネル層２−２に形成される２次元
電子ガスと電気的に接続されている。また、キャップ層
２−７を等方性のウエットエッチングによって除去し、
その後異方性のドライエッチングによってエッチングス
トッパ層２−６にリセスを行って開口部２−１５を設
け、引き続き、高誘電体材料からなる絶縁層２−１１を
例えばＥＣＲスパッタ法を用いて堆積し、更にＴｉ／Ｐ
ｔ／Ａｕを順次堆積し、それらをリフトオフすることに
よりゲート電極２−１２が形成される。

【００４６】本実施例においては、ゲート電極２−１２
直下に絶縁層２−１１を配置しているので、第１実施例
と同様に、ショットキー接合によリゲート電極を形成し
ている従来構造と比較して、ゲートリーク電流は著しく
低減され、更に高いゲート電圧に対して正常なトランジ
スタ動作が実現される。特に、本実施例はエンハンスメ
ント型のヘテロ構造電界効果トランジスタに関わる物で
あるから、本実施例により、大きな論理振幅を伴う、エ
ンハンスメント型のヘテロ構造電界効果トランジスタが
提供される。

【００４７】また、本実施例においては、ゲート容量は
スペーサ層２−３からエッチングストッパ層２−６に至
る各層と絶縁層２−１１から構成される。絶縁層２−１
１に比誘電率が大なる高誘電体材料を用いているので、
ゲート容量の値が、従来構造と比較して著しく低下する
ことはない。

【００４８】例えば、絶縁層２−１１の高誘電体材料の
比誘電率が１３，その厚さが１０ｎｍの場合の本実施例
のゲート容量は、図8に示した第２の従来構造における
スペーサ層８−３からバリア層８−５にかけての層厚の
総和が２３ｎｍの場合に相当し、優れたトランジスタ特
性を実現するために十分大きな値となる。

【００４９】更に、本実施例におけるゲートリーク電流
は、前記の第１実施例と同様に絶縁層２−１１の効果に
より抑制されるのであるから、所定のしきい値を実現す
る範囲で、本実施例におけるスペーサ層２−３，バリア
層２−５，エッチングストッパ層２−６の更なる薄層化
が可能である。従って、ゲート容量の更なる増加、それ
に伴う相互コンダクタンスの向上などトランジスタ特性
の更なる改善も可能である。

【００５０】（実施例３）図３は、本発明に係る第３実
施例を示す説明図である。同図において、サファイア
（０００１）基板３−０上にＡｌＮ（４０ｎｍ）のバッ
ファ層３−１、ＧａＮ（３μｍ）のチャネル層３−２、
Ａｌ_0.25Ｇａ_0.75Ｎ（３ｎｍ）のスペーサ層３−３、所
定の濃度のＳｉドナをドープしたＡｌ_0.25Ｇａ_0.75Ｎ
（８ｎｍ）キャリア供給層３−４、ＧａＮ（４ｎｍ）の
ショットキー層３−５が順次エピタキシャル成長（例え
ば、ＭＯＣＶＤやＲＦ ＭＢＥ等）され、半導体多層構
造が形成されている。

【００５１】このようにして作製された多層構造の表面
には、例えばＴｉ／Ａｌを局所的に堆積し熱処理する事
によるソース電極３−８，ドレイン電極３−９のオーミ
ックコンタクト領域が形成され、チャネル層３−２に形
成される２次元電子ガスと電気的に接続されている。引
き続き、ショットキー層３−５上に、高誘電体材料から
なる絶縁層３−１１を例えばＥＣＲスパッタ法を用いて
堆積し、更に例えばＴｉ／Ｐｔ／Ａｕを順次堆積し、絶
縁層３−１１と同時にリフトオフすることによりゲート
電極３−１２が形成される。

【００５２】本実施例においては、ゲート電極３−１２
直下に絶縁層３−１１を形成しているので、ショットキ
ー接合によりゲート電極を形成している従来構造と比較
して、ゲートリーク電流は著しく低減され、更に高いゲ
ート電圧に対して正常なトランジスタ動作が実現され
る。

【００５３】また、本実施例においては、ゲート容量は
スペーサ層３−３からショットキー層３−５に至る各層
と絶縁層３−１１から構成される。絶縁層３−１１に比
誘電率が大なる高誘電材料を用いているので、ゲート容
量の値が、従来構造と比較して著しく低下することはな
い。

【００５４】例えば、絶縁層３−１１の高誘電体材料の
比誘電率が１０、その厚さが５ｎｍの場合に、本実施例
のゲート容量は、図９に示した第３の従来構造に置き換
えると、スペーサ層９−３からショットキー層９−５に
かけての層厚の総和が２０ｎｍの場合のゲート容量にほ
ぼ一致し、優れたトランジスタ特性を実現するために十
分大きな値となる。高誘電体材料の比誘電率が１０より
も大きい場合は、ゲート容量は更に増加する。

【００５５】更に、本実施例におけるゲートリーク電流
は絶縁層３−１１の効果により抑制されるのであるか
ら、所定のしきい値を実現する範囲で、本実施例におけ
るスペーサ層３−３，キャリア供給層３−４，ショット
キー層３−５の更なる薄層化が可能である。従って、ゲ
ート容量の更なる増加、それに伴う相互コンダクタンス
の向上などトランジスタ特性の更なる改善も可能であ
る。

【００５６】（実施例４）図４は、本発明に係る第４実
施例を示す説明図である。図において、図１，図２と同
様の符号は同一または同等の部材を示す。すなわち、Ｉ
ｎＰ基板４−０上にＩｎ_0.52Ａｌ_0.48Ａｓ（２００ｎ
ｍ）のバッファ層４−１，Ｉｎ_0.53Ｇａ0.47Ａｓ（１５
ｎｍ）のチャネル層４−２，Ｉｎ_0.52Ａｌ_0.48Ａｓ（３
ｎｍ）のスペーサ層４−３，所定の面密度のＳｉ原子層
ドーピング面で構成されるキャリア供給層４−４，Ｉｎ
_0.52Ａｌ_0.48Ａｓ（１０ｎｍ）のバリア層４−５，Ｉｎ
Ｐ（６ｎｍ）のエッチングストッパ層４−６，不純物と
してＳｉを１×１０¹⁹ｃｍ^-3ドープしたＩｎ_0.53Ｇａ0.
47Ａｓ（１５ｎｍ）のキャップ層４−７が順次エピタキ
シャル成長（例えば、ＭＯＣＶＤやＭＢＥ等）され、多
層構造が形成されている。なお、キャリア供給層４−４
におけるＳｉドーピングの面密度は、第１実施例と同様
に、所定のしきい値（例えば−０．５Ｖ）を実現するよ
うに設計されている。

【００５７】このようにして作製されたエピタキシャル
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極４−８，ドレイン電極４−９のオーミックコンタクト
領域が形成され、チャネル層４−２に形成される２次元
電子ガスと電気的に接続されている。また、ゲート電極
４−１２は、キャップ層４−７を等方性のウエットエッ
チングによって除去した後の開口部４−１５に、Ｔｉ／
Ｐｔを順次堆積することにより金属層４−１０を形成
し、高誘電体材料からなる絶縁層４−１１を例えばＥＣ
Ｒスパッタ法を用いて堆積し、更にＴｉ／Ｐｔ／Ａｕを
順次堆積し、それらをリフトオフすることにより形成さ
れる。

【００５８】本実施例においては、スペーサ層４−３か
らエッチングストッパ層４−６に至る多層構造が第１の
容量を構成し、高誘電体材料からなる絶縁層４−１１が
第２の容量を構成する。金属層４−１０は、ゲート電極
４−１２，ソース電極４−８，ドレイン電極４−９と電
気的に接続していないのであるから、金属層４−１０に
よってこれらの容量が直列に接続し、ゲート容量を構成
する。

【００５９】例えば、絶縁層４−１１の高誘電体材料の
比誘電率が１３，その厚さが１０ｎｍの場合に、前記第
１・第２の容量を直列接続することによって得られるゲ
ート容量は、第１実施例と同様に層厚２９ｎｍの化合物
半導体層の有する容量にほぼ一致する。すなわち、第１
実施例と同様のゲート電圧による二次元電子ガス濃度の
変調効果が実現される。また、絶縁層４−１１によるゲ
ートリーク電流低減の効果も第１実施例と同様である。

【００６０】更に、第４の実施例においては、金属層４
−１０により高誘電体材料からなる絶縁層４−１１とエ
ッチングストッパ層４−６が分離されている。従って、
本実施例においては、絶縁層４−１１とエッチングスト
ッパ層４−６が直接接触する場合に、長期間の通電によ
り両者の界面に生ずる可能性のあるトラップは発生し得
ないのであるから、印加されるゲート電圧によって、チ
ャネル層４−２中の二次元電子ガス濃度は効率よく変調
され、長期間にわたって優れたトランジスタ特性が保証
される。

【００６１】（実施例５）図５は、本発明に係る第５実
施例を示す説明図である。図において、図１，２，４と
同様の符号は同一または同等の部材を示す。すなわち、
半絶縁性ＩｎＰ基板５−０上にＩｎ_0.52Ａｌ_0.48Ａｓ
（２００ｎｍ）のバッファ層５−１，Ｉｎ_{0. 53}Ｇａ_0.47
Ａｓ（１５ｎｍ）のチャネル層５−２，Ｉｎ_0.52Ａｌ
_0.48Ａｓ（３ｎｍ）のスペーサ層５−３，所定の面密度
のＳｉ原子層ドーピング面で構成されるキャリア供給層
５−４，Ｉｎ_0.52Ａｌ_0.48Ａｓ（１０ｎｍ）のバリア層
５−５，ＩｎＰ（６ｎｍ）のエッチングストッパ層５−
６，不純物としてＳｉを１×１０ ¹⁹ｃｍ^-3ドープしたＩ
ｎ_0.53Ｇａ_0.47Ａｓ（１５ｎｍ）のキャップ層５−７が
順次エピタキシャル成長（例えば、ＭＯＣＶＤやＭＢＥ
等）され、多層構造が形成されている。

【００６２】なお、しきい値電圧を−０．５Ｖとする場
合、エッチングストッパ層５−６より上部のエピタキシ
ャル層を除去した場合にしきい値が−１．０Ｖとなるよ
うに設計し、バリア層５−５より上部のエピタキシャル
層を除去した場合にしきい値が−０．５Ｖとなるように
設計する。また、エンハンスメント型ＨＥＭＴを作製す
る場合も同様の手法で可能となる。

【００６３】例えばエッチングストッパ層５−６より上
部のエピタキシャル層を除去したときにしきい値が−
０．５Ｖとなるように設計し、バリア層５−５より上部
のエピタキシャル層を除去した場合にしきい値が＋０．
１Ｖとなるように設計するとエンハンスメント型ＨＥＭ
Ｔとして動作することが期待できる。

【００６４】このようにして作製されたエピタキシャル
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極５−８，ドレイン電極５−９のオーミックコンタクト
領域が形成され、チャネル層５−２に形成される２次元
電子ガスと電気的に接続されている。また、キャップ層
５−７を等方性のウエットエッチングによって除去し、
その後異方性のドライエッチングによってエッチングス
トッパ層５−６にリセスを行って開口部５−１５を設
け、引き続き、Ｔｉ／Ｐｔを順次堆積することにより金
属層５−１０を形成し、高誘電体材料からなる絶縁層５
−１１を例えばＥＣＲスパッタ法を用いて堆積し、更に
Ｔｉ／Ｐｔ／Ａｕを順次堆積し、それらをリフトオフす
ることによりゲート電極５−１２が形成される。

【００６５】本実施例においては、ゲート電極５−１２
直下に絶縁層５−１１を配置しているので、第１，２，
４実施例と同様に、ショットキー接合によリゲート電極
を形成している従来構造と比較して、ゲートリーク電流
は著しく低減され、更に高いゲート電圧に対して正常な
トランジスタ動作が実現される。特に、本実施例はエン
ハンスメント型のヘテロ構造電界効果トランジスタに関
わる物であるから、本実施例により、大きな論理振幅を
伴う、エンハンスメント型のヘテロ構造電界効果トラン
ジスタが提供される。

【００６６】また、本実施例においては、ゲート容量は
スペーサ層５−３からバリア層５−５に至る各層と絶縁
層５−１１から構成される。絶縁層５−１１に比誘電率
が大なる高誘電体材料を用いているので、ゲート容量の
値が、従来構造と比較して著しく低下することはない。

【００６７】例えば、絶縁層５−１１の高誘電体材料の
比誘電率が１３，その厚さが１０ｎｍの場合に、本実施
例のゲート容量は、図８の従来構造に置き換えると、ス
ペーサ層８−３からバリア層８−５にかけての層厚の総
和が２３ｎｍの場合のゲート容量に相当し、優れたトラ
ンジスタ特性を実現するために十分大きな値となる。

【００６８】更に、本実施例におけるゲートリーク電流
は、第１，２，４実施例と同様に絶縁層５−１１の効果
により抑制されるのであるから、所定のしきい値を実現
する範囲で、本実施例におけるスペーサ層５−３，バリ
ア層５−５，エッチングストッパ層５−６の更なる薄層
化が可能である。従って、ゲート容量の更なる増加、相
互コンダクタンスなどトランジスタ特性の更なる改善も
可能である。

【００６９】更に、本実施例においては、第４実施例と
同様に、金属層５−１０により高誘電体材料からなる絶
縁層５−１１とバリア層５−５およびエッチングストッ
パ層５−６が分離されている。従って、本実施例におい
ては、絶縁層５−１１とバリア層５−５あるいはエッチ
ングストッパ層５−６が直接接触する場合に、長期間の
通電により両者の界面に生ずる可能性のあるトラップは
発生し得ないのであるから、印加されるゲート電圧によ
って、チャネル層５−２中の二次元電子ガス濃度は効率
よく変調され、長期間にわたって優れたトランジスタ特
性が保証される。

【００７０】（実施例６）図６は、本発明に係る第６実
施例を示す説明図である。図において、図３と同様の符
号は同一または同等の部材を示す。すなわち、サファイ
ア（０００１）基板６−０上にＡｌＮ（４０ｎｍ）のバ
ッファ層６−１、ＧａＮ（３μｍ）のチャネル層６−
２、Ａｌ_0.25Ｇａ_0.75Ｎ（３ｎｍ）のスペーサ層６−
３、所定の濃度のＳｉドナをドープしたＡｌ_0.25Ｇａ
_0.75Ｎ（８ｎｍ）キャリア供給層６−４、ＧａＮ（４ｎ
ｍ）のショットキー層６−５が順次エピタキシャル成長
（例えば、ＭＯＣＶＤやＲＦ ＭＢＥ等）され、半導体
多層構造が形成されている。

【００７１】このようにして作製された半導体多層構造
の表面には、例えばＴｉ／Ａｌを局所的に堆積し熱処理
する事によるソース電極６−８，ドレイン電極６−９の
オーミックコンタクト領域が形成され、チャネル層６−
２に形成される２次元電子ガスと電気的に接続されてい
る。引き続き、ショットキー層６−５上に例えば高融点
金属ＷＳｉＮを堆積することにより金属層６−１０を形
成し、高誘電体材料からなる絶縁層６−１１を例えばＥ
ＣＲスパッタ法を用いて堆積し、更に例えばＴｉ／Ｐｔ
／Ａｕを順次堆積し、絶縁層６−１１および前記Ｔｉ／
Ｐｔ／Ａｕをリフトオフすることによりゲート電極６−
１２を形成し、それらをマスク材としてその直下以外の
金属層６−１０をエッチングにより除去することによ
り、本第６の実施例によるＨＦＥＴが作成される。

【００７２】第６の実施例においては、スペーサ層６−
３からショットキー層６−５に至る多層構造が第１の容
量を構成し、高誘電体材料からなる絶縁層６−１１が第
２の容量を構成する。金属層６−１０は、ゲート電極６
−１２，ソース電極６−８，ドレイン電極６−９と電気
的に接続していないのであるから、金属層６−１０によ
ってこれらの容量が直列に接続し、ゲート容量を構成す
る。

【００７３】例えば高誘電体材料の絶縁層６−１１の比
誘電率が１０、その厚さが５ｎｍの場合に、前記第１・
第２の容量を直列接続することによって得られるゲート
容量は、第３の実施例と同様に層厚２０ｎｍの化合物半
導体層の有する容量にほぼ一致する。すなわち、第３の
実施例と同様のゲート電圧による二次元電子ガス濃度の
変調効果が実現される。第３の実施例と同様に、高誘電
体材料の絶縁層６−１１の比誘電率が１０よりも大きい
場合は、ゲート容量は更に増加する。また、絶縁層６−
１１によるゲートリーク電流低減の効果も第３の実施例
と同様である。

【００７４】更に、第６の実施例においては、金属層６
−１０により高誘電体材料からなる絶縁層６−１１とシ
ョットキー層６−５が分離されている。従って、本実施
例においては、絶縁層６−１１とショットキー層６−５
が直接接触する場合に、長期間の通電により両者の界面
に生ずる可能性のあるトラップは発生し得ないのである
から、印加されるゲート電圧によって、チャネル層６−
２中の二次元電子ガス濃度は効率よく変調され、長期間
にわたって優れたトランジスタ特性が保証される。

【００７５】第１〜第６実施例における前記絶縁層１〜
６−１１は、高誘電体材料としてチタン酸ストロンチウ
ム（ＳｒＴｉＯ₃ ），チタン酸バリウム（ＢａＴｉ
Ｏ₃），チタン酸バリウム・ストロンチウム（Ｂａ_x Ｓ
ｒ_1-x ＴｉＯ₃ （０＜ｘ＜１）），酸化アルミニウム
（Ａｌ₂ Ｏ₃ ），酸化ジルコニウム（ＺｒＯ₂），酸化
ハフニウム（ＨｆＯ₂），酸化ランタン（Ｌａ₂Ｏ₃），
酸化タンタル（Ｔａ₂Ｏ₅ ），酸化チタン（ＴｉＯ₂），
酸化イットリウム（Ｙ₂Ｏ₃），酸化ガドリニウム（Ｇｄ
₂Ｏ₃），酸化セリウム（ＣｅＯ₂），酸化ジルコニウム
シリケート（ＺｒＳｉ_x Ｏ_y ），酸化ハフニウムシリケ
ート（ＨｆＳｉ_x Ｏ_y），酸化ランタンシリケート（Ｌ
ａＳｉ_x Ｏ_y），酸化ランタンアルミニウム（ＬａＡｌ
Ｏ₃），酸化ジルコニウムアルミニウム（Ｚｒ₈₂Ａｌ₁₈
Ｏ₃），酸化イットリウムシリケート（ＹＳｉ_x Ｏ_y），
酸化チタンシリケート（ＴｉＳｉ_x Ｏ_y），酸化タンタ
ルシリケート（ＴａＳｉ_x Ｏ_y）からなる群から選ばれ
るいずれかの材料から形成される。

【００７６】このように本発明の趣旨はゲート電極１〜
６−１２の直下に絶縁層を形成することにあるので、ソ
ース電極１〜６−８、ドレイン電極１〜６−９、ゲート
電極１〜６−１２の材料およびその形成方法に関して変
更を行ったＨＥＭＴ，ＨＦＥＴも本発明に含まれること
は明らかである。

【００７７】また、金属層４〜６−１０の材料およびそ
の形成方法に関して変更を行ったＨＥＭＴ，ＨＦＥＴも
本発明に含まれることは明らかである。変更の例として
は、ソース電極３−８および６−８，ドレイン電極３−
９および６−９を、例えばＴｉ／Ａｌを局所的に堆積
し、例えばＷＳｉからなる高融点金属を前記Ｔｉ／Ａｌ
の表面および側面を覆う形状を伴って局所的に堆積した
後に、熱処理することによって形成するという変更が可
能である。

【００７８】さらに、金属層４〜６−１０を例えばＮｉ
／Ａｕを順次堆積した後リフトオフにより形成するとい
う変更が可能である。

【００７９】

【発明の効果】以上説明したように、本発明は、ゲート
電極と半導体表面との間に高誘電体材料からなる絶縁層
を形成することにより、正のゲート電圧を印加する際の
ゲートリーク電流を低減し、より高いゲート電圧に対し
て正常なトランジスタ動作を可能とするものである。こ
れにより、ＨＥＭＴ，ＨＦＥＴの論理振幅の拡張が可能
となるとともに、最大ドレイン電流が増加し、パワー特
性に優れたナイトライド系ヘテロ構造電界効果トランジ
スタが提供される。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるヘテロ構造電界効
果トランジスタの層構造を示す図である。

【図２】本発明の第２実施例におけるヘテロ構造電界効
果トランジスタの層構造を示す図である。

【図３】本発明の第３実施例におけるヘテロ構造電界効
果トランジスタの層構造を示す図である。

【図４】本発明の第４実施例におけるヘテロ構造電界効
果トランジスタの層構造を示す図である。

【図５】本発明の第５実施例におけるヘテロ構造電界効
果トランジスタの層構造を示す図である。

【図６】本発明の第６実施例におけるヘテロ構造電界効
果トランジスタの層構造を示す図である。

【図７】第１の従来例におけるヘテロ構造電界効果トラ
ンジスタの層構造を示す図である。

【図８】第２の従来例におけるヘテロ構造電界効果トラ
ンジスタの層構造を示す図である。

【図９】第３の従来例におけるヘテロ構造電界効果トラ
ンジスタの層構造を示す図である。

【符号の説明】

１，２，４，５，７，８−０ 半導体基板 ３，６，９−０ 基板 １〜９−１ バッファ層 １〜９−２ チャネル層 １〜９−３ スペーサ層 １〜９−４ キャリア供給層 １，２，４，５，７，８−５ バリア層 ３，６，９−５ ショットキー層 １，２，４，５，７，８−６ エッチングストッパ層 １，２，４，５，７，８−７ キャップ層 １〜９−８ ソース電極 １〜９−９ ドレイン電極 ４〜６−１０ 金属層 １〜６−１１ 絶縁層 １〜９−１２ ゲート電極 １，２，４，５，７，８−１５ 開口部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 國夫 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 末光 哲也 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 活田 健治 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F102 FA00 FA02 GB01 GC01 GD10 GJ06 GJ10 GK04 GL04 GL09 GM04 GN04 GQ01 GR01 GR04 GR10 GS02 GT03 GT10 HC01 HC11 5F140 AA24 BA06 BA08 BA09 BD11 BD12 BD13 BF07 BF15 BF21 BF25 BJ06 BJ11 BJ15

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上にバッファ層，チャネル層，スペ
   ーサ層，キャリア供給層等の半導体層を順次堆積させ、
   さらに、その上に単数または複数の半導体層をエピタキ
   シャル成長させた半導体多層構造の表面にソース電極，
   ドレイン電極，ゲート電極が形成されているヘテロ構造
   電界効果トランジスタにおいて、 前記ゲート電極と前記半導体多層構造の表面との間に絶
   縁層、あるいは絶縁層と金属層を配置したことを特徴と
   するヘテロ構造電界効果トランジスタ。
2. 【請求項２】 半導体基板（１−０）上にバッファ層
   （１−１），チャネル層（１−２），スペーサ層（１−
   ３），キャリア供給層（１−４），バリア層（１−
   ５），エッチングストッパ層（１−６）とが順次堆積さ
   れ、 さらにこのエッチングストッパ層（１−６）上に高濃度
   不純物層であるキャップ層（１−７）が堆積され、 ソース電極（１−８）およびドレイン電極（１−９）が
   このキャップ層（１−７）表面に形成され、 キャップ層（１−７）にエッチングストッパ層（１−
   ６）に達する開口部（１−１５）が形成されることを特
   徴とするヘテロ構造電界効果トランジスタにおいて、 開口部（１−１５）に露出したエッチングストッパ層
   （１−６）表面に比誘電率１０以上の高誘電体材料から
   なる絶縁層（１−１１）と金属材料からなるゲート電極
   （１−１２）とが順次局所的に形成され、 絶縁層（１−１１）とゲート電極（１−１２）はキャッ
   プ層（１−７）と隔離していることを特徴とする請求項
   １に記載のヘテロ構造電界効果トランジスタ。
3. 【請求項３】 半導体基板（２−０）上にバッファ層
   （２−１），チャネル層（２−２），スペーサ層（２−
   ３），キャリア供給層（２−４），バリア層（２−
   ５），エッチングストッパ層（２−６）とが順次堆積さ
   れ、 さらにこのエッチングストッパ層（２−６）上に高濃度
   不純物層であるキャップ層（２−７）が堆積され、 ソース電極（２−８）およびドレイン電極（２−９）が
   このキャップ層（２−７）表面に形成され、 キャップ層（２−７）にバリア層（２−５）に達する開
   口部（２−１５）が形成されることを特徴とするヘテロ
   構造電界効果トランジスタにおいて、 開口部（２−１５）に露出したバリア層（２−５）表面
   に比誘電率１０以上の高誘電体材料からなる絶縁層（２
   −１１）と金属材料からなるゲート電極（２−１２）と
   が順次局所的に形成され、 ソース電極（２−８）と絶縁層（２−１１）との間の領
   域およびドレイン電極（２−９）と絶縁層（２−１１）
   との間の領域にあるバリア層（２−５）は少なくともエ
   ッチングストッパ層（２−６）によって覆われ、 絶縁層（２−１１）とゲート電極（２−１２）はキャッ
   プ層（２−７）と隔離していることを特徴とする請求項
   １に記載のヘテロ構造電界効果トランジスタ。
4. 【請求項４】 基板（３−０）上にバッファ層（３−
   １），チャネル層（３−２），スペーサ層（３−３），
   キャリア供給層（３−４），ショットキー層（３−５）
   とが順次堆積され、ソース電極（３−８）およびドレイ
   ン電極（３−９）がショットキー層（３−５）表面に形
   成されているヘテロ構造電界効果トランジスタにおい
   て、 ショットキー層（３−５）表面に、比誘電率１０以上の
   高誘電体材料からなる絶縁層（３−１１）と金属材料か
   らなるゲート電極（３−１２）が、順次局所的に形成さ
   れ、絶縁層（３−１１）とゲート電極（３−１２）はソ
   ース電極（３−８）およびドレイン電極（３−９）とは
   隔離していることを特徴とする請求項１に記載のヘテロ
   構造電界効果トランジスタ。
5. 【請求項５】 半導体基板（４−０）上にバッファ層
   （４−１），チャネル層（４−２），スペーサ層（４−
   ３），キャリア供給層（４−４），バリア層（４−
   ５），エッチングストッパ層（４−６）とが順次堆積さ
   れ、 さらにこのエッチングストッパ層（４−６）上に高濃度
   不純物層であるキャップ層（４−７）が堆積され、 ソース電極（４−８）およびドレイン電極（４−９）が
   このキャップ層（４−７）表面に形成され、 キャップ層（４−７）にエッチングストッパ層（４−
   ６）に達する開口部（４−１５）が形成されることを特
   徴とするヘテロ構造電界効果トランジスタにおいて、 開口部（４−１５）に露出したエッチングストッパ層
   （４−６）表面に金属層（４−１０）と比誘電率１０以
   上の高誘電体材料からなる絶縁層（４−１１）と金属材
   料からなるゲート電極（４−１２）とが順次局所的に形
   成され、 金属層（４−１０）はゲート電極（４−１２），ソース
   電極（４−８），ドレイン電極（４−９）とは電気的に
   接続せず、 金属層（４−１０）と絶縁層（４−１１）とゲート電極
   （４−１２）はキャップ層（４−７）と隔離し、金属層
   （４−１０）により絶縁層（４−１１）がエッチングス
   トッパ層（４−６）から分離されていることを特徴とす
   る請求項１に記載のヘテロ構造電界効果トランジスタ。
6. 【請求項６】 半導体基板（５−０）上にバッファ層
   （５−１），チャネル層（５−２），スペーサ層（５−
   ３），キャリア供給層（５−４），バリア層（５−
   ５），エッチングストッパ層（５−６）とが順次堆積さ
   れ、 さらにこのエッチングストッパ層（５−６）上に高濃度
   不純物層であるキャップ層（５−７）が堆積され、 ソース電極（５−８）およびドレイン電極（５−９）が
   このキャップ層（５−７）表面に形成され、 キャップ層（５−７）にバリア層（５−５）に達する開
   口部（５−１５）が形成されることを特徴とするヘテロ
   構造電界効果トランジスタにおいて、 開口部（５−１５）に露出したバリア層（５−５）表面
   に金属層（５−１０）と比誘電率１０以上の高誘電体材
   料からなる絶縁層（５−１１）と金属材料からなるゲー
   ト電極（５−１２）とが順次局所的に形成され、 金属層（５−１０）はゲート電極（５−１２），ソース
   電極（５−８），ドレイン電極（５−９）とは電気的に
   接続せず、 ソース電極（５−８）と金属層（５−１０）との間の領
   域およびドレイン電極（５−９）と金属層（５−１０）
   との間の領域にあるバリア層（５−５）は少なくともエ
   ッチングストッパ層（５−６）によって覆われ、 金属層（５−１０）と絶縁層（５−１１）とゲート電極
   （５−１２）はキャップ層（５−７）とは隔離し、金属
   層（５−１０）により絶縁層（５−１１）がバリア層
   （５−５）およびエッチングストッパ層（５−６）から
   分離されていることを特徴とする請求項１に記載のヘテ
   ロ構造電界効果トランジスタ。
7. 【請求項７】 基板（６−０）上にバッファ層（６−
   １），チャネル層（６−２），スペーサ層（６−３），
   キャリア供給層（６−４），ショットキー層（６−５）
   が順次堆積されソース電極（６−６）およびドレイン電
   極（６−７）がショットキー層（６−５）表面に形成さ
   れているヘテロ構造電界効果トランジスタにおいて、 ショットキー層（６−５）表面に、金属層（６−１０）
   と比誘電率１０以上の高誘電体材料からなる絶縁層（６
   −１１）と金属材料からなるゲート電極（６−１０）と
   が順次局所的に形成され、 金属層（６−１０）はゲート電極（６−１２），ソース
   電極（６−８），ドレイン電極（６−９）とは電気的に
   接続せず、 金属層（６−１０）により絶縁層（６−１１）がショッ
   トキー層（６−５）から分離されていることを特徴とす
   る請求項１に記載のヘテロ構造電界効果トランジスタ。
8. 【請求項８】 前記絶縁層は、チタン酸ストロンチウム
   （ＳｒＴｉＯ₃ ），チタン酸バリウム（ＢａＴｉ
   Ｏ₃），チタン酸バリウム・ストロンチウム（Ｂａ_x Ｓｒ
   _1-x ＴｉＯ₃ （０＜ｘ＜１）），酸化アルミニウム（Ａ
   ｌ₂ Ｏ₃ ），酸化ジルコニウム（ＺｒＯ₂ ），酸化ハフ
   ニウム（ＨｆＯ₂），酸化ランタン（Ｌａ₂Ｏ₃ ），酸化
   タンタル（Ｔａ₂ Ｏ₅ ），酸化チタン（ＴｉＯ₂），酸
   化イットリウム（Ｙ₂Ｏ₃ ），酸化ガドリニウム（Ｇｄ₂
   Ｏ₃），酸化セリウム（ＣｅＯ₂），酸化ジルコニウムシ
   リケート（ＺｒＳｉ_xＯ_y ），酸化ハフニウムシリケー
   ト（ＨｆＳｉ_xＯ_y），酸化ランタンシリケート（ＬａＳ
   ｉ_xＯ_y），酸化ランタンアルミニウム（ＬａＡｌ
   Ｏ₃），酸化ジルコニウムアルミニウム（Ｚｒ₈₂Ａｌ₁₈
   Ｏ₃），酸化イットリウムシリケート（ＹＳｉ_xＯ_y），
   酸化チタンシリケート（ＴｉＳｉ_xＯ_y），酸化タンタル
   シリケート（ＴａＳｉ_xＯ_y）からなる群から選ばれるい
   ずれかの材料から形成されることを特徴とする請求項１
   〜７いずれかに記載のヘテロ構造電界効果トランジス
   タ。