WO2011039800A1 - 半導体装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device using a nitride semiconductor.
  • Patent Document 1 discloses that a nitride-based semiconductor device has a recess structure in a gate electrode formation region as a structure for realizing a normally-off operation and improving transconductance, and includes a silicon nitride film and a high dielectric constant insulating film. A heterojunction field effect transistor having a gate insulating film is shown.
  • a semiconductor device that requires high-frequency operation such as a high-frequency power semiconductor device
  • in order to improve its characteristics, suppression of the short channel effect, reduction of gate leakage current, maintenance of a large gate capacitance, semiconductor layer and gate insulation It is desired to reduce the interface state between the film and the capacitance between the gate electrode and the drain electrode.
  • the present invention has been made in view of the above circumstances, and its purpose is to suppress the short channel effect, reduce the gate leakage current, maintain a large gate capacitance, and between the semiconductor layer and the gate insulating film. It is an object of the present invention to provide a semiconductor device that simultaneously realizes reduction of the interface state and reduction of the capacitance between the gate electrode and the drain electrode.
  • a semiconductor device of one embodiment of the present invention includes a semiconductor layer made of a group III-V nitride semiconductor, a groove formed in the semiconductor layer, at least on a bottom surface of the groove, the first insulating film, A gate insulating film that is a laminated film of a second insulating film having a higher dielectric constant than the first insulating film; a gate electrode formed on the gate insulating film; and the semiconductor layer sandwiching the gate electrode And a source electrode and a drain electrode formed on the gate electrode, wherein the second insulating film is selectively formed only under the gate electrode.
  • the present invention it is possible to suppress the short channel effect, reduce the gate leakage current, maintain a large gate capacitance, reduce the interface state between the semiconductor layer and the gate insulating film, and reduce the capacitance between the gate electrode and the drain electrode. It is possible to provide a semiconductor device that realizes the reduction at the same time.
  • the semiconductor device includes a semiconductor layer made of a III-V nitride semiconductor, a groove formed in the semiconductor layer, and at least a bottom surface of the groove, and includes a first insulating film and a first insulating film.
  • a gate insulating film which is a laminated film with a second insulating film having a higher dielectric constant than the film; a gate electrode formed on the gate insulating film; and a source electrode formed on the semiconductor layer with the gate electrode interposed therebetween And a drain electrode.
  • the second insulating film is selectively formed only under the gate electrode.
  • a third insulating film is formed between the surface of the semiconductor layer other than the trench and the gate insulating film.
  • FIG. 1 is a cross-sectional view showing a configuration of a nitride semiconductor device according to the present embodiment.
  • This semiconductor device is formed on a semiconductor layer 10 made of a group III-V nitride semiconductor.
  • a barrier layer 14 made of, for example, any one of GaN, AlGaN, InAlN, or a combination thereof is stacked on an operation layer 12 made of GaN, for example.
  • a heterojunction interface is formed between the operation layer 12 and the barrier layer 14.
  • the film thickness of the operation layer 12 is 1 ⁇ m
  • the film thickness of the barrier layer 14 is 30 nm.
  • HEMT High Electron Mobility Transistor
  • a HEMT using a heterojunction has high channel mobility and is suitable for high-frequency operation.
  • a groove 16 is formed in the barrier layer 14 of the semiconductor layer 10. That is, the barrier layer 14 has a concave recess structure.
  • a gate insulating film 18 is formed on at least the bottom surface of the trench 16.
  • the gate insulating film 18 is a laminated film of a first insulating film 19 and a second insulating film 20 having a higher dielectric constant than that of the first insulating film 19.
  • the first insulating film 19 is made of, for example, silicon nitride.
  • the second insulating film 20 has a higher dielectric constant than the barrier layer 14.
  • As the second insulating film 20 which is a high dielectric constant insulating film for example, AlN, Al 2 O 3 , HfO 2 , Ta 2 O 5 , ZrO 2 can be used alone or in combination.
  • a gate electrode 22 is formed on the gate insulating film 18.
  • the gate electrode 22 is formed of a metal such as Ni or Ti, for example.
  • the semiconductor device of the present embodiment has a so-called recess gate structure.
  • a source electrode 24 and a drain electrode 26 are formed on the semiconductor layer 10 with the gate electrode 22 interposed therebetween.
  • the source electrode 24 and the drain electrode 26 are made of, for example, a metal mainly composed of Al.
  • the high dielectric constant second insulating film 20 is selectively formed only under the gate electrode 22. That is, the second dielectric film 20 having a high dielectric constant does not exist in the region between the gate electrode 22 and the source electrode 24 and the drain electrode 26. In particular, in the region between the edge portion of the gate electrode 22 and the source electrode 24 and the drain electrode 26, the second dielectric film 20 having a high dielectric constant does not exist at all.
  • a third insulating film 28 is formed between the surface of the semiconductor layer 10 other than the groove 16 and the second insulating film 20. That is, in the fringe portion with respect to the groove portion 16 of the gate electrode 22, the third insulating film 28 is sandwiched between the high dielectric constant second insulating film 20 and the semiconductor layer 10.
  • the third insulating film 28 is made of, for example, silicon nitride.
  • the gate length of the gate electrode In order to operate the HEMT at high frequency, it is desirable to reduce the gate length of the gate electrode. However, for example, when the gate length is 200 nm or less, the gate length is 10 times or less with respect to the thickness of the barrier layer 14. For this reason, gate controllability is weakened, a short channel effect is caused, and high frequency operation characteristics are deteriorated.
  • the gate electrode 22 is formed with respect to the channel formed at the interface between the operation layer 12 and the barrier layer 14. You can get closer. From this, gate controllability can be improved. Therefore, the short channel effect can be suppressed, which is advantageous for high-frequency operation.
  • the gate electrode 22 When providing a recess structure with a small gate length so as to be advantageous for high-frequency operation, the gate electrode 22 is close to the channel formed at the interface between the operation layer 12 and the barrier layer 14. For this reason, there arises a problem that the gate leakage current increases and the high frequency characteristics deteriorate. Therefore, as in the present embodiment, the gate insulating film 18 is formed under the gate electrode 22 so that the gate electrode 22 and the barrier layer 14 are not in direct contact with each other in order to suppress the leakage current. It is valid.
  • the second insulating film 20 is formed in the recess 16 of the recess structure using a high dielectric constant insulating film having a higher dielectric constant than that of the barrier layer 12, thereby reducing leakage current. It is possible to secure a film thickness necessary for suppression.
  • the gate insulating film it is necessary to use an insulating film having a low interface state between the barrier layer 12 and the gate insulating film in order not to deteriorate the gate controllability and reliability. Therefore, as in the present embodiment, the first insulating film 19 having a low interface state with the barrier layer 12 is formed in the lower layer of the gate insulating film 18, and the second insulating film, which is a high dielectric constant insulating film, is formed in the upper layer. By using the film 20, the gate leakage current can be suppressed without deteriorating the high frequency characteristics and reliability.
  • the first insulating film 19 may have a dielectric constant smaller than that of the barrier layer 12.
  • a nitride semiconductor is used as the semiconductor layer 10
  • silicon nitride having a low interface state with the nitride semiconductor as the first insulating film 19.
  • the high dielectric constant second insulating film 20 is selectively formed only under the gate electrode 22. That is, since the second insulating film 20 which is a high dielectric constant insulating film is not formed between the gate electrode 22 and the drain electrode 26, the capacitance between the gate and the drain is small. For this reason, it is suitable for high frequency operation.
  • the third insulating film 28 is sandwiched between the high dielectric constant second insulating film 20 and the semiconductor layer 10 in the fringe portion of the gate electrode 22 with respect to the groove 16. For this reason, the parasitic capacitance between the fringe of the gate electrode 22 and the semiconductor layer 10 is reduced as compared with the case where the third insulating film 28 is not provided. Therefore, the parasitic capacitance of the gate electrode 22 is further reduced, and the configuration is suitable for high-frequency operation.
  • the short channel effect is suppressed, the gate leakage current is reduced, the high gate capacitance is maintained, the interface state between the semiconductor layer and the gate insulating film is reduced, the gate electrode and the drain
  • a reduction in parasitic capacitance between the electrodes and a reduction in parasitic capacitance between the gate electrode and the semiconductor layer can be satisfied at the same time, and a nitride-based semiconductor device suitable for high-frequency operation can be provided.
  • relational expressions defining the film thickness and dielectric constant of the first insulating film 19 and the second insulating film 20 which is a high dielectric constant insulating film are shown.
  • the thickness and the dielectric constant of the first insulating film 19 and the second insulating film 20 in the recess portion are respectively d 1 , ⁇ 1 , d 2 , and the depth of the groove portion 16 in the ⁇ 2 recess structure is d s .
  • the dielectric constant of the barrier layer 14 is ⁇ s .
  • the method of manufacturing a semiconductor device includes a step of forming a third insulating film on a semiconductor layer of a group III-V nitride semiconductor, a step of patterning the third insulating film, and a groove portion in the semiconductor layer. Forming a first insulating film on at least the bottom surface of the groove, and forming a second insulating film having a dielectric constant higher than that of the first insulating film on the first insulating film. And a step of forming a gate electrode on the second insulating film, and a step of removing the first insulating film and the second insulating film other than the region where the gate electrode is formed.
  • 2 to 7 are process cross-sectional views illustrating the method of manufacturing the semiconductor device according to the present embodiment.
  • a nitride semiconductor semiconductor layer 10 in which a barrier layer 14 is stacked on an operation layer 12 is prepared.
  • a third insulating film 28 is formed on the semiconductor layer 10.
  • a portion of the third insulating film 28 where the source electrode 24 and the drain electrode 26 are formed is removed by an RIE (reactive ion etching) technique or the like. Thereafter, as shown in FIG. 4, a source electrode 24 and a drain electrode 26 are formed.
  • RIE reactive ion etching
  • a first insulating film 19 is formed so as to cover the whole.
  • a second insulating film 20 that is a high dielectric constant insulating film is laminated on the first insulating film 19.
  • a gate electrode 22 is formed on the second insulating film 20, and the first insulating film 19 and the second insulating film 20 which is a high dielectric constant insulating film are removed by the RIE technique or the like using the gate electrode 22 as a mask. To do. Through the above steps, the semiconductor device shown in FIG. 1 can be manufactured.
  • the first insulating film 19 and the second insulating film 20 which is a high dielectric constant insulating film are removed when the third insulating film is formed as a base. 28 is also partially removed. However, the third insulating film 28 between the source electrode 24 and the gate electrode 22 and between the gate electrode 22 and the drain electrode 26 is not completely removed, and a part of the third insulating film 28 remains on the barrier layer 14. To do.
  • the presence of the third insulating film 28 when removing the first insulating film 19 and the second insulating film 20 can reduce plasma damage to the barrier layer 14 due to RIE.
  • the third insulating film 28 is formed in advance, so that the semiconductor layer is not damaged. Therefore, it is possible to manufacture a semiconductor device having excellent characteristics and reliability and suitable for high-frequency operation.
  • the step of removing the first insulating film 19 and the second insulating film 20 which is a high dielectric constant insulating film can be performed before the step of forming the gate electrode 22.
  • FIG. 8 is a cross-sectional view showing the configuration of the nitride-based semiconductor device according to the present embodiment.
  • the first insulating film 19 is present in the region between the gate electrode 22 and the source electrode 24 and the drain electrode 26, but the third insulating film 28 is not present. Is the same as in the first embodiment. Therefore, the description overlapping with the first embodiment is omitted.
  • FIG. 9 is a cross-sectional view showing the configuration of the nitride-based semiconductor device of the present embodiment.
  • the semiconductor device of the present embodiment is the same as that of the first embodiment except that the first insulating film 19 exists in a region between the gate electrode 22 and the source electrode 24 and the drain electrode 26. . Therefore, the description overlapping with the first embodiment is omitted.
  • FIG. 10 is a cross-sectional view showing the configuration of the nitride-based semiconductor device according to the present embodiment.
  • the semiconductor device of the present embodiment is the same as that of the first embodiment except that the second dielectric film 20 having a high dielectric constant exists only on the bottom surface of the groove portion 16 of the recess structure. Therefore, the description overlapping with the first embodiment is omitted.
  • a semiconductor device suitable for high-frequency operation can be realized.
  • the structure of FIG. 10 is the same as the manufacturing method described in the first embodiment in that the second insulating film 20 that is a high dielectric constant insulating film is formed by a highly vertical film formation method such as sputtering. Can be manufactured by selecting and forming.
  • FIG. 11 is a cross-sectional view showing the configuration of the nitride-based semiconductor device of the present embodiment.
  • the second dielectric film 20 having a high dielectric constant exists only on the bottom surface of the recess 16 of the recess structure, and a space is formed between the first dielectric film 19 and the gate electrode 22. Is different from the first embodiment. The description overlapping with the first embodiment is omitted.
  • the present embodiment by providing a space between the first insulating film 19 and the gate electrode 22, it is possible to reduce the parasitic capacitance between the gate electrode 22 and the barrier layer 14 on the side surface of the groove 16. is there. Therefore, it is possible to realize a semiconductor device more suitable for high frequency operation.
  • FIG. 12 is a cross-sectional view showing a configuration of the nitride-based semiconductor device of the present embodiment.
  • the second insulating film 20 having a high dielectric constant exists only on the bottom surface of the recess 16 of the recess structure, and the first insulating film 19 and the gate electrode are formed on the side of the groove 16. 22, and in that a space exists between the first insulating film 20 and the second insulating film 20, the second embodiment is different from the first embodiment.
  • the description overlapping with the first embodiment is omitted.
  • the present embodiment by providing a space between the first insulating film 20 and the gate electrode 22, it is possible to reduce the parasitic capacitance between the gate electrode 22 and the barrier layer 14 on the side surface of the groove 16. is there. Therefore, it is possible to realize a semiconductor device more suitable for high frequency operation.
  • FIG. 13 is a cross-sectional view showing the configuration of the nitride-based semiconductor device of the present embodiment.
  • the semiconductor device of this embodiment is different from that of the first embodiment in that the first insulating film 19 and the second dielectric film 20 having a high dielectric constant are not formed on the side surface of the groove 16 of the recess structure. Is different. The description overlapping with the first embodiment is omitted.
  • a semiconductor device suitable for high-frequency operation can be realized.

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Abstract

　短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する半導体装置を提供する。ＩＩＩ－Ｖ族窒化物半導体からなる半導体層と、半導体層に形成された溝部と、少なくとも溝部の底面上に形成され、第１の絶縁膜と第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟んで、半導体層上に形成されるソース電極およびドレイン電極と、を有し、第２の絶縁膜が、ゲート電極下にのみ選択的に形成されていることを特徴とする半導体装置。

Description

半導体装置
　本発明は、窒化物系半導体を用いた半導体装置に関する。
　近年、スイッチング素子などの電力用半導体装置、もしくは、高周波パワー半導体装置などの実現のため、高い臨界電界強度を有する窒化物半導体材料の研究が活発に行われている。特許文献１には、窒化物系半導体装置において、ノーマリオフ動作の実現およびトランスコンダクタンスの向上を目的とする構造として、ゲート電極形成領域にリセス構造を有し、窒化珪素膜および高誘電率絶縁膜からなるゲート絶縁膜を有するヘテロ接合電界効果トランジスタが示されている。
特開２００６－２２２４１４号公報
　例えば、高周波パワー半導体装置のように高周波動作を必要とされる半導体装置では、その特性向上のために、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を実現することが望まれる。
　もっとも、従来、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する構造は示されていなかった。
　本発明は、上記事情を考慮してなされたものであり、その目的とするところは、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する半導体装置を提供することにある。
　本発明の一態様の半導体装置は、ＩＩＩ－Ｖ族窒化物半導体からなる半導体層と、前記半導体層に形成された溝部と、少なくとも前記溝部の底面上に形成され、第１の絶縁膜と前記第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで、前記半導体層上に形成されるソース電極およびドレイン電極と、を有し、前記第２の絶縁膜が、前記ゲート電極下にのみ選択的に形成されていることを特徴とする。
　本発明によれば、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する半導体装置を提供することが可能となる。
第１の実施の形態の半導体装置の構成を示す断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置の構成を示す断面図である。 第３の実施の形態の半導体装置の構成を示す断面図である。 第４の実施の形態の半導体装置の構成を示す断面図である。 第５の実施の形態の半導体装置の構成を示す断面図である。 第６の実施の形態の半導体装置の構成を示す断面図である。 第７の実施の形態の半導体装置の構成を示す断面図である。
（第１の実施の形態）
　本実施の形態の半導体装置は、ＩＩＩ－Ｖ族窒化物半導体からなる半導体層と、半導体層に形成された溝部と、少なくとも溝部の底面上に形成され、第１の絶縁膜と第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟んで、半導体層上に形成されるソース電極およびドレイン電極と、を有している。そして、第２の絶縁膜が、ゲート電極下にのみ選択的に形成されている。さらに、溝部以外の半導体層表面と、ゲート絶縁膜との間に、第３の絶縁膜が形成されている。
　図１は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。この半導体装置は、ＩＩＩ－Ｖ族窒化物半導体からなる半導体層１０上に形成されている。そして、半導体層１０は、例えば、ＧａＮからなる動作層１２の上に、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮのいずれか、または、その組み合わせにより構成される障壁層１４が積層されている。動作層１２と障壁層１４の間に、ヘテロ接合界面が形成されている。例えば、動作層１２の膜厚は１ｕｍであり、障壁層１４の膜厚は３０ｎｍである。
　本実施の形態では、２層の半導体層のヘテロ接合を用いた電界効果トランジスタであるＨＥＭＴ(高電子移動度トランジスタ)の例を示している。しかし、２層に限らず、種々の層構造を有する半導体層に対しても本実施の形態の構造を適用することが可能である。本実施の形態のように、ヘテロ接合を用いたＨＥＭＴは、チャネル移動度が高いため、高周波動作に適している。
　半導体層１０の障壁層１４には、溝部１６が形成される。すなわち、障壁層１４は凹状のリセス構造を有している。そして、少なくとも溝部１６の底面上にゲート絶縁膜１８が形成されている。
　ゲート絶縁膜１８は、第１の絶縁膜１９と第１の絶縁膜１９よりも高誘電率の第２の絶縁膜２０との積層膜である。第１の絶縁膜１９は、例えば、窒化珪素で形成されている。また、第２の絶縁膜２０は、障壁層１４よりも高誘電率である。高誘電率絶縁膜である第２の絶縁膜２０としては、例えば、ＡｌＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２を単独、もしくは、組み合わせて用いることができる。
　そして、ゲート絶縁膜１８上には、ゲート電極２２が形成されている。ゲート電極２２は、例えば、ＮｉやＴｉ等の金属で形成されている。このように、本実施の形態の半導体装置は、いわゆるリセスゲート構造を備えている。
　ゲート電極２２を挟んで、半導体層１０上には、ソース電極２４およびドレイン電極２６が形成されている。ソース電極２４およびドレイン電極２６は、例えば、Ａｌを主成分とする金属で形成されている。
　そして、高誘電率の第２の絶縁膜２０が、ゲート電極２２下にのみ選択的に形成されている。すなわち、ゲート電極２２と、ソース電極２４およびドレイン電極２６との間の領域には、高誘電率の第２の絶縁膜２０が存在しない構成となっている。特に、ゲート電極２２のエッジ部とソース電極２４およびドレイン電極２６との間の領域には、高誘電率の第２の絶縁膜２０がまったく存在していない構成となっている。
　さらに、溝部１６以外の半導体層１０表面と、第２の絶縁膜２０との間に、第３の絶縁膜２８が形成されている。すなわち、ゲート電極２２の溝部１６に対するフリンジ部では、高誘電率の第２の絶縁膜２０と半導体層１０との間に第３の絶縁膜２８が挟みこまれる構造となっている。第３の絶縁膜２８は、例えば、窒化珪素で形成されている。
　ＨＥＭＴを高周波動作させるためには、ゲート電極のゲート長を小さくすることが望ましい。しかし、例えば２００ｎｍ以下のゲート長を有する場合、障壁層１４の膜厚に対して、ゲート長が１０倍以下になる。このため、ゲート制御性が弱まり、短チャネル効果が引き起こされ、高周波動作特性が劣化する。
　そこで、本実施の形態のようにゲート電極２２の下の障壁層１４にリセス構造を形成することにより、動作層１２と障壁層１４との界面に形成されるチャネルに対して、ゲート電極２２を近づけることができる。このことから、ゲート制御性を向上させることができる。よって、短チャネル効果を抑制することが可能となり、高周波動作に有利となる。
　高周波動作に有利となるように、小さいゲート長でリセス構造を設ける場合、ゲート電極２２は動作層１２と障壁層１４との界面に形成されるチャネルに対して近くなる。このため、ゲートリーク電流が増加し、高周波特性が劣化するという問題が生ずる。そこで、本実施の形態のように、ゲート電極２２下にゲート絶縁膜１８を形成することにより、ゲート電極２２と障壁層１４とが直接接しないようにすることが、リーク電流を抑制することに有効である。
　ゲート電極２２下にゲート絶縁膜を形成する場合、ゲート制御性の観点から、ゲート絶縁膜１８には高誘電率を有する絶縁膜を用いることが有効である。このため、本実施の形態のように、障壁層１２より誘電率の高い高誘電率絶縁膜を用いて、第２の絶縁膜２０をリセス構造の溝部１６内に形成することにより、リーク電流を抑えるのに必要な膜厚を確保することが可能である。
　一方、ゲート絶縁膜には、障壁層１２とゲート絶縁膜との界面準位が少ない絶縁膜を用いることが、ゲート制御性や信頼性を劣化させないために必要である。そこで、本実施の形態のように、ゲート絶縁膜１８の下層に障壁層１２との界面準位が少ない第１の絶縁膜１９を形成し、上層に高誘電率絶縁膜である第２の絶縁膜２０を用いることにより、高周波特性や信頼性を劣化させずに、ゲートリーク電流を抑制することが可能となる。
　上記の目的から、第１の絶縁膜１９は障壁層１２より誘電率が小さくても構わない。また、半導体層１０として窒化物半導体を用いる場合、窒化物半導体との界面準位が少ない窒化珪素を第１の絶縁膜１９として用いることが望ましい。
　また、高周波特性の向上のためには、ゲート電極２２とソース電極２４との間、ゲート電極２２とドレイン電極２６との間の容量を増加させないことが重要であり、特にゲート電極２２とドレイン電極２６との間の容量を増加させないこと重要である。
　本実施の形態においては、高誘電率の第２の絶縁膜２０が、ゲート電極２２下にのみ選択的に形成されている。すなわち、ゲート電極２２とドレイン電極２６の間には高誘電率絶縁膜である第２の絶縁膜２０が形成されていないので、ゲートとドレイン間の容量が少ない。このため、高周波動作に適している。
　さらに、ゲート電極２２の溝部１６に対するフリンジ部では、高誘電率の第２の絶縁膜２０と半導体層１０との間に第３の絶縁膜２８が挟みこまれる構造となっている。このため、ゲート電極２２のフリンジと半導体層１０との間の寄生容量が、第３の絶縁膜２８がない場合に比べ低減されている。よってゲート電極２２の寄生容量がさらに低減され、高周波動作に適した構成となっている。
　このように、本実施の形態によれば、短チャネル効果の抑制、ゲートリーク電流の低減、高いゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の寄生容量の低減、ゲート電極と半導体層の間の寄生容量の低減、を同時に満たすことが可能となり、高周波動作に適した窒化物系半導体装置を提供することが可能である。
　次に上記の効果が得られるために望ましいゲート絶縁膜構造について説明する。本実施の形態の効果を得るためには、リセス構造により向上したゲート容量に対して、ゲート絶縁膜を形成することにより減少する容量が上回らなければ良い。
　そのための第１の絶縁膜１９と高誘電率絶縁膜である第２の絶縁膜２０の膜厚や誘電率を規定する関係式を示す。ここで、リセス部分の第１の絶縁膜１９と第２の絶縁膜２０の厚さおよび誘電率をそれぞれｄ１、ε１、ｄ２、ε２リセス構造の溝部１６の深さをｄｓ、障壁層１４の誘電率をεｓとする。すると、障壁層１４の表面に対して垂直な方向に関して、リセス部分に存在する第１の絶縁膜１９と第２の絶縁膜２０の容量、および、リセス部分に相当する障壁層１４の容量に必要な関係から、次の関係式が得られる。
Figure JPOXMLDOC01-appb-I000001
　第１の絶縁膜１９および第２の絶縁膜２０の厚さ、及び、リセス深さに関して、上記関係式を満たすことにより、高周波動作に適したな窒化物半導体装置が得られる。
　次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の半導体装置の製造方法は、ＩＩＩ－Ｖ族窒化物半導体の半導体層上に第３の絶縁膜を形成する工程と、第３の絶縁膜をパターニングする工程と、半導体層に溝部を形成する工程と、少なくとも溝部の底面上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の絶縁膜よりも高誘電率の第２の絶縁膜を形成する工程と、第２の絶縁膜上にゲート電極を形成する工程と、ゲート電極が形成される領域以外の第１の絶縁膜および第２の絶縁膜を除去する工程と、を有する。
　図２～図７は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
　まず、図２に示すように、動作層１２に障壁層１４が積層された窒化物半導体の半導体層１０を準備する。次に図３に示すように、半導体層１０上に第３の絶縁膜２８を形成する。
　次に、リソグラフィー技術を用いて、マスク形成した後、ＲＩＥ（反応性イオンエッチング）技術等により、ソース電極２４およびドレイン電極２６を形成する部分の第３の絶縁膜２８を除去する。その後、図４に示すように、ソース電極２４とドレイン電極２６を形成する。
　次に、図５に示すように、リソグラフィー技術を用いて、マスク形成した後、ＲＩＥ技術等により、ゲートを形成する部分の第３の絶縁膜２８を除去するようパターニングする。その後、障壁層１４にリセス構造形成のための溝部１６を形成する。
　次に、図６に示すように、全体を覆うように第１の絶縁膜１９を形成する。その後、図７に示すように、第１の絶縁膜１９上に高誘電率絶縁膜である第２の絶縁膜２０を積層する。
　その後、第２の絶縁膜２０上にゲート電極２２を形成し、このゲート電極２２をマスクに第１の絶縁膜１９および高誘電率絶縁膜である第２の絶縁膜２０をＲＩＥ技術等により除去する。以上の工程により図１に示した半導体装置が製造可能である。
　上記製造方法においては、第１の絶縁膜１９が薄い場合、第１の絶縁膜１９および高誘電率絶縁膜である第２の絶縁膜２０を除去する際に、下地にある第３の絶縁膜２８も一部除去される。しかし、ソース電極２４とゲート電極２２との間、及び、ゲート電極２２とドレイン電極２６との間の第３の絶縁膜２８は完全には除去されず、障壁層１４の上に一部が残存する。
　第１の絶縁膜１９および第２の絶縁膜２０除去時に、第３の絶縁膜２８があることで、障壁層１４へのＲＩＥによるプラズマダメージ等を低減することが可能である。このように、本実施の形態では第３の絶縁膜２８をあらかじめ形成することにより、半導体層にダメージを与えない。したがって、特性および信頼性に優れ、高周波動作に適した半導体装置を製造することが可能となる。
　なお、第１の絶縁膜１９および高誘電率絶縁膜である第２の絶縁膜２０を除去する工程を、ゲート電極２２を形成する工程の前に行うことも可能である。
（第２の実施の形態）
　図８は、本実施の形態の本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ゲート電極２２と、ソース電極２４およびドレイン電極２６との間の領域に、第１の絶縁膜１９が存在するが、第３の絶縁膜２８が存在しないこと以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
　本実施の形態においては、第２の絶縁膜２０を除去する際に、第１の絶縁膜１９に対して選択比の高い除去プロセスが必要となる。しかし、第３の絶縁膜２８を省略することで、より簡易なプロセスで、高周波動作に適した半導体装置を実現することが可能となる。
（第３の実施の形態）
　図９は、本実施の形態の本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ゲート電極２２と、ソース電極２４およびドレイン電極２６との間の領域に、第１の絶縁膜１９が存在すること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
　本実施の形態においても、高周波動作に適した半導体装置を実現することが可能となる。
（第４の実施の形態）
　図１０は、本実施の形態の本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の底面のみに、高誘電率の第２の絶縁膜２０が存在すること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
　本実施の形態においても高周波動作に適した半導体装置を実現することが可能となる。なお、図１０の構造は、第１の実施の形態において説明した製造方法において、高誘電率絶縁膜である第２の絶縁膜２０を、例えば、スパッタ法のような垂直性の高い成膜方法を選択して形成することにより製造可能である。
（第５の実施の形態）
　図１１は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の底面のみに、高誘電率の第２の絶縁膜２０が存在し、かつ、第１の絶縁膜１９とゲート電極２２との間に空間が存在する点で、第１の実施の形態と異なっている。第１の実施の形態と重複する内容については、記載を省略する。
　本実施の形態によれば、第１の絶縁膜１９とゲート電極２２との間に空間を設けることにより、ゲート電極２２と溝部１６側面の障壁層１４との寄生容量を低減することが可能である。よって、一層高周波動作に適した半導体装置を実現することが可能となる。
　本実施の形態において、ゲート電極２２が溝部１６の内部におさまるか、外にはみ出さしてフリンジ部を設けるかどうかは自由に選択することができる。
（第６の実施の形態）
　図１２は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の底面のみに、高誘電率の第２の絶縁膜２０が存在し、かつ、溝部１６の側部で第１の絶縁膜１９とゲート電極２２との間、および、第１の絶縁膜２０と第２の絶縁膜２０との間に空間が存在する点で、第１の実施の形態と異なっている。第１の実施の形態と重複する内容については、記載を省略する。
　本実施の形態によれば、第１の絶縁膜２０とゲート電極２２との間に空間を設けることにより、ゲート電極２２と溝部１６側面の障壁層１４との寄生容量を低減することが可能である。よって、一層高周波動作に適した半導体装置を実現しすることが可能となる。
（第７の実施の形態）
　図１３は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の側面に、第１の絶縁膜１９と高誘電率の第２の絶縁膜２０とが形成されていない点で、第１の実施の形態と異なっている。第１の実施の形態と重複する内容については、記載を省略する。
　本実施の形態においても高周波動作に適した半導体装置を実現しすることが可能となる。
　以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
　その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０　　　半導体層
１２　　　動作層
１４　　　障壁層
１６　　　溝部
１８　　　ゲート絶縁膜
１９　　　第１の絶縁膜
２０　　　第２の絶縁膜
２２　　　ゲート電極
２４　　　ソース電極
２６　　　ドレイン電極
２８　　　第３の絶縁膜
 

Claims (5)

  1. 　ＩＩＩ－Ｖ族窒化物半導体からなる半導体層と、
    　前記半導体層に形成された溝部と、
    　少なくとも前記溝部の底面上に形成され、第１の絶縁膜と前記第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記ゲート電極を挟んで、前記半導体層上に形成されるソース電極およびドレイン電極と、を有し、
    　前記第２の絶縁膜が、前記ゲート電極下にのみ選択的に形成されていることを特徴とする半導体装置。
  2. 　前記溝部以外の前記半導体層表面と、前記第２の絶縁膜との間に、第３の絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
  3. 　前記第１の絶縁膜が窒化珪素で形成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記半導体層はＧａＮからなる動作層と、前記動作層上に形成されたＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮのいずれか、または、その組み合わせにより構成される障壁層との積層構造を有することを特徴とする請求項３記載の半導体装置。　
  5. 前記溝部の前記第１の絶縁膜の厚さおよび誘電率をｄ１およびε１、前記溝部の前記第２の絶縁膜の厚さおよび誘電率をｄ２およびε２、前記溝部の深さに相当する半導体層の厚さおよび誘電率をｄｓおよびεｓとした場合に下記式の関係を満たすことを特徴とする請求項４記載の半導体装置。
    Figure JPOXMLDOC01-appb-I000002
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