JP2013118360A - 高電子移動度トランジスタ構造及び方法 - Google Patents

高電子移動度トランジスタ構造及び方法 Download PDF

Info

Publication number
JP2013118360A
JP2013118360A JP2012235492A JP2012235492A JP2013118360A JP 2013118360 A JP2013118360 A JP 2013118360A JP 2012235492 A JP2012235492 A JP 2012235492A JP 2012235492 A JP2012235492 A JP 2012235492A JP 2013118360 A JP2013118360 A JP 2013118360A
Authority
JP
Japan
Prior art keywords
layer
gate
barrier layer
angstroms
gate dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012235492A
Other languages
English (en)
Inventor
Paul Saunier
ソーニヤー、ポール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qorvo US Inc
Original Assignee
Triquint Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Triquint Semiconductor Inc filed Critical Triquint Semiconductor Inc
Publication of JP2013118360A publication Critical patent/JP2013118360A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

【課題】高電子移動度トランジスタ（ＨＥＭＴ）スイッチデバイスなどの集積回路（ＩＣ）デバイスの構造形態、及び、製造方法を提供する。
【解決手段】ＩＣデバイスは、基板１０２上に形成されるバッファ層１０４と、電流のための経路をトランジスタデバイスに与えるためにバッファ層１０４上に形成されるチャネル層１０６と、チャネル層１０６上に形成されるスペーサ層１０８と、スペーサ層１０８上に形成されるとともに、アルミニウム（Ａｌ）、窒素（Ｎ）、及び、インジウム（Ｉｎ）又はガリウム（Ｇａ）のうちの少なくとも一方を含むバリア層１１０と、スペーサ層１０８又はチャネル層１０６と直接に結合されるゲート誘電体１１６と、ゲート誘電体１１６上に形成され、ゲート誘電体１１６と直接に結合されるゲート１１８とを含む。
【選択図】図１

Description

本開示の実施形態は、一般に、集積回路の分野に関し、特に、高電子移動度トランジスタ（ＨＥＭＴ）構造及び製造方法に関する。
高電子移動度トランジスタ（ＨＥＭＴ）は、異なるバンドギャップを有する２つの半導体材料間にヘテロ接合が一般に形成される一種の電界効果トランジスタ（ＦＥＴ）である。ＨＥＭＴでは、一般に、例えば高濃度にドープされた広バンドギャップｎ型ドナー供給層とドープされない狭バンドギャップチャネル層とのヘテロ接合を使用して高移動度電荷キャリアが生成される。ＨＥＭＴ中の電流は、一般に、接合部で非常に狭いチャネルに閉じ込められて、ソース端子とドレイン端子との間を流れ、この電流は、ゲート端子に印加される電圧によって制御される。
一般に、トランジスタは、デプレションモードトランジスタ又はエンハンスメントモードトランジスタとして分類され得る。様々な用途では、１ボルト（Ｖ）よりも大きいピンチオフ電圧と比較的高い最大電流密度とを有するエンハンスメントモードスイッチデバイスを有することが望ましい場合がある。
実施形態は、添付図面と併せて以下の詳細な説明により容易に理解され得る。この説明を容易にするため、同様の参照符号は同様の構造要素を示す。実施形態は、一例として示されており、添付図面の図に限定しようとするものではない。
図１は、様々な実施形態に係る集積回路（ＩＣ）デバイスの断面図を概略的に示している。 図２は、様々な実施形態に係る他の集積回路（ＩＣ）デバイスの断面図を概略的に示している。 図３は、様々な実施形態に係る更に他の集積回路（ＩＣ）デバイスの断面図を概略的に示している。 図４は、様々な実施形態に係る集積回路デバイスを製造するための方法のフロー図である。 図５は、様々な実施形態に係るＩＣデバイスを含むシステム例を概略的に示している。
本開示の実施形態は、例えば高電子移動度トランジスタ（ＨＥＭＴ）スイッチデバイスなどの集積回路（ＩＣ）デバイスの構造形態、及び、製造方法を提供する。以下の詳細な説明では、その一部を形成する添付図面を参照するが、図面中、同様の数字は全体にわたって同様の部分を示し、また、図面は、本開示の主題が実施され得る例示的な実施形態により示される。言うまでもなく、他の実施形態が利用されてもよく、また、本開示の範囲から逸脱することなく構造的な或いは論理的な変更がなされてもよい。
したがって、以下の詳細な説明は限定的な意味に解釈されるべきではなく、また、実施形態の範囲は添付の請求項又はそれらの等価物により規定される。
本開示の目的のため、表現「Ａ及び／又はＢ」は、（Ａ）、（Ｂ）、又は、（Ａ及びＢ）を意味する。本開示の目的のため、表現「Ａ、Ｂ、及び／又は、Ｃ」は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は、（Ａ、Ｂ、及び、Ｃ）を意味する。
説明は、それぞれが同じ或いは異なる実施形態のうちの１つ以上に言及する場合がある表現「一実施形態において」又は「実施形態において」を使用する場合がある。また、本開示の実施形態に関して使用される「備える」、「含む」、「有する」などの用語は同意語である。用語「結合される」は、直接的な接続、間接的な接続、又は、間接的なつながりを示す場合がある。
本明細書中では、「〜と結合される」という用語がその派生語と共に使用される場合がある。「結合される」は以下のうちの１つ以上を意味する場合がある。「結合される」は、２つ以上の要素が直接的な物理的接触又は電気的接触を成すことを意味する場合がある。しかしながら、「結合される」は、２つ以上の要素が互いに間接的に接触するが更にまた互いに協働し或いは相互作用することを意味する場合もあり、また、互いに結合されると言われる要素間に１つ以上の他の要素が結合され或いは接続されることを意味する場合もある。
様々な実施形態において、「第２の層上に形成される第１の層」という表現は、第１の層が第２の層上にわたって形成されて、第１の層の少なくとも一部が第２の層の少なくとも一部と直接的に接触（例えば、直接的な物理的及び／又は電気的接触）し或いは間接的に接触（例えば、第１の層と第２の層との間に１つ以上の他の層を有する）してもよいことを意味し得る。
図１は、様々な実施形態に係る集積回路（ＩＣ）デバイス１００の断面図を概略的に示している。ＩＣデバイス１００は例えばＨＥＭＴデバイスであってもよい。
ＩＣデバイス１００は基板１０２上に形成されてもよい。基板１０２は一般に支持材料を含み、該支持材料上に層の積層体１０１が堆積される。一実施形態において、基板１０２は、シリコン（Ｓｉ）、シリコンカーバイト（ＳｉＣ）、酸化アルミニウム（ＡｌＯ３）又は「サファイア」、「窒化ガリウム（ＧａＮ）」、及び／又は、窒化アルミニウム（ＡｌＮ）を含む。他の実施形態では、適したII-VI族及びIII-V族半導体材料系を含む他の材料を基板１０２のために使用できる。一実施形態では、基板１０２が任意の材料を含み、該材料上にＧａＮをエピタキシャル成長させることができる。
基板１０２上に形成される層の積層体１０１（又は、単に「積層体１０１」）は、１つ以上のヘテロ接合／ヘテロ構造を形成する異なる材料系のエピタキシャル堆積層を含んでもよい。１つの実施形態において、ＩＣデバイス１００の積層体１０１は、基板１０２上に形成されるバッファ層１０４を含む。バッファ層１０４は、基板１０２とＩＣデバイス１００の他の構成要素（例えば、チャネル層１０６）との間で結晶構造転移をもたらし、それにより、基板１０２とＩＣデバイス１００の他の構成要素との間のバッファとして或いは絶縁層としての役目を果たしてもよい。例えば、バッファ層１０４は、基板１０２と他の格子不整合材料（例えば、チャネル層１０６）との間で応力緩和を行なってもよい。バッファ層１０４は基板１０２とエピタキシャル結合されてもよい。
幾つかの実施形態では、バッファ層１０４が窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ）を含んでもよい。ここで、ｘは、アルミニウムとガリウムとの相対的な量を表わす０〜１の値である。幾つかの実施形態では、ｘが約０．０５（例えば５％Ａｌ）〜約１（例えば１００％Ａｌ）の値を有する。ｘに関する値は、ＩＣデバイス１００にとって望ましいピンチオフ電圧に基づいて選択されてもよい。例えば、ＡｌxＧａ1-xＮにおけるＡｌのパーセンテージ（％）の増大は、ＩＣデバイス１００のピンチオフ電圧の減少に対応し得る。幾つかの実施形態では、Ａｌ組成の５％変化がピンチオフ電圧の約１ボルト（Ｖ）のシフトをもたらす。バッファ層１０４は、バッファ層１０４がその上に形成される基板１０２の表面に対して略垂直な方向で、約０．１ミクロン〜約２ミクロンの厚さを有してもよい。他の実施形態において、バッファ層１０４は、ＡｌＩｎＧａＮなどの他の適した材料及び／又は他の適した厚さを含んでもよい。
積層体１０１は、バッファ層１０４上に形成されるチャネル層１０６を更に含んでもよい。チャネル層１０６は、ＩＣデバイス１００の以下でソース１１２というソース端子と以下でドレイン１１４というドレイン端子との間に可動電荷キャリアの電流のための経路を与えてもよい。ＩＣデバイス１００の様々な層におけるバンドギャップ値の違いは、一般に、ドープされてもよい広バンドギャップドナー供給層（例えば、スペーサ層１０８及び／又はバリア層１１０）とドープされなくてもよい狭バンドギャップ層（例えば、チャネル層１０６）との界面にあるヘテロ接合をもたらす。作動中には、例えば電子がチャネル層１０６を通じて略二次元の平面内で流れることができるようにする二次元電子ガス（２ＤＥＧ）がヘテロ接合で生じ得る。チャネル層１０６は、バッファ層１０４とエピタキシャル結合されてもよい。
幾つかの実施形態では、チャネル層１０６が窒化ガリウム（ＧａＮ）を含んでもよい。チャネル層１０６は、チャネル層１０６がその上に形成されるバッファ層１０４の表面に対して略垂直な方向で、約５０オングストローム〜約１５０オングストロームの厚さを有してもよい。チャネル層１０６の厚さは、ＩＣデバイス１００にとって望ましいピンチオフ電圧に基づいて選択されてもよい。例えば、チャネル層１０６の厚さの減少は、ＩＣデバイス１００のピンチオフ電圧の増大に対応し得る。他の実施形態において、チャネル層１０６は、ＩｎＧａＮなどの他の適した材料及び／又は他の適した厚さを含んでもよい。
層の積層体１０１は、チャネル層１０６上に形成されるスペーサ層１０８を更に含んでもよい。スペーサ層１０８はチャネル層１０６とエピタキシャル結合されてもよい。
幾つかの実施形態において、スペーサ層１０８は、窒化アルミニウム（ＡｌＮ）を含んでもよく、また、スペーサ層１０８がその上に形成されるチャネル層１０６の表面に対して略垂直な方向で約５オングストローム〜３０オングストロームの厚さを有してもよい。他の実施形態では、スペーサ層１０８が他の適した材料及び／又は厚さを含んでもよい。幾つかの実施形態において、スペーサ層１０８は、バリア層１１０の結晶形成を促す成長層又はシード層である。
層の積層体１０１は、スペーサ層１０８上に形成されるバリア層１１０を更に含んでもよい。バリア層１１０はスペーサ層１０８とエピタキシャル結合されてもよい。
幾つかの実施形態において、バリア層１１０は、アルミニウム（Ａｌ）、窒素（Ｎ）、及び、インジウム（Ｉｎ）及び／又はガリウム（Ｇａ）のうちの少なくとも一方を含んでもよい。一実施形態では、バリア層１１０が窒化インジウムアルミニウム（ＩｎyＡｌ1-yＮ）を含み、ここで、ｙは、インジウムとアルミニウムとの相対的な量を表わす０〜１の値である。バリア層１１０の組成はチャネル層１０６の組成を補完してもよい。例えば、幾つかの実施形態では、バリア層１１０のインジウムの組成がｙ＝０．１８によって反映されてもよい。このインジウム濃度は、チャネル層１０６の格子構造と適合する格子構造をバリア層１１０に与える。そのような適合は、作動中にわたって高い信頼性をＩＣデバイス１００に与えることができる比較的低い応力をもたらし得る。インジウムの１８％濃度からの変化が格子構造不適合を高める場合があるが、そのような変化は、特定の実施形態にとって望ましい動作特性を与える場合もある。例えば、インジウムの濃度が１３％まで減少すると、更に多くの電荷（電流）が生じ得るが、ＩＣデバイス１００の応力が高まる場合もある。逆に、例えばインジウムの濃度が２１％まで増大すると、あまり電荷が生じ得ないが、ＩＣデバイス１００の全体の応力が低下する場合もある。幾つかの実施形態では、ｙが約０．１３〜約０．２１の値を有する。他の実施形態では、ｙにおける他の値を使用できる。
幾つかの実施形態では、バリア層１１０が窒化インジウムガリウム（ＩｎyＧａ1-yＮ）を含んでもよく、ここで、ｙは、インジウムとガリウムとの相対的な量を表わす０〜１の値である。他の実施形態では、バリア層１１０が窒化インジウムガリウムアルミニウム（ＩｎyＧａzＡｌ1-y-zＮ）を含んでもよく、ここで、ｙ及びｚはそれぞれ、インジウム及びガリウムのそれぞれの相対的な量を表わす０〜１の値である。アルミニウムの相対的な量は、インジウムとガリウムとの相対的な量に基づいて計算することができる。
バリア層１１０は、バリア層１１０がその上に形成されるスペーサ層１０８の表面に対して略垂直な方向で約５０オングストローム〜約１５０オングストロームの厚さを有してもよい。他の実施形態では、バリア層１１０が他の適した材料及び／又は厚さを含んでもよい。
ＩＣデバイス１００は、ゲート端子１１８とゲート誘電体１１６とを有するゲート構造１２０を更に含む。ゲート端子１１８はＩＣデバイス１００のための接続端子としての機能を果たし、また、ゲート誘電体１１６は、ＩＣデバイス１００がＯＦＦに切り換えられるときにＩＣデバイス１００内の電流をほぼゼロまで減少させる。
ゲート誘電体１１６はスペーサ層１０８上に形成されてもよい。例えば、バリア層１１０は、スペーサ層１０８上にゲート誘電体１１６を形成するために電気絶縁材料の堆積を可能にする開口を形成するべく選択的に凹陥状にすることができる。一実施形態では、ゲート誘電体がスペーサ層１０８と直接に結合される。幾つかの実施形態において、ゲート誘電体１１６は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、又は、酸窒化ケイ素（ＳｉＯＮ）を含む。幾つかの実施形態では、ゲート誘電体１１６が約２０オングストローム〜２００オングストロームの厚さを有する。他の実施形態では、ゲート誘電体１１６に関して、例えば、先に挙げられた材料の例における元素の他の化学量論又は相対量を含む他の材料及び／又は厚さを使用できる。
ゲート端子１１８は、ゲート誘電体１１６上に形成されてゲート誘電体１１６と直接に結合されてもよい。幾つかの実施形態では、ゲート端子１１８の一部がバリア層１１０の開口内に形成される。バリア層１１０の開口内に形成されるゲート端子１１８の部分は、図示のようにゲート端子１１８の幹部又は底部の一部であってもよい。ゲート端子１１８の上端部は、図示のように、ゲート端子１１８の幹部の長手方向に対して略垂直な両方向でゲート端子１１８の幹部から離れるように延びてもよい。ゲート端子１１８の幹部及び上端部のそのような形態はＴ形状ゲートと称されてもよい。幾つかの実施形態において、ゲート端子１１８は、ゲート端子１１８とドレイン１１４との間で絶縁破壊電圧を増大させ得る及び／又は電界を減少させ得るフィールドプレートゲートを含んでもよい。
ゲート端子１１８は一般に金属などの導電材料を含む。幾つかの実施形態において、ゲート端子１１８は、ニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、金（Ａｕ）、及び／又は、アルミニウム（Ａｌ）を含む。一実施形態において、ゲート端子１１８は、以下の順序で堆積される材料を含む。すなわち、Ｎｉの後にＰｔが堆積され、Ｐｔの後にＩｒが堆積され、Ｉｒの後にＭｏが堆積され、Ｍｏの後にＡｕが堆積される。一実施形態では、ゲート誘電体１１６の材料とのゲート接点を設けるために、Ｎｉ／Ｐｔ／Ｉｒ／Ｍｏを含む材料がゲート端子１１８の幹部に配置され、また、ゲート端子１１８の導電率及び低い抵抗を確保するために、Ａｕを含む材料がゲート端子１１８の上端部に配置される。
幾つかの実施形態において、ゲート端子１１８、ゲート誘電体１１６、及び、スペーサ層１０８は、金属-絶縁体-半導体（ＭＩＳ）構造のそれぞれの構成要素である。ゲート端子１１８は、ゲート誘電体１１６を介して、スペーサ層１０８及び／又はチャネル層１０６と容量結合されてもよい。ゲート誘電体１１６を含むＭＩＳ構造は、例えば交流電流（ＡＣ）-直流電流（ＤＣ）変換器、ＤＣ-ＤＣ変換器、ＤＣ−ＡＣ変換器などの電力調整用途を含むパワースイッチ用途にとって効果的なスイッチデバイスを与え得る。ゲート端子１１８とスペーサ層１０８又はチャネル層１０６との間のショットキー型バリアは、オフ電圧がショットキー型バリアに印加されるときのより多くの永久電流／漏れに起因して、そのようなスイッチ用途において理想的又は効果的でない場合がある。
幾つかの実施形態において、ＩＣデバイス１００は、ＩＣデバイス１００内で電流が流れるようにソース１１２のソース電圧に対してプラスのゲート端子１１８のゲート電圧を使用するエンハンスメントモード（ｅ-モード）スイッチデバイスを含んでもよい。これは、ＩＣデバイス１００内で電流を流れなくするためにソース電圧に対してマイナスのゲート電圧を使用するデプレッションモード（ｄ-モード）デバイスとは対照的である。ＩＣデバイス１００をｅ-モードスイッチとして作動できる能力は、ｄ-モードスイッチとは対照的に、部分的には、積層体のために使用される前述した材料系、及び／又は、本明細書中に記載されるようにバッファ層１０４及び／又はチャネル層１０６の厚さ及び／又は材料（例えばＡｌ）を変えることによるピンチオフ電圧の調節に起因し得る。ＩＣデバイス１００に関して本明細書中に記載される構成は、１ボルト（Ｖ）よりも大きいピンチオフ電圧と約２．５アンペア（Ａ）／ミリメートル（ｍｍ）ゲード幅の比較的高い最大電流密度とを有するｅ-モードスイッチデバイスを与え得る。
ＩＣデバイス１００は、バリア層１１０上に形成されるソース１１２及びドレイン１１４を含んでもよい。ソース１１２及びドレイン１１４のそれぞれは、図示のように、バリア層１１０及びスペーサ層１０８を貫通してチャネル層１０６中へと延びてもよい。
様々な実施形態によれば、ソース１１２及びドレイン１１４はオーム接点である。ソース１１２及びドレイン１１４は、標準的な成長接触よりも比較的低い接触抵抗を与え得る再成長接触を含んでもよい。実施形態において、ソース１１２及びドレイン１１４の接触抵抗は約０．０１ohm-mmである。
ソース１１２及びドレイン１１４はそれぞれ金属などの導電材料を含んでもよい。一実施形態において、ソース１１２及びドレイン１１４はそれぞれ、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、又は、シリコン（Ｓｉ）、又は、これらの組み合わせを含む。他の実施形態では、他の材料を使用できる。
一実施形態において、ドレイン１１４とゲート１１８との間の距離Ｄ１は、ソース１１２とゲート１１８との間の距離Ｓ１よりも大きい。幾つかの実施形態では、距離Ｄ１がドレイン１１４とゲート１１８との間の最短距離であってもよく、また、距離Ｓ１がソース１１２とゲート１１８との間の最短距離であってもよい。距離Ｓ１を距離Ｄ１よりも短くすると、ゲート１１８とドレイン１１４との間の絶縁破壊電圧を増大させ及び／又はソース１１２の抵抗を減少させることができる。
幾つかの実施形態では、誘電体層１２２がバリア層１１０上に形成されてもよい。誘電体層１２２は例えば窒化ケイ素（ＳｉＮ）を含んでもよい。
他の実施形態では、誘電体層１２２に関して他の材料を使用できる。
図２は、様々な実施形態に係る他の集積回路（ＩＣ）デバイス２００の断面図を概略的に示している。図２のＩＣデバイス２００は、ＩＣデバイス２００のゲート構造１２０がスペーサ層１０８中へと延びていることを除き、図１のＩＣデバイス１００に関連して説明した実施形態に適合し得る。幾つかの実施形態では、ゲート誘電体１１６がスペーサ層１０８中へ延びてもよい。例えば、スペーサ層１０８は、少なくとも部分的に、バリア層１１０を凹陥状にするために使用されるプロセスと同様な或いは同じプロセスを使用して凹陥状に形成されてもよい。ゲート誘電体１１６がスペーサ層１０８の凹部に形成されてもよく、また、ゲート１１８がゲート誘電体１１６上に形成されてもよい。
図３は、様々な実施形態に係る更に他の集積回路（ＩＣ）デバイス３００の断面図を概略的に示している。図３のＩＣデバイス３００は、ＩＣデバイス３００のゲート構造１２０がチャネル層１０６中へと延びていることを除き、図１のＩＣデバイス１００に関連して説明した実施形態に適合し得る。幾つかの実施形態では、ゲート誘電体１１６がチャネル層１０６中へ延びてもよい。例えば、スペーサ層１０８及びチャネル１０６は、バリア層１１０を凹陥状にするために使用されるプロセスと同様な或いは同じプロセスを使用して凹陥状に形成されてもよい。ゲート誘電体１１６がチャネル層１０６の凹部に形成されてもよく、また、ゲート１１８がゲート誘電体１１６上に形成されてもよい。他の実施形態において、ゲート誘電体１１６は、チャネル層１０６を凹陥状に貫通させることによりバッファ層１０４上に形成されてもよく、或いは、バッファ層１０４の一部を凹陥状にすることによりバッファ層１０４中へ延びるように形成されてもよい。
図４は、様々な実施形態に係るＩＣデバイス（例えば、図１のＩＣデバイス１００）を製造するための方法４００のフロー図である。方法４００は、４０２において基板（例えば図１の基板１０２）上にバッファ層（例えば図１のバッファ層１０４）を形成し、４０４においてバッファ層上にチャネル層（例えば図１のチャネル層１０６）を形成し、４０６においてチャネル層上にスペーサ層（例えば図１のスペーサ層１０８）を形成し、及び、４０８においてスペーサ層上にバリア層（例えば図１のバリア層１１０）を形成することを含んでもよい。様々な実施形態によれば、バッファ層、チャネル層、スペーサ層、及び、バリア層のそれぞれは、分子線エピタキシー（ＭＢＥ）、原子層エピタキシー（ＡＬＥ）、化学ビームエピタキシー（ＣＢＥ）、及び／又は、有機金属化学気相成長法（ＭＯＣＶＤ）によってエピタキシャル堆積される。他の実施形態では、他の適した堆積技術を使用できる。４０２，４０４，４０６，４０８における層の形成は、エピタキシャル結合される層の積層体（例えば図１の積層体１０１）を与えることができる。積層体の層の材料及び／又は厚さは、図１のＩＣデバイス１００に関連して既に説明した実施形態に適合し得る。
４１０において、方法４００は、ソース（例えば図１のソース１１２）及びドレイン（例えば図１のドレイン１１４）を形成することを更に含んでもよい。ソース及びドレインがバリア層上に形成されてもよい。一実施形態では、１つ以上の金属などの材料が、ソース及びドレインが例えば蒸着プロセスを使用して形成されるようになっている領域でバリア層上に堆積される。ソース及びドレインを形成するために使用される材料は、以下の順序で堆積される材料を含むことができる。すなわち、チタン（Ｔｉ）の後にアルミニウム（Ａｌ）が堆積され、アルミニウムの後にモリブデン（Ｍｏ）が堆積され、モリブデンの後にチタン（Ｔｉ）が堆積され、チタンの後に金（Ａｕ）が堆積される。堆積された材料が加熱され、それにより、該材料は、下側にあるバリア層、スペーサ層、及び／又は、チャネル層の材料を突き抜けてこれらと融合する。実施形態において、ソース及びドレインのそれぞれは、バリア層及びスペーサ層を貫通してチャネル層中へと延びる。ソース及びドレインの厚さは約１０００オングストローム〜２０００オングストロームにすることができる。他の実施形態では、ソース及びドレインに関して他の厚さを使用できる。
ソース及びドレインは、小さい接触抵抗及び小さいオン抵抗を有するオーム接点をもたらすために再成長プロセスによって形成されてもよい。再成長プロセスにおいて、バリア層、スペーサ層、及び、チャネル層の材料は、ソース及びドレインが形成されるべき領域で選択的に除去される（エッチングされる）。高濃度にドープされた材料（例えば、ｎ＋＋材料）が、バリア層、スペーサ層、及び、チャネル層が選択的に除去された領域に堆積される。ソース及びドレインの高濃度にドープされた材料は、チャネル層のために使用される材料と同様の材料であってもよい。例えば、チャネル層がＧａＮを含むシステムでは、シリコン（Ｓｉ）が高濃度にドープされるＧａＮ系材料が、選択的に除去された領域に、約４００オングストローム〜７００オングストロームの厚さまでエピタキシャル堆積されてもよい。高濃度にドープされる材料は、分子線エピタキシー（ＭＢＥ）、原子層エピタキシー（ＡＬＥ）、化学ビームエピタキシー（ＣＢＥ）、又は、有機金属化学気相成長法（ＭＯＣＶＤ）、又は、これらの適した組み合わせによってエピタキシャル堆積され得る。他の実施形態では、高濃度にドープされた材料に関して他の材料、厚さ、又は、堆積技術を使用できる。例えばチタン（Ｔｉ）及び／又は金（Ａｕ）を含む１つ以上の材料を、例えばリフトオフプロセスを使用して、約１０００オングストローム〜１５００オングストロームの厚さで、高濃度にドープされた材料上に形成する／堆積させることができる。他の実施形態では、１つ以上の金属に関して他の材料、厚さ、及び／又は、技術を使用できる。
幾つかの実施形態において、ソース及びドレインは、不純物（例えばシリコン）を導入して高濃度にドープされた材料をソース中及びドレイン中に与えるために注入技術を使用する注入プロセスによって形成されてもよい。注入後、ソース及びドレインが高温度（例えば、１１００−１２００℃）でアニール処理される。好ましくは、再成長プロセスが、注入後アニールと関連付けられる高温を回避してもよい。
４１２において、方法４００は、ゲート構造（例えば図１のゲート構造１２０）を形成することを更に含んでもよい。ゲート構造は、導電部又はゲート（例えば図１のゲート１１８）と、電気絶縁部又はゲート誘電体（例えば図１のゲート誘電体１１６）とを含んでもよい。
ゲート誘電体がスペーサ層上に形成されてもよい。バリア層を貫通する開口を設けるために、バリア層の一部が選択的に凹陥状にされてもよい。一実施形態では、スペーサ層を露出させるために、エッチングプロセスがバリア層の材料を選択的に除去する。
幾つかの実施形態では、誘電体層（例えば図１の誘電体層１２２）がバリア層上に形成されるとともに、バリア層に形成されるべき開口に対応する開口を設けるために、フォトレジストが誘電体層上に堆積されてパターニングされる。一実施形態において、異方性エッチングプロセスは、ゲート誘電体材料の堆積のために、誘電体層及び下側のバリア層から材料を選択的に除去してスペーサ層を露出させてもよい。スペーサ層は、ゲート誘電体とスペーサ層との間のトラップ密度を最小にするように処理され及び／又は洗浄されてもよい。
他の実施形態において、異方性エッチングプロセスは、図２及び図３に関連して説明したように、誘電体層、バリア層、スペーサ層（例えば図２のスペーサ層１０８）、チャネル層（例えば図３のチャネル層１０６）、及び／又は、バッファ層から材料を除去して、ゲート誘電体がスペーサ層中、チャネル層中、及び／又は、バッファ層中へ延びるようにゲート誘電体の形成を可能にしてもよい。幾つかの実施形態では、同様の処理及び／又は洗浄を使用して、ゲート誘電体とチャネル層との間又はゲート誘電体とバッファ層との間のトラップ密度を最小にしてもよい。
ゲート誘電体材料は、例えば原子層堆積（ＡＬＤ）又は化学蒸着（ＣＶＤ）を含む任意の適した堆積技術によって堆積されてもよい。他の実施形態では、他の堆積技術を使用できる。ゲート誘電体における厚さ及び／又は材料は、図１に関連して既に説明した実施形態に適合してもよい。
ゲートは、バリア層の開口内のゲート誘電体上にゲート材料を堆積させることにより、ゲート誘電体上に形成されてもよい。ゲート材料は、例えば、蒸着、ＡＬＤ、及び／又は、ＣＶＤを含む任意の適した堆積プロセスによって堆積させることができる。一実施形態では、ニッケル（Ｎｉ）が最初にゲート誘電体上に堆積され、その後、白金（Ｐｔ）、イリジウム（Ｉｒ）、及び、モリブデン（Ｍｏ）が連続的に堆積される。金（Ａｕ）がモリブデン上に連続して堆積されてもよい。ゲートがＴ形状ゲートである実施形態では、ゲート誘電体の形成を容易にするべくバリア層及び誘電体層に形成された開口を満たすように１つ以上の金属を堆積させることによりＴゲートの幹部が形成されてもよい。Ｔゲートの上端部は、金属堆積／エッチングプロセス又はリフトオフプロセスによって形成されてもよい。
なお、様々な工程は、特許請求の範囲に記載される主題を理解するのに最も役立つ態様で、複数の別個の工程として記載されている。しかしながら、記載の順序は、これらの工程が必ずこれらの順序通りであることを示唆するものであると解釈されるべきではない。特に、これらの工程は、与えられた順序で行なわれなくてもよい。記載された工程は、記載された実施形態とは異なる順序で行なわれてもよい。更なる実施形態では、様々な更なる工程が行なわれてもよく、及び／又は、記載された工程が省かれてもよい。
本明細書中に記載されるＩＣデバイス１００、及び、そのようなＩＣデバイス１００を含む装置は、様々な他の装置及びシステムに組み入れられてもよい。システム５００の一例のブロック図が図５に示されている。図示のように、システム５００は、幾つかの実施形態では、無線周波数（ＲＦ）ＰＡモジュールであってもよい電力増幅器（ＰＡ）モジュール５０２を含む。システム５００は、図示のように電力増幅器モジュール５０２と結合されるトランシーバ５０４を含んでもよい。電力増幅器モジュール５０２は本明細書中に記載されるＩＣデバイス（例えば、図１−図３のＩＣデバイス１００，２００又は３００）を含んでもよい。
電力増幅器モジュール５０２は、ＲＦ入力信号ＲＦinをトランシーバ５０４から受信してもよい。電力増幅器モジュール５０２は、ＲＦ入力信号ＲＦinを増幅させて、ＲＦ出力信号ＲＦoutを供給してもよい。ＲＦ入力信号ＲＦin及びＲＦ出力信号ＲＦoutはいずれも、図５にＴx-ＲＦin及びＴx-ＲＦoutでそれぞれ書き留められる送信チェーンの一部であってもよい。
増幅されたＲＦ出力信号ＲＦoutは、アンテナ構造５０８を介したＲＦ出力信号ＲＦoutの無線（ＯＴＡ）送信を達成するアンテナスイッチモジュール（ＡＳＭ）５０６へ供給されてもよい。ＡＳＭ５０６は、アンテナ構造５０８を介してＲＦ信号を受信して、受信されたＲＦ信号Ｒxを受信チェーンに沿ってトランシーバ５０４へ結合してもよい。
様々な実施形態において、アンテナ構造５０８は、例えば、ダイポールアンテナ、モノポールアンテナ、パッチアンテナ、ループアンテナ、マイクロストリップアンテナ、又は、ＲＦ信号のＯＴＡ送信／受信に適する任意の他のタイプのアンテナを含む１つ以上の指向性及び／又は無指向性アンテナを含んでもよい。
システム５００は、電力増幅を含む任意のシステムであってもよい。ＩＣデバイス１００，２００又は３００は、例えば交流電流（ＡＣ）-直流電流（ＤＣ）変換器、ＤＣ-ＤＣ変換器、ＤＣ−ＡＣ変換器などの電力調整用途を含むパワースイッチ用途にとって有効なスイッチデバイスを備えてもよい。様々な実施形態において、システム５００は、高周波電力及び高周波での電力増幅に特に有益となり得る。例えば、システム５００は、陸上通信及び衛星通信、レーダーシステムのうちの任意の１つ以上に適し得るものであり、また、場合により様々な工業用途及び医療用途において適し得る。より具体的には、様々な実施形態において、システム５００は、レーダデバイス、衛星通信デバイス、携帯電話機、携帯電話基地局、放送ラジオ、又は、テレビジョン増幅器システムのうちの選択された１つであってもよい。
本明細書では、説明の目的のため、特定の実施形態を図示して説明してきたが、本開示の範囲から逸脱することなく、同じ目的を達成するように計算された多種多様な代わりの及び／又は等価な実施形態又は実施が、図示して説明された実施形態の代わりに用いられてもよい。この出願は、本明細書中で述べられた実施形態の任意の適合又は変形を網羅しようとするものである。したがって、言うまでもなく、本明細書中に記載される実施形態は、特許請求の範囲及びその等価物のみによって限定されるものである。

Claims (20)

  1. 基板上に形成され、該基板とエピタキシャル結合されるバッファ層と、
    電流のための経路をトランジスタデバイスに与えるために前記バッファ層上に形成され、前記バッファ層とエピタキシャル結合されるチャネル層と、
    前記チャネル層上に形成され、前記チャネル層とエピタキシャル結合されるスペーサ層と、
    前記スペーサ層上に形成され、前記スペーサ層とエピタキシャル結合されるとともに、アルミニウム（Ａｌ）、窒素（Ｎ）、及び、インジウム（Ｉｎ）又はガリウム（Ｇａ）のうちの少なくとも一方を含むバリア層と、
    前記スペーサ層又は前記チャネル層と直接に結合されるゲート誘電体と、前記ゲート誘電体上に形成され、前記ゲート誘電体と直接に結合されるゲートと、
    を備える装置。
  2. 前記バッファ層が窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ）を含み、ｘがアルミニウムとガリウムとの相対的な量を表わす０〜１の値であり、前記チャネル層が窒化ガリウム（ＧａＮ）を含み、前記スペーサ層が窒化アルミニウム（ＡｌＮ）を含み、前記バリア層が窒化インジウムアルミニウム（ＩｎyＡｌ1-yＮ）を含み、ｙがインジウムとアルミニウムとの相対的な量を表わす０〜１の値である、請求項１に記載の装置。
  3. 前記バッファ層が０．１ミクロン〜２ミクロンの厚さを有し、ｘが０．０５〜１の値を有し、前記チャネル層が５０オングストローム〜１５０オングストロームの厚さを有し、前記スペーサ層が５オングストローム〜約３０オングストロームの厚さを有し、前記バリア層が５０オングストローム〜１５０オングストロームの厚さを有し、ｙが０．１３〜０．２１の値を有する請求項２に記載の装置。
  4. 前記ゲート誘電体は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、又は、酸窒化ケイ素（ＳｉＯＮ）を含み、前記ゲート誘電体が２０オングストローム〜２００オングストロームの厚さを有する請求項１に記載の装置。
  5. 前記ゲートがＴ形状フィールドプレートゲートであり、前記ゲートは、ニッケル（Ｎｉ）、白金（Ｐｔ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、又は、金（Ａｕ）を含む請求項４に記載の装置。
  6. 前記バリア層上に形成されるソースと、前記バリア層上に形成されるドレインとを更に備え、前記ソース及び前記ドレインのそれぞれが前記バリア層及び前記スペーサ層を貫通して前記チャネル層中へと延びる請求項１に記載の装置。
  7. 前記ソースがオーム接点であり、前記ドレインがオーム接点であり、前記ドレインと前記ゲートとの間の最短距離が前記ソースと前記ゲートとの間の最短距離よりも大きい請求項６に記載の装置。
  8. 基板を更に備え、前記基板は、シリコン（Ｓｉ）、シリコンカーバイト（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、又は、窒化アルミニウム（ＡｌＮ）を含む請求項１に記載の装置。
  9. 前記バリア層上に形成される誘電体層を更に備える請求項１に記載の装置。
  10. 前記ゲートがエンハンスメントモード（ｅ-モード）高電子移動度トランジスタ（ＨＥＭＴ）スイッチデバイスの一部である請求項１に記載の装置。
  11. 基板上にバッファ層をエピタキシャル堆積させるステップと、前記バッファ層上にチャネル層をエピタキシャル堆積させるステップであって、前記チャネル層が電流のための経路をトランジスタデバイスに与えるステップと、前記チャネル層上にスペーサ層をエピタキシャル堆積させるステップと、前記スペーサ層上にバリア層をエピタキシャル堆積させるステップであって、前記バリア層が、アルミニウム（Ａｌ）、窒素（Ｎ）、及び、インジウム（Ｉｎ）又はガリウム（Ｇａ）のうちの少なくとも一方を含むステップと、前記スペーサ層を露出させるために前記バリア層の一部を選択的に除去するステップと、前記スペーサ層と直接に結合されるゲート誘電体を形成するために、露出された前記スペーサ層上にゲート誘電体材料を堆積させるステップと、前記ゲート誘電体と直接に結合されるトランジスタデバイスのゲートを形成するために、前記ゲート誘電体上にゲート材料を堆積させるステップとを備える方法。
  12. 前記バッファ層が窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ）を含み、ｘがアルミニウムとガリウムとの相対的な量を表わす０〜１の値であり、前記チャネル層が窒化ガリウム（ＧａＮ）を含み、前記スペーサ層が窒化アルミニウム（ＡｌＮ）を含み、前記バリア層が窒化インジウムガリウムアルミニウム（ＩｎyＧａzＡｌ1-y-zＮ）を含み、ｙ及びｚがインジウムとガリウムとの相対的な量を表わす０〜１の値である、請求項１１に記載の方法。
  13. 前記バッファ層が０．１ミクロン〜２ミクロンの厚さを有し、ｘが０．０５〜１の値を有し、前記チャネル層が５０オングストローム〜１５０オングストロームの厚さを有し、前記スペーサ層が５オングストローム〜約３０オングストロームの厚さを有し、前記バリア層が５０オングストローム〜１５０オングストロームの厚さを有し、ｙが０．１３〜０．２１の値を有する請求項１２に記載の方法。
  14. 前記バリア層の一部がエッチングプロセスを使用して選択的に除去され、前記ゲート誘電体が原子層堆積（ＡＬＤ）プロセスを使用して堆積され、前記ゲート誘電体は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、又は、酸窒化ケイ素（ＳｉＯＮ）を含み、前記ゲート誘電体が２０オングストローム〜２００オングストロームの厚さを有する請求項１１に記載の方法。
  15. 前記ゲートがＴ形状フィールドプレートゲートであり、前記ゲートは、ニッケル（Ｎｉ）、白金（Ｐｔ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、又は、金（Ａｕ）を含む請求項１４に記載の方法。
  16. 前記バリア層上にソースを形成するステップと、前記バリア層上にドレインを形成するステップとを更に備え、前記ソース及び前記ドレインのそれぞれが前記バリア層及び前記スペーサ層を貫通して前記チャネル層中へと延び、前記ドレインと前記ゲートとの間の最短距離が前記ソースと前記ゲートとの間の最短距離よりも大きく、前記ソース及び前記ドレインのそれぞれがオーム接点である請求項１１に記載の方法。
  17. 基板を設けるステップを更に備え、前記基板は、シリコン（Ｓｉ）、シリコンカーバイト（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、又は、窒化アルミニウム（ＡｌＮ）を含む請求項１１に記載の方法。
  18. 前記バリア層上に誘電体層を形成するステップを更に備える請求項１１の方法。
  19. 前記チャネル層は、電流のための経路をエンハンスメントモード（ｅ-モード）高電子移動度トランジスタ（ＨＥＭＴ）スイッチデバイスに与えるように構成される請求項１１に記載の方法。
  20. 前記バッファ層、前記チャネル層、前記スペーサ層、及び、前記バリア層のそれぞれは、分子線エピタキシー（ＭＢＥ）、原子層エピタキシー（ＡＬＥ）、化学ビームエピタキシー（ＣＢＥ）、又は、有機金属化学気相成長法（ＭＯＣＶＤ）によってエピタキシャル堆積される請求項１１に記載の方法。
JP2012235492A 2011-10-26 2012-10-25 高電子移動度トランジスタ構造及び方法 Pending JP2013118360A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/282,424 US20130105817A1 (en) 2011-10-26 2011-10-26 High electron mobility transistor structure and method
US13/282,424 2011-10-26

Publications (1)

Publication Number Publication Date
JP2013118360A true JP2013118360A (ja) 2013-06-13

Family

ID=48084412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012235492A Pending JP2013118360A (ja) 2011-10-26 2012-10-25 高電子移動度トランジスタ構造及び方法

Country Status (4)

Country Link
US (2) US20130105817A1 (ja)
JP (1) JP2013118360A (ja)
DE (1) DE102012020978A1 (ja)
FR (1) FR2982078A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015192004A (ja) * 2014-03-28 2015-11-02 国立大学法人 名古屋工業大学 ドレイン電流密度・相互コンダクタンスを大幅に改善したリセス構造のｍｉｓ型ノーマリオフｈｅｍｔ素子
WO2017077989A1 (ja) * 2015-11-02 2017-05-11 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
JP2018503254A (ja) * 2014-12-16 2018-02-01 トランスフォーム インコーポレーテッド Ｉｉｉ−ｎデバイスの凹部に形成されるオーミックコンタクト
KR20180075527A (ko) * 2015-11-02 2018-07-04 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024357B2 (en) * 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
TWI508281B (zh) * 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor
TWI481025B (zh) * 2011-09-30 2015-04-11 Win Semiconductors Corp 高電子遷移率電晶體改良結構及其製程方法
US8860088B2 (en) * 2012-02-23 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP2013207107A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
KR102087941B1 (ko) * 2013-08-07 2020-03-11 엘지이노텍 주식회사 전력 반도체 소자
US9245991B2 (en) 2013-08-12 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (HEMT) and method of manufacturing
US9673286B2 (en) * 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
US9761438B1 (en) * 2014-05-08 2017-09-12 Hrl Laboratories, Llc Method for manufacturing a semiconductor structure having a passivated III-nitride layer
US9793370B2 (en) * 2014-05-30 2017-10-17 Delta Electronics, Inc. Transistor with oxidized cap layer
US10325774B2 (en) 2014-09-18 2019-06-18 Intel Corporation Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices
US10229991B2 (en) 2014-09-25 2019-03-12 Intel Corporation III-N epitaxial device structures on free standing silicon mesas
WO2016068935A1 (en) 2014-10-30 2016-05-06 Intel Corporation Source/drain regrowth for low contact resistance to 2d electron gas in gallium nitride transistors
CN105633143B (zh) * 2014-10-31 2018-09-14 财团法人工业技术研究院 增强型氮化镓晶体管器件
US10573647B2 (en) 2014-11-18 2020-02-25 Intel Corporation CMOS circuits using n-channel and p-channel gallium nitride transistors
CN106922200B (zh) * 2014-12-18 2021-11-09 英特尔公司 N沟道氮化镓晶体管
US9679762B2 (en) * 2015-03-17 2017-06-13 Toshiba Corporation Access conductivity enhanced high electron mobility transistor
TWI621265B (zh) * 2015-05-12 2018-04-11 台達電子工業股份有限公司 半導體裝置及其製作方法
US10211327B2 (en) 2015-05-19 2019-02-19 Intel Corporation Semiconductor devices with raised doped crystalline structures
CN107924938B (zh) 2015-06-16 2019-08-09 泰戈尔技术股份有限公司 高性能射频开关
WO2016209283A1 (en) 2015-06-26 2016-12-29 Intel Corporation Heteroepitaxial structures with high temperature stable substrate interface material
JP6746887B2 (ja) * 2015-09-16 2020-08-26 住友電気工業株式会社 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
CN113506777A (zh) * 2015-11-02 2021-10-15 日本碍子株式会社 半导体元件用外延基板和半导体元件
ITUB20155503A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
WO2017099707A1 (en) * 2015-12-07 2017-06-15 Intel Corporation Self-aligned transistor structures enabling ultra-short channel lengths
US10658471B2 (en) 2015-12-24 2020-05-19 Intel Corporation Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers
US10170611B1 (en) * 2016-06-24 2019-01-01 Hrl Laboratories, Llc T-gate field effect transistor with non-linear channel layer and/or gate foot face
DE102016122399A1 (de) 2016-11-21 2018-05-24 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu dessen Herstellung
DE102017104370A1 (de) * 2017-03-02 2018-09-06 Osram Opto Semiconductors Gmbh Halbleiterkörper
CN106876443A (zh) * 2017-03-03 2017-06-20 上海新傲科技股份有限公司 高击穿电压的氮化镓高电子迁移率晶体管及其形成方法
US10084074B1 (en) * 2017-03-24 2018-09-25 Qualcomm Incorporated Compound semiconductor field effect transistor gate length scaling
JP2018170458A (ja) * 2017-03-30 2018-11-01 株式会社東芝 高出力素子
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
DE102017127182A1 (de) 2017-11-17 2019-05-23 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu deren Herstellung
TWI673868B (zh) * 2018-05-29 2019-10-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN110581163B (zh) * 2018-06-08 2023-07-18 世界先进积体电路股份有限公司 半导体装置及其制造方法
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch
US10707322B2 (en) 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN109755301A (zh) * 2019-01-15 2019-05-14 中山大学 一种高质量栅界面的GaN MISFET器件及其制备方法
US11127847B2 (en) * 2019-05-16 2021-09-21 Vanguard International Semiconductor Corporation Semiconductor devices having a gate field plate including an extension portion and methods for fabricating the semiconductor device
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
US20210399119A1 (en) * 2020-06-23 2021-12-23 Intel Corporation Transition metal-iii-nitride alloys for robust high performance hemts

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2009054807A (ja) * 2007-08-27 2009-03-12 Sanken Electric Co Ltd ヘテロ接合型電界効果半導体装置
JP2011066034A (ja) * 2009-09-15 2011-03-31 Ngk Insulators Ltd 半導体素子用エピタキシャル基板、ショットキー接合構造、およびショットキー接合構造の漏れ電流抑制方法
JP2011071206A (ja) * 2009-09-24 2011-04-07 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置
WO2011039800A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915164A (en) 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
US7470941B2 (en) * 2001-12-06 2008-12-30 Hrl Laboratories, Llc High power-low noise microwave GaN heterojunction field effect transistor
JP4865189B2 (ja) * 2002-02-21 2012-02-01 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US6884704B2 (en) 2002-08-05 2005-04-26 Hrl Laboratories, Llc Ohmic metal contact and channel protection in GaN devices using an encapsulation layer
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7432142B2 (en) 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
EP1938385B1 (en) 2005-09-07 2014-12-03 Cree, Inc. Transistors with fluorine treatment
US7419892B2 (en) 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
US8680580B2 (en) 2007-11-19 2014-03-25 Renesas Electronics Corporation Field effect transistor and process for manufacturing same
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
CN101604704B (zh) 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US20100117118A1 (en) 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
US7898004B2 (en) * 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
US8754496B2 (en) 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US8368052B2 (en) * 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US8633470B2 (en) 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US20110241020A1 (en) 2010-03-31 2011-10-06 Triquint Semiconductor, Inc. High electron mobility transistor with recessed barrier layer
US8853709B2 (en) * 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
CN104011867B (zh) * 2011-12-23 2016-12-07 英特尔公司 用于栅极凹进晶体管的iii-n材料结构
US20140061658A1 (en) * 2012-09-04 2014-03-06 Richtek Technology Corporation High Electron Mobility Transistor and Manufacturing Method Thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2009054807A (ja) * 2007-08-27 2009-03-12 Sanken Electric Co Ltd ヘテロ接合型電界効果半導体装置
JP2011066034A (ja) * 2009-09-15 2011-03-31 Ngk Insulators Ltd 半導体素子用エピタキシャル基板、ショットキー接合構造、およびショットキー接合構造の漏れ電流抑制方法
JP2011071206A (ja) * 2009-09-24 2011-04-07 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置
WO2011039800A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015192004A (ja) * 2014-03-28 2015-11-02 国立大学法人 名古屋工業大学 ドレイン電流密度・相互コンダクタンスを大幅に改善したリセス構造のｍｉｓ型ノーマリオフｈｅｍｔ素子
JP2018503254A (ja) * 2014-12-16 2018-02-01 トランスフォーム インコーポレーテッド Ｉｉｉ−ｎデバイスの凹部に形成されるオーミックコンタクト
WO2017077989A1 (ja) * 2015-11-02 2017-05-11 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
KR20180075527A (ko) * 2015-11-02 2018-07-04 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
KR20180075526A (ko) * 2015-11-02 2018-07-04 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
JPWO2017077989A1 (ja) * 2015-11-02 2018-08-16 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
US10410859B2 (en) 2015-11-02 2019-09-10 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor elements, semiconductor element, and manufacturing method for epitaxial substrates for semiconductor elements
US10418239B2 (en) 2015-11-02 2019-09-17 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor elements, semiconductor element, and manufacturing method for epitaxial substrates for semiconductor elements
US10580646B2 (en) 2015-11-02 2020-03-03 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor elements, semiconductor element, and manufacturing method for epitaxial substrates for semiconductor elements
KR102519304B1 (ko) 2015-11-02 2023-04-06 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
KR102519899B1 (ko) 2015-11-02 2023-04-07 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법

Also Published As

Publication number Publication date
US20130105817A1 (en) 2013-05-02
FR2982078A1 (fr) 2013-05-03
US9054167B2 (en) 2015-06-09
DE102012020978A1 (de) 2013-05-02
US20130334538A1 (en) 2013-12-19

Similar Documents

Publication Publication Date Title
JP6554530B2 (ja) 再成長構造を用いたｉｉｉ族窒化物トランジスタ
US9054167B2 (en) High electron mobility transistor structure and method
US20130320349A1 (en) In-situ barrier oxidation techniques and configurations
US20130099284A1 (en) Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors
US20130313561A1 (en) Group iii-nitride transistor with charge-inducing layer
US7956383B2 (en) Field effect transistor
US9847401B2 (en) Semiconductor device and method of forming the same
US11551927B2 (en) High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
KR102055839B1 (ko) 질화계 반도체 소자
US8963162B2 (en) High electron mobility transistor
US20130083569A1 (en) Manufacturing method of compound semiconductor device
JP2014229838A (ja) 半導体装置及び半導体装置の製造方法
JP6279294B2 (ja) フッ化物系または塩化物系化合物を含むゲート誘電体を備えたｉｉｉ族窒化物系トランジスタ
US20110140121A1 (en) Enhancement normally off nitride semiconductor device and method of manufacturing the same
JP6510815B2 (ja) ドープされた窒化ガリウム高電子移動度トランジスタ
US20240030332A1 (en) Semiconductor device, semiconductor module, and wireless communication apparatus
JP2015050464A (ja) リニア高電子移動度トランジスタ
US20230207640A1 (en) Transistor gate structure with insulating layer and method of fabrication therefor
WO2021029183A1 (ja) 半導体装置、半導体モジュールおよび電子機器
US20230261099A1 (en) Semiconductor device, semiconductor module, and wireless communication apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170516

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170803

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171205