JP2008288405A - ヘテロ構造電界効果トランジスタ - Google Patents

Abstract

【課題】利得を高くしかつゲートリーク電流を小さくする。
【解決手段】チャネル層半導体１１上に障壁層半導体１２を形成し、障壁層半導体１２に凹部１３を設け、凹部１３内にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にゲート電極１５を形成し、ゲート絶縁膜１４の誘電率をεi、障壁層半導体１２の誘電率をεsとし、ゲート電極１５の下方の障壁層半導体１２の膜厚をｄsg、それ以外の障壁層半導体１２の膜厚をｄs、ゲート絶縁膜１４の膜厚をｄiとしたとき、ｄi／εi＋ｄsg／εs≦ｄs／εsまたはｄi／εi＋ｄsg／εs≦２(ｄs／εs)とする。
【選択図】図１

Description

本発明は窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Tranststor : HFET）に関するものである。

窒化物半導体を用いたヘテロ構造電界効果トランジスタは高温でも使用することができ、また高出力、高耐圧であるから、次世代の超高周波トランジスタとして非常に有望であり、実用化に向けて、デバイス特性のさらなる高性能化のため、新しいデバイス構造の研究開発が現在盛んに行なわれている。

図３は従来のヘテロ構造電界効果トランジスタを模式的に示した図である。図に示すように、チャネル層半導体１上に障壁層半導体２が形成され、障壁層半導体２上にゲート電極３、ソース電極４、ドレイン電極５が形成されている。

図４は従来のリセスゲート構造のヘテロ構造電界効果トランジスタを模式的に示した図である。図に示すように、障壁層半導体２に凹部６が設けられ、凹部６内にゲート電極３が形成されている。

図５は従来のＭＩＳ（Metal-Insulator-Semiconductor）構造のヘテロ構造電界効果トランジスタを模式的に示した図である。図に示すように、障壁層半導体２上にゲート絶縁膜７が形成され、ゲート絶縁膜７上にゲート電極３が形成されている。
Wen-Kai Wang et al., IEEE ELECTRON DEVICE LETTERS, VOL. 25, NO. 2, FEBRUARY 2004 pp. 52-54 M. Ochiai et al., Jpn. J. Appl. Phys. Vol. 42 (2003) pp. 2278-2280

図３に示したヘテロ構造電界効果トランジスタのゲート容量Ｃg(Conv.)は、障壁層半導体２の誘電率をεs、膜厚をｄsとすると、Ｃg(Conv.)＝εs／ｄsで与えられる。そして、ヘテロ構造電界効果トランジスタの利得（相互コンダクタンス）はゲート容量に比例するので、一般に、ヘテロ構造電界効果トランジスタの利得の比較は、ゲート容量の比較によって行なうことが可能である。

また、図４に示したリセスゲート構造のヘテロ構造電界効果トランジスタにおいては、ゲート電極３の下方の障壁層半導体２の膜厚をｄsgとすると（ｄsg＜ｄs）、ゲート容量Ｃg(Recess)は誘電率εs、膜厚ｄsgによって決まり、Ｃg(Recess)＝εs／ｄsgで与えられる。したがって、ゲート容量Ｃg(Recess)と図３に示したヘテロ構造電界効果トランジスタのゲート容量Ｃg(Conv.)との比は、Ｃg(Recess)／Ｃg(Conv.)＝ｄs／ｄsg＞１となり、リセスゲート構造の電界効果トランジスタの利得は図３に示したヘテロ構造電界効果トランジスタの利得に比べて前記の倍率ｄs／ｄsgだけ増大することになる。これがリセスゲート構造による高利得化である。

なお、利得のみを考えるならば、図３に示したヘテロ構造電界効果トランジスタの障壁層半導体２の膜厚をｄsからｄsgに低減すればよいが、このように素子領域全体の障壁層半導体２の膜厚を低減すると、ドレイン耐圧が低下してしまうので、図４に示したリセスゲート構造のヘテロ構造電界効果トランジスタを図３に示したヘテロ構造電界効果トランジスタで置き換えることはできない。

しかしながら、リセスゲート構造のヘテロ構造電界効果トランジスタにおいては、ゲート電極３の下方の障壁層半導体２の膜厚ｄsgが小さいから、ゲートリーク電流が大きくなる。

これに対して、図５に示したＭＩＳ構造のヘテロ構造電界効果トランジスタにおいては、ゲート電極３の下部にゲート絶縁膜７が形成されているから、ゲートリーク電流の低減を図ることができる。

しかし、ＭＩＳ構造のヘテロ構造電界効果トランジスタにおいては、ゲート絶縁膜７の誘電率をεiとし、ゲート絶縁膜７の膜厚をｄiとすると、ゲート容量Ｃg(MIS)は誘電率εi、εs、膜厚ｄi、ｄsによって決まり、Ｃg(MIS)＝１／（ｄi／εi＋ｄs／εs）で与えられる。したがって、ゲート容量Ｃg(MIS)と図３に示したヘテロ構造電界効果トランジスタのゲート容量Ｃg(Conv.)との比は、Ｃg(MIS)／Ｃg(Conv.)＝１／{(ｄi／εi)(εs／ｄs)＋１}となり、(ｄi／εi)(εs／ｄs)は正であるから、Ｃg(MIS)／Ｃg(Conv.)＜１となり、ＭＩＳ構造のヘテロ構造電界効果トランジスタの利得は図３に示したヘテロ構造電界効果トランジスタに比べて前記の倍率１／{(ｄi／εi)(εs／ｄs)＋１}だけ低下することになる。このように、ＭＩＳ構造のヘテロ構造電界効果トランジスタによってゲートリーク電流の低減を図る際には、ゲート絶縁膜７の挿入によってゲート容量が減少し、その結果利得が低下するという不利な点が存在する。

なお、図５に示したＭＩＳ構造のヘテロ構造電界効果トランジスタにおいては、ゲート絶縁膜７がゲート電極３の下部領域以外の領域にも表面パッシベーションとして堆積されているが、ゲート電極３の下部の領域以外の領域にゲート絶縁膜７が堆積されていない場合、あるいはゲート絶縁膜７とは種類の異なる絶縁膜が表面パッシベーションとして堆積されている場合においても、ＭＩＳ構造のヘテロ構造電界効果トランジスタとしての本質は変わらず、前記の議論が成り立つ。

本発明は上述の課題を解決するためになされたもので、利得が高くかつゲートリーク電流が小さいヘテロ構造電界効果トランジスタを提供することを目的とする。

この目的を達成するため、本発明においては、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、チャネル層半導体上に障壁層半導体を形成し、上記障壁層半導体に凹部を設け、上記凹部内にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成し、上記ゲート絶縁膜の誘電率をεi、上記障壁層半導体の誘電率をεsとし、上記ゲート電極の下方の障壁層半導体の膜厚をｄsg、それ以外の障壁層半導体の膜厚をｄs、上記ゲート絶縁膜の膜厚をｄiとしたとき、ｄi／εi＋ｄsg／εs≦ｄs／εsとする。

また、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、チャネル層半導体上に障壁層半導体を形成し、上記障壁層半導体に凹部を設け、上記凹部内にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成し、上記ゲート絶縁膜の誘電率をεi、上記障壁層半導体の誘電率をεsとし、上記ゲート電極の下方の障壁層半導体の膜厚をｄsg、それ以外の障壁層半導体の膜厚をｄs、上記ゲート絶縁膜の膜厚をｄiとしたとき、ｄi／εi＋ｄsg／εs≦２(ｄs／εs)とする。

これらの場合、εi≧εsとしてもよい。

これらの場合、上記ゲート絶縁膜の膜厚を１ｎｍ以上、５０×(εi／７)ｎｍ以下としてもよい。

また、上記ゲート絶縁膜が多層膜であり、各膜の誘電率をεi1、εi2、……、εinとし、各膜の膜厚の比率をａ1：ａ2：……：ａn（ａ1＋ａ2＋……＋ａn＝１）としたとき、上記ゲート絶縁膜の膜厚を１ｎｍ以上、５０×{(εi1×ａ1＋εi2×ａ2＋……＋εin×ａn)／７}ｎｍ以下としてもよい。

本発明に係るヘテロ構造電界効果トランジスタにおいては、ゲート容量が大きくなるから、利得が高くなり、かつゲート電極の下方にゲート絶縁膜があるから、ゲートリーク電流が小さくなる。

また、εi≧εsとしたときには、高利得化と同時にゲートリーク電流の低減の効果がさらに高められる。

図１は本発明に係るリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタを模式的に示した図である。図に示すように、チャネル層半導体１１上に障壁層半導体１２が形成され、障壁層半導体１２に凹部１３が設けられ、凹部１３内にゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にゲート電極１５が形成されている。また、障壁層半導体１２上にソース電極１６、ドレイン電極１７が形成されている。

図２は本発明に係る他のリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタを模式的に示した図である。図に示すように、障壁層半導体１２の凹部１３が形成された部分以外の表面に表面パッシベーション１８が形成されている。

そして、本発明に係るリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタにおいては、ゲート絶縁膜１４の誘電率をεi、障壁層半導体１２の誘電率をεsとし、ゲート電極１５の下方の障壁層半導体１２の膜厚をｄsg、それ以外の障壁層半導体１２の膜厚をｄs、ゲート絶縁膜１４の膜厚をｄiとしたとき、ｄi／εi＋ｄsg／εs≦ｄs／εsで示される条件が満たされている。

このリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタにおいては、ゲート容量Ｃg(RecessMIS)は誘電率εi、εs、膜厚ｄi、ｄsgによって決まり、Ｃg(RecessMIS)＝１／(ｄi／εi＋ｄsg／εs)で与えられる。そして、ゲート絶縁膜１４、障壁層半導体１２の種類（誘電率）と膜厚とを、ｄi／εi＋ｄsg／εs≦ｄs／εsで示される条件が満たされるように選択しているから、Ｃg(RecessMIS)≧Ｃg(Conv.)である。したがって、本発明に係るリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタの利得は図３に示したヘテロ構造電界効果トランジスタの利得以上となる。しかも、ゲート電極１５の下方にゲート絶縁膜１４が形成されているから、ゲートリーク電流が小さくなる。

また、上述実施の形態においては、ｄi／εi＋ｄsg／εs＜ｄs／εsとしたが、ｄi／εi＋ｄsg／εs＜２(ｄs／εs)としてもよい。

ここで、従来の典型的なＭＩＳ構造のヘテロ構造電界効果トランジスタの例として、窒化物からなる障壁層半導体（誘電率が９）の膜厚を１０〜２０ｎｍとし、現在最も典型的なゲート絶縁膜であるＳｉ_３Ｎ_４（誘電率が７）およびＳｉＯ_２（誘電率が３．９）からなるゲート絶縁膜の膜厚を１０ｎｍとした例を考えると、Ｃg(MIS)／Ｃg(Conv.)は約０．５である。したがって、ｄi／εi＋ｄsg／εs＜２(ｄs／εs)としたときには、ゲート容量Ｃg(RecessMIS)は従来の典型的なＭＩＳ構造のヘテロ構造電界効果トランジスタのゲート容量Ｃg(MIS)と同等またはそれ以上となるから、ｄi／εi＋ｄsg／εs＜２(ｄs／εs)としたときのリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタの利得は従来の典型的なＭＩＳ構造のヘテロ構造電界効果トランジスタの利得と同等またはそれ以上となる。しかも、ｄi／εi＋ｄsg／εs＜２(ｄs／εs)としたときには、膜厚ｄi、ｄsgを大きくすることができるから、ゲートリーク電流を大きく低減することができる。

これらの場合、ゲート絶縁膜１４の誘電率εiを障壁層半導体１２の誘電率εs以上としたとき、すなわちεi≧εsなる条件が満たされるときには、高利得化と同時にゲートリーク電流の低減の効果がさらに高められる。そして、この場合には一般にゲート絶縁膜１４の膜厚を大きくすることが有利となり、高電圧動作が必要とされる電力応用の電子デバイスにおいて有利である。

なお、ゲートリーク電流の低減効果を高めるために、ゲート絶縁膜１４の膜厚ｄiを障壁層半導体１２のリセス深さ（ｄs−ｄsg）に等しくした場合、すなわち素子形状を図３に示した構造と同じにした場合を考えると、これはゲート電極１５の下方の障壁層半導体１２の一部がゲート絶縁膜１４に置き換えられた場合に相当する。ここで、εi≧εsなる条件が満たされる場合には、Ｃg(RecessMIS)≧Ｃg(Conv.)であり、リセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタの高利得が保たれる。

また、本発明に係るヘテロ構造電界効果トランジスタにおいて、障壁層半導体１２およびチャネル層半導体１１としては、障壁層半導体１２の直下にチャネル電子が形成され、ヘテロ構造電界効果トランジスタが構成され得るすべての窒化物半導体ヘテロ構造の構成半導体を用いることができる。すなわち、障壁層半導体／チャネル層半導体ヘテロ構造として、Ａｌ_ＸＧａ_１−ＸＮ／ＧａＮ（０＜Ｘ≦１）、Ａｌ_ＸＧａ_１−ＸＮ／Ｉｎ_ＹＧａ_１−ＹＮ（０＜Ｘ≦１，０≦Ｙ≦１）、Ｉｎ_ＸＡｌ_１−ＸＮ／ＧａＮ（０≦Ｘ≦０．５１）、Ｉｎ_ＸＡｌ_１−ＸＮ／Ｉｎ_ＹＧａ_１−ＹＮ（０≦Ｘ≦１、０≦Ｙ≦１）等を用いることができる。また、ヘテロ構造電界効果トランジスタを構成するヘテロ構造がダブルヘテロ構造の場合、Ａｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ／ＧａＮ／Ａｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０＜Ｘ１≦１，０＜Ｘ２≦１）、Ａｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ／Ｉｎ_ＹＧａ_１−ＹＮ／Ａｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０＜Ｘ１≦１，０＜Ｘ２≦１，０＜Ｙ≦１）、Ａｌ_ＸＧａ_１−ＸＮ／Ｉｎ_ＹＧａ_１−ＹＮ／ＧａＮ（０＜Ｘ≦１，０＜Ｙ≦１）、Ｉｎ_Ｘ１Ａｌ_１−Ｘ１Ｎ／ＧａＮ／Ｉｎ_Ｘ２Ａｌ_１−Ｘ２Ｎ（０≦Ｘ１≦０．５１，０≦Ｘ２≦０．５１）、Ｉｎ_Ｘ１Ａｌ_１−Ｘ１Ｎ／Ｉｎ_ＹＧａ_１−ＹＮ／Ｉｎ_Ｘ２Ａｌ_１−Ｘ２Ｎ（０≦Ｘ１≦１，０≦Ｙ≦１，０≦Ｘ２≦１）、Ｉｎ_Ｘ１Ａｌ_１−Ｘ１Ｎ／Ｉｎ_ＹＧａ_１−ＹＮ／Ａｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０≦Ｘ１≦１，０≦Ｙ≦１，０＜Ｘ２≦１）等を用いることができる。なお、窒化物の誘電率の値は、ＡｌＮは８．５、ＧａＮは９．０、ＩｎＮは９．５である。

また、本発明に係るヘテロ構造電界効果トランジスタにおいて、ゲート絶縁膜１４としては、Ｓｉ_３Ｎ_４（誘電率７）、ＳｉＯ_２（誘電率３．９）、ＡｌＮ（誘電率８．５）、Ａｌ_２Ｏ_３（誘電率９〜１０）、Ｇａ_２Ｏ_３（誘電率１０）、ＺｒＯ_２（誘電率２０〜２５）、ＨｆＯ_２（誘電率２５）等のあらゆる絶縁膜を用いることができる。また、図１、図２に示したヘテロ構造電界効果トランジスタにおいては、ゲート絶縁膜１４は単層であるが、ゲート絶縁膜１４が多層の場合であっても、本発明を適用することができる。

また、ゲート絶縁膜１４が厚く、ゲート絶縁膜１４の表面の高さ位置がゲート電極１５の下方以外の障壁層半導体１２の表面の高さ位置よりも上である場合でも、ｄi／εi＋ｄsg≦ｄs／εsなる条件またはｄi／εi＋ｄsg／εs＜２(ｄs／εs)なる条件が満たされていればよい。

また、ゲート絶縁膜１４の膜厚ｄiの下限および上限については、ゲート絶縁膜１４の効果の有効性を考慮して、さらに次の範囲とするのが望ましい。まず、ゲート絶縁膜１４の膜厚ｄiの下限は１ｎｍとする。これはいかなる材料の絶縁膜をゲート絶縁膜１４として用いた場合においても、膜厚ｄiが１ｎｍよりも小さくなると、有意なゲートリーク低減効果が得られないことによる。また、ゲート絶縁膜１４の膜厚ｄiの上限に関しては、ゲート絶縁膜１４として最も一般的に用いられるＳｉ_３Ｎ_４（誘電率７）の膜厚が通常５０ｎｍ以下で用いられる（利得の著しい低下をさけるため）ことから、誘電率εiを考慮した実効的なゲート絶縁膜１４の膜厚ｄiの上限は、前記の膜厚と実効的に等しい値である５０×(εi／７)以下とする。したがって、ゲート絶縁膜１４の膜厚ｄiに関しては、１ｎｍ以上、５０×(εi／７)ｎｍ以下とする。たとえば、ゲート絶縁膜１４の材料としてＡｌ_２Ｏ_３（誘電率１０）を用いた場合、膜厚ｄiの上限は７２ｎｍであり、ゲート絶縁膜１４の材料としてＺｒＯ_２（誘電率２５）を用いた場合、膜厚ｄiの上限は１７９ｎｍである。また、ゲート絶縁膜１４が多層膜である場合には、各膜の誘電率をεi1、εi2、……、εinとし、各膜の膜厚の比率をａ1：ａ2：……：ａn（ａ1＋ａ2＋……＋ａn＝１）としたときには、ゲート絶縁膜１４の膜厚ｄiの上限は５０×{(εi1×ａ1＋εi2×ａ2＋……＋εi1×ａn）／７｝ｎｍで与えられる。たとえば、ゲート絶縁膜１４の材料としてＳｉ_３Ｎ_４（誘電率７）、Ａｌ_２Ｏ_３（誘電率１０）を用い、各膜の膜厚の比率をそれぞれ０．２、０．８としたときには、膜厚ｄiの上限は６８ｎｍである。

つぎに、本発明に係るヘテロ構造電界効果トランジスタのリセスゲート部分の作製法の一例について述べる。リセスゲート部を開口したフォトレジストを形成した後に、ドライエッチングの方法によって所定の膜厚の障壁層半導体１２を除去することにより、凹部１３を形成し、引き続いてスパッタ等の方法によって所定の膜厚のゲート絶縁膜１４を堆積し、その後フォトレジストを除去する（リフトオフ）。このようにして、リセスゲート部分を作製することができる。他の構造部分の製法は通常のプロセス（例えば非特許文献１、２に示すプロセス）と同様である。

（実施例１）
障壁層半導体１２の材料としてＡｌ_０．３Ｇａ_０．７Ｎを用い、チャネル層半導体１１の材料としてＧａＮを用い、ゲート電極１５の下方の障壁層半導体１２の膜厚ｄsgが８ｎｍ、それ以外の障壁層半導体１２の膜厚ｄsが２０ｎｍであり、ゲート絶縁膜１４の材料としてＳｉ_３Ｎ_４（２ｎｍ）／Ａｌ_２Ｏ_３（５ｎｍ）からなる２層の膜（Ｓｉ_３Ｎ_４をＡｌ_０．３Ｇａ_０．７Ｎの直上に高品質界面形成のために堆積）を用い、表面パッシベーション１８として厚さが４０ｎｍのＳｉ_３Ｎ_４膜を堆積したリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタを作製したところ、リセス構造による高いドレイン耐圧のもと、高利得と低ゲートリーク電流とが実現された。

（実施例２）
障壁層半導体１２の材料としてＡｌ_０．３Ｇａ_０．７Ｎを用い、チャネル層半導体１１の材料としてＧａＮを用い、ゲート電極１５の下方の障壁層半導体１２の膜厚ｄsgが８ｎｍ、それ以外の障壁層半導体１２の膜厚ｄsが２０ｎｍであり、ゲート絶縁膜１４の材料としてＳｉ_３Ｎ_４（２ｎｍ）／ＺｒＯ_２（１０ｎｍ）からなる２層の膜（Ｓｉ_３Ｎ_４をＡｌ_０．３Ｇａ_０．７Ｎの直上に高品質界面形成のために堆積）を用い、表面パッシベーション１８として４０ｎｍのＳｉ_３Ｎ_４膜を堆積したリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタを作製したところ、リセス構造による高いドレイン耐圧のもと、高利得と低ゲートリーク電流とが実現された。実施例１のヘテロ構造電界効果トランジスタと比較すると、ほぼ同等の利得のもと、ゲート耐圧の信頼性が向上（電圧印加によるゲート絶縁膜破損現象の低減）した。

（実施例３）
障壁層半導体１２の材料としてＡｌ_０．３Ｇａ_０．７Ｎを用い、チャネル層半導体１１の材料としてＧａＮを用い、ゲート電極１５の下方の障壁層半導体１２の膜厚ｄsgが８ｎｍ、それ以外の障壁層半導体１２の膜厚ｄsが２０ｎｍであり、ゲート絶縁膜１４の材料としてＳｉ_３Ｎ_４（２ｎｍ）／Ａｌ_２Ｏ_３（１０ｎｍ）からなる２層の膜（Ｓｉ_３Ｎ_４をＡｌ_０．３Ｇａ_０．７Ｎの直上に高品質界面形成のために堆積）を用い、表面パッシベーション１８として４０ｎｍのＳｉ_３Ｎ_４膜を堆積したリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタを作製したところ、リセス構造による高いドレイン耐圧のもと、高利得と低ゲート電流とが実現された。実施例１のヘテロ構造電界効果トランジスタと比較すると、利得が約２／３に低下したが、一方ゲートリーク電流が約１桁低減した。

（実施例４）
障壁層半導体１２の材料としてＡｌ_０．３Ｇａ_０．７Ｎを用い、チャネル層半導体１１の材料としてＧａＮを用い、ゲート電極１５の下方の障壁層半導体１２の膜厚ｄsgが８ｎｍ、それ以外の障壁層半導体１２の膜厚ｄsが２０ｎｍであり、ゲート絶縁膜１４の材料としてＳｉ_３Ｎ_４（２ｎｍ）／ＺｒＯ_２（２０ｎｍ）からなる２層の膜（Ｓｉ_３Ｎ_４をＡｌ_０．３Ｇａ_０．７Ｎの直上に高品質界面形成のために堆積）を用い、表面パッシベーション１８として４０ｍのＳｉ_３Ｎ_４膜を堆積したリセスゲートＭＩＳ構造のヘテロ構造電界効果トランジスタを作製したところ、リセス構造による高いドレイン耐圧のもと、高利得と低ゲート電流とが実現された。実施例３のヘテロ構造電界効果トランジスタと比較すると、ほぼ同等の利得のもと、ゲート耐圧の信頼性が向上（電圧印加によるゲート絶縁膜破損現象の低減）した。また、実施例２のヘテロ構造電界効果トランジスタと比較すると、利得が約３／４に低下したが、一方ゲートリーク電流が約１桁低減した。

本発明に係るヘテロ構造電界効果トランジスタを模式的に示した図である。 本発明に係る他のヘテロ構造電界効果トランジスタを模式的に示した図である。 従来のヘテロ構造電界効果トランジスタを模式的に示した図である。 従来のヘテロ構造電界効果トランジスタを模式的に示した図である。 従来のヘテロ構造電界効果トランジスタを模式的に示した図である。

符号の説明

１１…チャネル層半導体
１２…障壁層半導体
１３…凹部
１４…ゲート絶縁膜
１５…ゲート電極
１６…ソース電極
１７…ドレイン電極
１８…表面パッシベーション

Claims (5)

1. 窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、チャネル層半導体上に障壁層半導体を形成し、上記障壁層半導体に凹部を設け、上記凹部内にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成し、上記ゲート絶縁膜の誘電率をεi、上記障壁層半導体の誘電率をεsとし、上記ゲート電極の下方の上記障壁層半導体の膜厚をｄsg、それ以外の上記障壁層半導体の膜厚をｄs、上記ゲート絶縁膜の膜厚をｄiとしたとき、ｄi／εi＋ｄsg／εs≦ｄs／εsとしたことを特徴とするヘテロ構造電界効果トランジスタ。
2. 窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、チャネル層半導体上に障壁層半導体を形成し、上記障壁層半導体に凹部を設け、上記凹部内にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成し、上記ゲート絶縁膜の誘電率をεi、上記障壁層半導体の誘電率をεsとし、上記ゲート電極の下方の上記障壁層半導体の膜厚をｄsg、それ以外の上記障壁層半導体の膜厚をｄs、上記ゲート絶縁膜の膜厚をｄiとしたとき、ｄi／εi＋ｄsg／εs≦２(ｄs／εs)としたことを特徴とするヘテロ構造電界効果トランジスタ。
3. εi≧εsとしたことを特徴とする請求項１または２に記載のヘテロ構造電界効果トランジスタ。
4. 上記ゲート絶縁膜の膜厚を１ｎｍ以上、５０×(εi／７)ｎｍ以下としたことを特徴とする請求項１、２または３に記載のヘテロ構造電界効果トランジスタ。
5. 上記ゲート絶縁膜が多層膜であり、各膜の誘電率をεi1、εi2、……、εinとし、各膜の膜厚の比率をａ1：ａ2：……：ａn（ａ1＋ａ2＋……＋ａn＝１）としたとき、上記ゲート絶縁膜の膜厚を１ｎｍ以上、５０×{(εi1×ａ1＋εi2×ａ2＋……＋εi1×ａn)／７}ｎｍ以下としたことを特徴とする請求項１、２または３に記載のヘテロ構造電界効果トランジスタ。

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