JP4369438B2 - 電界効果型トランジスタ - Google Patents

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Description

本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる電界効果型トランジスタ（ＦＥＴ）に関し、特に、ノーマリオフタイプの電界効果型トランジスタに関するものである。
従来では、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた電界効果型トランジスタは、基板上において互いに積層されたＧａＮ層とＡｌＧａＮ層を含んでいる（特許文献１：米国特許第５，１９２，９８７号参照）。ここで、ＡｌＧａＮ層はＧａＮ層に比べて小さな格子定数を有している。
米国特許第５，１９２，９８７号
窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた電界効果型トランジスタは、たとえばＡｌＧａＮ／ＧａＮへテロ構造を含んでいる。このヘテロ構造の形成においては、たとえば厚さ１μｍの比較的厚いＧａＮ層上にたとえば厚さ２０ｎｍの薄いＡｌＧａＮ層がエピタキシャル成長させられる。ここで、ＧａＮ層の格子定数ａGaNに比べてＡｌＧａＮ層は小さな格子定数ａAlGaNを有し、すなわちａGaN＞ａAlGaNであるので、ＡｌＧａＮ層はＧａＮ層から引っ張り応力を受ける。この応力によって誘起されるピエゾ電荷とウルツ鉱構造の窒化物半導体特有の自発分極による電荷が、ＡｌＧａＮ／ＧａＮ界面において相対的に小さいバンドギャップを有するＧａＮ層側に形成される界面準位に閉じ込められることによって、自動的に２次元電子ガスが形成される。
すなわち、ヘテロ構造を含む電界効果型トランジスタにおいては、ゲート電圧がゼロのときでも電子が存在する領域（チャネル領域）が形成されて電子が流れ得るので、そのトランジスタはノーマリオンタイプと呼ばれる。
図４のグラフは、このようなノーマリオンタイプのＦＥＴにおける静特性の一例を模式的に図解している。このグラフにおいて、横軸はソース・ドレイン間電圧ＶDSを表し、縦軸はドレイン電流ＩDを表している。図４から分かるように、ゲート電圧Ｖｇがゼロの場合でも、ソース・ドレイン間に電圧ＶDSを印加すればドレイン電流ＩDが流れる。
一般的な回路への応用を考えるとき、ゲート電圧Ｖｇがゼロの場合に電流ＩDが流れないノーマリオフタイプのＦＥＴがより望ましい。なぜならば、ノーマリオフタイプであればゲートに電圧Ｖｇを印加しない限り、回路に問題が生じてもソース・ドレイン間に過電流が流れる可能性はなく、半導体デバイスが壊れる可能性が極めて小さくなるからである。他方、ノーマリオンタイプの場合、何らかの理由でゲート電圧Ｖｇがゼロになった場合、ソース・ドレイン間に過電流が流れ、トランジスタそのものを破壊する可能性がある。
ノーマリオフタイプのＦＥＴは、Ｓｉを用いたＭＯＳ（金属・酸化物・半導体）ＦＥＴでは形成可能である。Ｓｉを用いたＭＯＳＦＥＴでは、図４に類似した図５のグラフに示されているように、ゲート電圧Ｖｇがゼロのときには、ソース・ドレイン間に電圧ＶDSを印加してもドレイン電流ＩDが流れない。
Ｓｉを用いたｎ型ＭＯＳＦＥＴでは、ｐ型Ｓｉ基板上おいてｎ型ソース領域とｎ型ドレイン領域が互いに少し離れて形成されている。同様の構造は、ＧａＮ基板を用いても理論的には形成可能である。しかし、ＧａＮの場合には高品質のｐ型層を形成することが容易ではなく、Ｓｉの場合ようにイオン注入や拡散によってｐ型層中にｎ型領域を形成することが極めて困難である。したがって、ヘテロ構造を含まないＭＯＳＦＥＴ（ＧａＮ−ＭＯＳＦＥＴ）は、実現されるに至っていない。他方、ＡｌＧａＮ／ＧａＮヘテロ構造を含むＭＯＳＦＥＴ（ＭＯＳ−ＨＦＥＴ）は存在するが、これはノーマリオンタイプである。
Ｓｉを用いる場合に比較して、ＧａＮを用いてノーマリオフタイプのＦＥＴを形成する利点は、Ｓｉ中に比べてＧａＮ中では電子移動度が高いので短いスイッチング時間が期待できることであり、またトランジスタの電力損失が１／５〜１／１０へ大幅に改善されて、電子デバイスの省エネルギ化や小型化を可能にし得ることである。
しかしながら、ヘテロ構造を含む電界効果型トランジスタを作製する場合、上述のようにノーマリオフタイプのトランジスタを作製することが困難であった。
そこで、本発明の主要な目的は、ヘテロ構造を含む電界効果型トランジスタでありながらノーマリオフタイプのトランジスタを提供することである。
本発明者は、鋭意検討を重ねた結果、ヘテロ構造を含む電界効果型トランジスタにおいてノーマリオフタイプのトランジスタを実現し得る方法を見出した。
すなわち、本発明の一つの態様による電界効果型トランジスタは、格子定数ａ1およびバンドギャップＥｇ1を有する第１の窒化物半導体層と、その第１窒化物半導体層上に積層されていて格子定数ａ2およびバンドギャップＥｇ2を有する第２の窒化物半導体層と、その第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、それらのソース電極およびドレイン電極との間の少なくとも一部の領域において第２窒化物半導体層上に形成された蛍石構造のフッ化物からなるピエゾ効果膜と、そのピエゾ効果膜の少なくとも一部領域上に形成されたゲート電極とを含み、格子定数ａ1とａ2との関係がａ1＞ａ2であり、バンドギャップＥｇ1とＥｇ2との関係がＥｇ1＜Ｅｇ2であり、ピエゾ効果膜は、ゲート電圧が印加されていないときにソース電極とドレイン電極との間に電流が流れないように第２窒化物半導体層に圧縮応力を及ぼし、ゲート電圧が印加されたときにソース電極とドレイン電極との間に電流が流れるように圧縮応力を解除することを特徴としている。
本発明のもう一つの態様による電界効果型トランジスタは、格子定数ａ1およびバンドギャップＥｇ1を有する第１の窒化物半導体層と、その第１窒化物半導体層上に積層されていて格子定数ａ2およびバンドギャップＥｇ2を有する第２の窒化物半導体層と、その第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、それらのソース電極とドレイン電極との間の少なくとも一部の領域において前記第２窒化物半導体層上に形成された蛍石構造のフッ化物からなるピエゾ効果膜と、そのピエゾ効果膜の少なくとも一部領域上に形成されたゲート電極とを含み、格子定数ａ1とａ2との関係がａ1＜ａ2であり、バンドギャップＥｇ1とＥｇ2との関係がＥｇ1＞Ｅｇ2であり、ピエゾ効果膜は、ゲート電圧が印加されていないときにソース電極とドレイン電極との間に電流が流れないように第２窒化物半導体層に引張応力を及ぼし、ゲート電圧が印加されたときにソース電極とドレイン電極との間に電流が流れるように引張応力を解除することを特徴としている。
本発明のさらに他の態様による電界効果型トランジスタは、基板上に順次積層されたバッファ層、第１の窒化物半導体層、および第２の窒化物半導体層を含み、第１の窒化物半導体層の格子定数ａ１と第２の窒化物半導体層の格子定数ａ2とがａ1＞ａ2の関係にあり、第２の窒化物半導体層上にオーミック電極であるソース電極とドレイン電極とが形成されるとともに、ソース電極とドレイン電極との間の少なくとも一部に蛍石構造のフッ化物からなるピエゾ効果膜が形成されており、そのピエゾ効果膜は第１と第２の窒化物半導体層の格子定数差（ａ1−ａ2）に起因して第２の窒化物半導体層に加わる引っ張り応力に比べて同等以上の大きさの圧縮応力を及ぼすものであることを特徴としている。
図６の模式的断面図は、本発明による電界効果型トランジスタの一例における作用効果を図解している。この図において、基板１０１上に第１の窒化物半導体層であるチャネル層１０２と第２の窒化物半導体層である障壁層（バリア層）１０３とが積層されている。バリア層１０３上には、ソース・ドレイン電極（いずれもオーミック電極）１０７が形成され、それらの間の一部または全面上においてピエゾ効果膜１０５が形成されている。そして、そのピエゾ効果膜１０５上に、ゲート電極１０６が形成されている。
本発明の一例における格子定数ａ1＞ａ2の関係は、従来例のａGaN＞ａAlGaNの関係に対応している。図６の例では、たとえばａ1＞ａ2であってかつ第１窒化物半導体層のバンドギャップ（Ｅｇ1）＜第２窒化物半導体層のバンドギャップ（Ｅｇ2）の関係が充たされ、第１窒化物半導体層１０２内の界面近傍に自動的に２次元電子ガスが形成される。すなわち、図６のＦＥＴにおけるヘテロ構造は基本的に従来のノーマリオンタイプのＦＥＴと同じである。
しかし、図６においては、ソース・ドレイン電極１０７間の少なくとも一部領域上にピエゾ効果膜１０５が形成されている。このピエゾ効果膜１０５は、ヘテロ障壁層１０３がチャネル層１０２から受ける引張り応力を打消すような圧縮応力をその障壁層へ与えるように作用する。このことによって、ソース・ドレイン電極１０７直下では２次元電子ガス１０４が保たれたままであるがソース・ドレイン電極１０７の間の直下では２次元電子ガスが存在しなくなり、ノーマリオフタイプのＦＥＴが得られることになる。
そして、ピエゾ効果膜１０５に電圧を印加して第２窒化物半導体層１０３に及ぼす圧縮応力を解除することによって、ソース・ドレイン間直下のヘテロ界面に電子が誘起される。すなわち、ソース・ドレイン間直下のヘテロ界面に２次元電子ガスが形成され、その結果としてＦＥＴが動作可能になる。
このような本発明によるＦＥＴでは、ソース・ドレイン電極１０７直下の２次元電子ガス１０４の密度を大きくし得るので、それらの電極１０７の小さな接触抵抗が実現可能である。また、本発明によるＦＥＴではノーマリオフ状態を維持でき、さらに、潜在的な２次元電子ガス密度が大きいことからオン状態では大電流を流すことが可能となる。
ピエゾ効果を有する膜としては、ペロブスカイト構造の酸化物を好ましく利用することができる。ピエゾ効果を有する材料としてはいくつかの種類があるが、それらの中でもペロブスカイト構造の酸化物は大きなピエゾ効果を示すことから、効率のよいチャネル制御を可能にする。より具体的には、ペロブスカイト構造の酸化物として、ＢａＴｉＯ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ9、ＬｉＮｂＯ3、Ｓｒ2Ｎｂ2Ｏ7などを利用することができる。これらの酸化物は、ＦｅＲＡＭ（強誘電体ランダムアクセスメモリ）にも適用されるほど大きなピエゾ効果を示し、印加電圧を効率よく結晶変位に変換することが可能である。
なお、ピエゾ効果を有する膜として、蛍石構造のフッ化物を利用してもよい。すなわち、ピエゾ効果を示す材料はペロブスカイト構造の酸化物以外にも存在し、たとえば蛍石構造のＢａＭｇＦ4またはＢａＭｎＦ4を利用することもできる。
ピエゾ効果を有する膜の形成方法としては、スパッタ法を好ましく利用することができる。スパッタ法では、成膜条件によって膜の内部応力の大きさや方向（引張応力または圧縮応力）を変化させることができる。より具体的には、スパッタ時の雰囲気ガス圧が高い場合には下地に拘束されたピエゾ効果膜の内部応力が圧縮応力（伸びようとする応力）になり、雰囲気ガス圧が低い場合に引張り応力（縮小しようとする応力）になる。
たとえば、図６に関して、概ね１Ｐａ未満の雰囲気ガス圧でスパッタしてピエゾ効果膜１０５を形成することによって、第１窒化物半導体層１０２から第２窒化物半導体層１０３に加えられる引張り応力（第２窒化物半導体層１０３を伸ばそうとする応力）を打消すことが可能となる。すなわち、ピエゾ効果膜１０５が内部応力として含む引張応力（縮小しようとする応力）は、第２窒化物半導体層１０３に対して圧縮応力を及ぼし（縮小させるように作用し）、その結果として第２窒化物半導体層中の引張内部応力（縮小しようとする応力）を消滅させるように作用する。
以上のように、本発明によれば、ピエゾ効果膜を利用することによって、ノーマリオフタイプのヘテロ構造電界効果型トランジスタが作製可能となる。
［参考例１］
図１は、本発明に密接に関連する参考例１によるヘテロ接合ＦＥＴを模式的断面図で示している。このＦＥＴの作製においては、まずＳｉＣ基板１のＳｉ原子面上にＡｌＮバッファ層（厚さ２０ｎｍ）２が基板温度１２００℃のもとでＭＯＣＶＤ（有機金属気相堆積）法によって成長させられる。次に、基板温度１１００℃のもとで、ＧａＮチャネル層（格子定数ａ＝３．１８９Å、Ｅｇ＝３．４２ｅＶ）３を厚さ３μｍに成長させる。その上に、基板温度１１００℃のもとで、Ａｌ0.3Ｇａ0.7Ｎバリア層（ａ＝３．１６６Å、Ｅｇ＝４．０２ｅＶ）を厚さ２０ｎｍに成長させる。
その後、ソース・ドレイン電極５を形成するために、フォトリソグラフィを用いてレジストのパターニングを行ってから、Ｈｆ（厚さ１０ｎｍ）／Ａｌ（厚さ１００ｎｍ）／Ｈｆ（厚さ４０ｎｍ）／Ａｕ（厚さ２４０ｎｍ）がこの順で積層された多層金属膜を堆積し、リフトオフ後に８２５℃で３０秒の熱処理を行う。さらに、Ａｌ0.3Ｇａ0.7Ｎバリア層４上でソース・ドレイン電極５以外の領域において、ピエゾ効果膜としてのＢａＴｉＯ3膜６が室温におけるスパッタ法によって５００ｎｍの厚さに堆積される。このスパッタ法として、ＢａＴｉＯ3ターゲットを用いて、ＡｒとＯ2を混合したプラズマによる反応性スパッタリングを行い得る。また、ＢａＴｉＯ3膜６において引張内部応力を得るために、スパッタ圧はたとえば０．５Ｐａとし得る。そして、ＢａＴｉＯ3層６上にＡｕゲート電極７を形成する。
図２は、このようにして作製したＦＥＴの電流・電圧特性を示す模式的グラフである。すなわち、このグラフにおいて、横軸はソース・ドレイン間電圧ＶDSを表し、縦軸はドレイン電流ＩDを表している。図２から分かるように、本参考例１によるヘテロ接合を含むＦＥＴにおいては、ゲート電圧Ｖｇがゼロの場合にはドレイン電流が流れず（ＩD＝０）、ノーマリオフタイプのＦＥＴが形成されている。
［実施例１］
図３は、本発明の実施例１によるヘテロ構造を含むＦＥＴの構造を模式的断面図で示している。このＦＥＴにおいて、基板１１としてＳｉを用いられ、バッファ層１２としてＡｌＮ／ＧａＮ多層膜を堆積し、チャネル層１３として厚さ１μｍのＧａＮ（ａ＝３．１８９Å、Ｅｇ＝３．４２ｅＶ）層を基板温度１０００℃で成長させ、そしてバリア層１４として厚さ３０ｎｍのＡｌ0.2Ｇａ0.8Ｎ（ａ＝３．１７４Å、Ｅｇ＝３．８０ｅＶ）層が基板温度１１００℃で成長させられている。Ｓｉ基板上に、ＡｌＮ層やＧａＮ層を積層した場合には、Ａｌ原子面またはＧａ原子面が上表面（電極形成側）となる。
ピエゾ効果膜１５としてのフッ化物膜の堆積方法としては、参考例１の場合と同様に、本実施例１においてもスパッタ法が用いられ得る。酸化物膜の堆積の場合には、ＡｒとＯ2（Ａｒ：Ｏ2＝１：１）を用いるが、フッ化物膜の堆積の場合にはＡｒのみでスパッタを行うことができる。スパッタ時の圧力は、たとえば０．５Ｐａの一定値に設定し得る。また、フッ化物膜の厚さは、たとえば１μｍに設定し得る。
なお、フッ化物膜１５の内部応力の大きさはスパッタ時の圧力によっても変化するので、それぞれの膜厚も適宜に変化させることが可能である。すなわち、ピエゾ効果膜１５の厚さは以上の実施例における数値に限定されるものではない。
［実施例２］
図７は、本発明の実施例２によるヘテロ構造を含むＦＥＴの構造を模式的断面図で示している。上述の参考例１と実施例１においては、ＧａＮ層とＡｌＧａＮバリア層はそれらのＧａ原子面が上表面（電極形成側）となるように積層されている状態であるが、本実施例２におけるようにＮ原子面が上表面（電極形成側）となるように積層することもできる。
その場合、図７に示すように、ＳｉＣ基板１１のＣ原子面上に、ＡｌＮ層からなるバッファ層１２、第１の半導体層となるＡｌＧａＮ層１４、第２の半導体層となるＧａＮ層１３の順で積層する。このとき、格子定数の関係はａ1＜ａ2となり（ＡｌＧａＮ層の格子定数は、Ａｌの混晶比が大きいほどＧａＮ層の格子定数よりも小さくなる）、参考例１および実施例１の場合とは逆に、第２の半導体層であるＧａＮ層１３には圧縮内部応力が含まれることになる。したがって、この場合には、たとえば２Ｐａの雰囲気圧力下のスパッタによって圧縮内部応力を含むピエゾ効果膜を堆積すればよい。そして、前述したようにＮ原子面が上表面となるように積層しているので、分極する方向は参考例１および実施例１の場合と同じとなり、ＡｌＧａＮ層１４とＧａＮ層１３の界面に２次元電子ガスが形成される。
すなわち、ゲート電圧が印加されてない状態においてＧａＮ層１３の圧縮内部応力を消滅させるような圧縮内部応力を含むピエゾ効果膜１６を形成することによって、２次元電子ガスの発生を抑制することができ、ノーマリオフタイプのＦＥＴが形成され得る。ここで、ピエゾ効果膜１６がない場合、ＧａＮはＡｌＧａＮに比べバンドギャップが小さいのでゲート電圧に対するＦＥＴの耐圧が低くなる。しかし、図７に示されているうにＧａＮ層１３とゲート電極７との間に絶縁性のピエゾ効果膜１６を挿入することによって、ゲート耐圧の高いノーマリオフタイプのＦＥＴを得ることができる。
［他の実施例］
上述の参考例１、実施例１、および実施例２におけるＡｌＧａＮ層またはＧａＮ層に代えて、ＡｌxＧａ1-x-yＩｎyＮ（０≦ｘ≦１、０≦ｙ≦１）の組成比を適宜に選択した層を用いることによっても、ノーマリオフタイプのＦＥＴを得ることも可能である。すなわち、Ａｌ、Ｇａ、およびＩｎの組成比を適宜に選択することによって、チャネル層またはバリア層に適した格子定数とバンドギャップ有するＡｌxＧａ1-x-yＩｎyＮ層を選択的に設定することができる。すなわち、一般に、ＡｌxＧａ1-x-yＩｎyＮにおいてＡｌの組成比が大きくなればバンドギャップが大きくなって格子定数が小さくなる傾向にあり、Ｉｎの組成比が大きくなればバンドギャップが小さくなって格子定数が大きくなる傾向にある。
このことに関連して、図８のグラフ（ＭＡＴＥＲＩＡＬＳ ＲＥＳＥＡＲＣＨ ＳＯＣＩＥＴＹ ＳＹＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧ，Ｖｏｌ．５９５，ＧａＮ ａｎｄ Ｒｅｌａｔｅｄ Ａｌｌｏｙｓ，１９９９，ｗ６．２．７からの引用）において、横軸はＡｌＧａＩｎＮ中のＩｎ組成比を表し、縦軸はＡｌ組成比を表している。そして、グラフ中の太い実線の斜線は、ＧａＮの格子定数と同じ格子定数を有し得るＡｌＧａＩｎＮ中のＩｎ組成比とＡｌ組成比を表している。換言すれば、その斜線の実線より右の領域におけるＩｎ組成比とＡｌ組成比を有するＡｌＧａＩｎＮはＧａＮに比べて大きな格子定数を有し、左の領域におけるＩｎ組成比とＡｌ組成比を有するＡｌＧａＩｎＮはＧａＮに比べて小さな格子定数を有することを意味している。さらに、グラフ中の破線の曲線は、ＡｌＧａＩｎＮにおいて、Ｉｎ組成比とＡｌ組成比とに依存するバンドギャップの変化を表している。
たとえば、図８中のＡ点における組成比を有するＡｌＧａＩｎＮのバンドギャップはＧａＮのバンドギャップ（Ｅｇ＝３．４２ｅＶ）よりも小さく、またその組成比を有するＡｌＧａＩｎＮの格子定数はＧａＮの格子定数（ａ＝３．１８９Å、）よりも大きくなる。逆に、Ｂ点における組成比を有するＡｌＧａＩｎＮのバンドギャップはＧａＮのバンドギャップよりも大きく、またその組成比を有するＡｌＧａＩｎＮの格子定数はＧａＮの格子定数よりも小さくなる。したがって、たとえばＡ点の組成比を有するＡｌＧａＩｎＮ層をＧａＮ層の代わりに用いることができ、Ｂ点の組成比を有するＡｌＧａＩｎＮ層をＡｌＧａＮ層の代わりに用いることもできる。
上述のように、本発明によれば、ピエゾ効果膜を利用することによって、ノーマリオフタイプのヘテロ構造電界効果型トランジスタを提供することができる。
本発明に密接に関連する参考例１によるＦＥＴの構造を示す模式的断面図である。 参考例１のＦＥＴの電流電圧特性（ＩD−ＶDS）を示す模式的グラフである。 本発明の実施例１によるＦＥＴの構造を示す模式的断面図である。 ノーマリオンタイプのＦＥＴのＩD−ＶDS特性を示す模式的グラフである。 ノーマリオフタイプのＦＥＴのＩD−ＶDS特性を示す模式的グラフである。 本発明のヘテロ構造ＦＥＴの効果を説明するための模式的断面図である。 本発明の実施例２によるＦＥＴの構造を示す模式的断面図である。 ＡｌＧａＩｎＮにおいて、Ｉｎ組成比とＡｌ組成比とに依存する格子定数およびバンドギャップを示すグラフである。
符号の説明
１ ＳｉＣ基板、２ ＡｌＮバッファ層、３ ＧａＮチャネル層、４ Ａｌ0.3Ｇａ0.7Ｎバリア層、５ ソース／ドレイン電極、６ ＢａＴｉＯ3ピエゾ層、７ ゲート電極、１１ Ｓｉ基板、１２ ＧａＮ／ＡｌＮバッファ層、１３ ＧａＮチャネル層、１４ Ａｌ0.2Ｇａ0.8Ｎバリア層、１５、１６ 酸化物またはフッ化物のピエゾ効果膜、１０１ 基板、１０２ チャネル層、１０３ 障壁層、１０４ ２次元電子ガス、１０５ ピエゾ効果膜、１０６ ゲート電極、１０７ ソース／ドレイン電極。

Claims (7)

  1. 格子定数ａ1およびバンドギャップＥｇ1を有する第１の窒化物半導体層と、
    その第１窒化物半導体層上に積層されていて格子定数ａ2およびバンドギャップＥｇ2を有する第２の窒化物半導体層と、
    その第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、
    それらのソース電極およびドレイン電極との間の少なくとも一部の領域において前記第２窒化物半導体層上に形成された蛍石構造のフッ化物からなるピエゾ効果膜と、
    そのピエゾ効果膜の少なくとも一部領域上に形成されたゲート電極とを含み、
    前記格子定数ａ1とａ2との関係がａ1＞ａ2であり、
    前記バンドギャップＥｇ1とＥｇ2との関係がＥｇ1＜Ｅｇ2であり、
    前記ピエゾ効果膜は、ゲート電圧が印加されていないときに前記ソース電極と前記ドレイン電極との間に電流が流れないように前記第２窒化物半導体層に圧縮応力を及ぼし、ゲート電圧が印加されたときに前記ソース電極と前記ドレイン電極との間に電流が流れるように前記圧縮応力を解除することを特徴とする電界効果型トランジスタ。
  2. 格子定数ａ1およびバンドギャップＥｇ1を有する第１の窒化物半導体層と、
    その第１窒化物半導体層上に積層されていて格子定数ａ2およびバンドギャップＥｇ2を有する第２の窒化物半導体層と、
    その第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、
    それらのソース電極とドレイン電極との間の少なくとも一部の領域において前記第２窒化物半導体層上に形成された蛍石構造のフッ化物からなるピエゾ効果膜と、
    そのピエゾ効果膜の少なくとも一部領域上に形成されたゲート電極とを含み、
    前記格子定数ａ1とａ2との関係がａ1＜ａ2であり、
    前記バンドギャップＥｇ1とＥｇ2との関係がＥｇ1＞Ｅｇ2であり、
    前記ピエゾ効果膜は、ゲート電圧が印加されていないときに前記ソース電極と前記ドレイン電極との間に電流が流れないように前記第２窒化物半導体層に引張応力を及ぼし、ゲート電圧が印加されたときに前記ソース電極と前記ドレイン電極との間に電流が流れるように引張応力を解除することを特徴とする電界効果型トランジスタ。
  3. 基板上に順次積層されたバッファ層、第１の窒化物半導体層、および第２の窒化物半導体層を含み、
    前記第１窒化物半導体層の格子定数ａ1と前記第２窒化物半導体層の格子定数ａ2とがａ1＞ａ2の関係にあり、
    前記第２窒化物半導体層上にソース電極とドレイン電極とが形成されるとともに、前記ソース電極と前記ドレイン電極との間の少なくとも一部に蛍石構造のフッ化物からなるピエゾ効果膜が形成されており、
    そのピエゾ効果膜は前記第１と前記第２の窒化物半導体層の格子定数差（ａ1−ａ2）に起因して前記第２窒化物半導体層に加わる引っ張り応力に比べて同等以上の大きさの圧縮応力を及ぼすものであることを特徴とする電界効果型トランジスタ。
  4. 前記蛍石構造のフッ化物が、少なくともＢａとＭｇを含むフッ化物および少なくともＢａとＭｎを含むフッ化物のいずれかであることを特徴とする請求項１から３のいずれかに記載の電界効果型トランジスタ。
  5. 前記ピエゾ効果膜がスパッタ法で形成されたものであることを特徴とする請求項１から４のいずれかに記載の電界効果型トランジスタ。
  6. 前記ピエゾ効果膜が、スパッタ法によって１Ｐａ未満の雰囲気圧力下で形成されたものであることを特徴とする請求項１または３に記載の電界効果型トランジスタ。
  7. 前記ピエゾ効果膜が、スパッタ法によって１Ｐａより大きな雰囲気圧力下で形成されたものであることを特徴とする請求項２に記載の電界効果型トランジスタ。
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