JP5101143B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

Description

本発明は、チャネルの寄生抵抗を低減させ、最大ドレイン電流を増大させ、相互コンダクタンスを増大させたIII族窒化物半導体から成るノーマリオフ型電界効果トランジスタ及びその製造方法に関する。

近年、III族窒化物半導体を用いた電界効果トランジスタは、バンドギャップが広いことから、高耐圧、高温動作、高周波動作、高出力、高電圧信号の入出力などが可能であることから、盛んに、研究されている。

III族窒化物半導体を用いた電界効果トランジスタを高電圧に対するスイッチング素子として用いる場合には、ノーマリオフ型のトランジスタを実現することが不可欠である。このノーマリオフ型のＭＯＳＦＥＴとして、非特許文献１に記載のトランジスタが知られている。このトランジスタは、サファイア基板上に、ｐ型のＧａＮ層を形成し、そのＧａＮ層の表面部に、Ｓｉを拡散させた高電子濃度のソース領域と、そのソース領域と対向した位置に、Ｓｉを拡散させた高電子濃度のドレイン領域とを形成している。そして、ソース領域とドレイン領域との間のＧａＮ層の表面に、厚さ１００ｎｍのＳｉＯ_２膜を形成している。しかし、このＭＯＳＦＥＴにおいては、チャネルの寄生抵抗が大きく、最大ドレイン電流が小さく、相互コンダクタンスが低いという問題がある。

また、ＡｌＧａＮ／ＧａＮ構造を有するＨＥＭＴも、上記の用途に有効なデバイスである。特に、ゲートリーク電流を減少させるために、ゲート電極直下に絶縁膜を用いたＭＩＳ−ＨＥＭＴが有効とされている。下記特許文献１においては、そのＭＩＳ−ＨＥＭＴにおいて、ゲート電極下の障壁層だけ薄くし、ソース電極、ドレイン電極下の障壁層は厚くすることで、ノーマリオフ型のトランジスタを実現している。

また、下記特許文献２には、シリコン半導体によるＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、ゲート電極とソース拡散領域及びドレイン拡散領域へのリードとなるポリシリコン膜とのオーバーラップ容量を低減させ、寄生抵抗の発生を防ぐ構造が開示されている。その構造では、砒素をドープしたポリシリコン膜を形成して、この砒素をシリコン基板中に熱拡散させて、ソース拡散領域とドレイン拡散領域とを得ている。そして、ポリシリコン膜を、ゲート電極付近では薄くし、上方にゲート電極の存在しないところでは厚くし、且つ、ゲート電極とポリシリコン膜との間に存在する絶縁膜のサイドウォールの幅をゲート絶縁膜に近い側では狭くし、ゲート絶縁膜から遠い側では厚くして第１、第２のサイドウォールを形成している。

また、特許文献３には、シリコンを用いたＭＯＳＦＥＴにおいて、ゲート誘導ドレイン漏れ電流（ＧＩＤＬ）を減少させるために、ゲート絶縁膜を形成するのにＬＯＣＡＳ法に代えて、ソース拡散領域及びドレイン拡散領域上のエッジゲート絶縁膜を複数の層で構成して厚くすることで、ＧＩＤＬを減少させて耐圧を向上させている。

W.Huang, T.Khan, and T.P.Chow, "Enhancement-Mode n-Channel GaN MOSFETs on p and n-GaN/Sapphire Substrates,"IEEE Electron Device Letters, Vol.27, no.10, pp.796-798, Oct.2006. 特開２００６−２２２４１４ 特開平８−３３５６９６ 特開２００６−３４４９５７

しかしながら、非特許文献１の構造で、ノーマリオフ型の電界効果トランジスタを実現する場合には、最大ドレイン電流が小さく、且つ、相互コンダクタンスが低いという問題がある。また、特許文献１のＭＩＳ−ＨＥＭＴでは、ソース電極及びドレイン電極下の障壁層は厚く、ゲート電極下の障壁層は薄くする構成を採用する関係上、III族窒化物半導体の厚さを精度良く制御してエッチングしなければらない。しかしながら、III族窒化物半導体をウェットエッチングすることは困難であり、現実問題として、ウェットエッチングは実用化されていない。III族窒化物半導体のウェットエッチングができないことらか、事実上、高性能のノーマリオフ型のＭＩＳ−ＨＥＭＴを実現することはできなかった。

また、特許文献２の方法では、ソース領域及びドレイン領域をポリシリコン膜中にドープした砒素の拡散で形成しているが、III族窒化物半導体においては、拡散によっては、低抵抗なソース領域及びドレイン領域が形成できないため、この方法を使用することができない。また、この方法では、ポリシリコン膜と酸化膜を堆積させた後、ポリシリコン膜と酸化膜をエッチングしてポリシリン膜の薄い領域の形成、セルフアラインによる幅の広い第１のサイドウォールの形成、セルフアラインによるゲート部のポリシリコン膜のエッチング、セルフアラインによる幅の狭い第２のサイドウォールの形成、ゲート絶縁膜の形成、砒素の熱拡散によるソース拡散領域とドレイン拡散領域との形成、ゲート電極の形成という多数の工程を必要とし、製造工程が複雑であるという欠点が存在する。

また、特許文献３においては、シリコン基板に燐をイオン注入して、ソース拡散領域及びドレイン拡散領域を形成している。しかし、III族窒化物半導体においては、不純物をイオン注入すると結晶性が低下して、低抵抗なソース拡散領域やドレイン拡散領域を形成することが困難であるので、この方法では、最大ドレイン電流の大きな、性能の高い素子を形成することは困難である。

このように、最大ドレイン電流が高く、相互コンダクタンスが大きく、絶縁耐圧に優れたIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタを実現することが、大いに期待されている。
特に、高電圧を制御できる低周波スイッチング素子に応用できるノーマリオフ型電界効果トランジスタの実現が大いに期待されている。
本発明は、上記の課題を解決するために成されたものであり、その目的は、チャネルの寄生抵抗を小さくして最大ドレイン電流を大きくし、且つ、相互コンダクタンスの大きな、素子特性に優れたノーマリオフ型の電界効果トランジスタを、製造容易に実現することである。

上記の課題を解決するためには、以下の手段が有効である。
即ち、第１の発明は、半導体層に形成されるチャネルを流れる電流をゲート電極に印加する電圧で制御する、III族窒化物半導体から成るノーマリオフ型電界効果トランジスタにおいて、III族窒化物半導体から成る最上半導体層の上に形成される金属から成るソース電極と、ソース電極と離間して、最上半導体層の上に形成される金属から成るドレイン電極と、ソース電極の金属と少なくとも最上半導体層との合金化により形成されるソース領域と、ドレイン電極の金属と少なくとも最上半導体層との合金化により形成されるドレイン領域と、最上半導体層、ソース電極、ドレイン電極の上に形成される絶縁膜と、ソース電極とドレイン電極との間の絶縁膜上に形成され、少なくとも、ソース電極とドレイン電極の相互に対向するエッジまで伸長して形成されたゲート電極とから成る電界効果トランジスタである。

ここで、本発明の電界効果トランジスタは、第１０の発明のように、チャネルが最上半導体層の絶縁膜に対する界面に形成される電界効果トランジスタ、第１１の発明のように、ヘテロ接合した半導体層の界面にチャネルが形成される高移動度トランジスタを含む。第１１の発明のＨＥＭＴの場合には、金属と半導体との合金化により形成されるソース領域及びドレイン領域は、チャネルが形成される半導体層のヘテロ接合の界面にまで達していることが望ましい。

ゲート電極は、ソース電極とドレイン電極の相互に対向するエッジまで伸長して形成されている。これにより、ゲート電極に制御電圧が印加されたとき、チャネルの全領域にわたって電子を発生させることができる。よって、寄生抵抗が無視できるノーマリオフ型電界効果トランジスタとすることができる。

ソース電極、ドレイン電極、ゲート電極の金属材料は、第１の発明においては、限定するものではないが、第２の発明のように、ソース電極、ドレイン電極については、最上半導体層の側から順に、チタン、アルミニウム、ニッケル、金を積層したもの、ゲート電極については、絶縁膜の側から順に、チタン、白金、金を積層して形成したものとするのが望ましい。なお、半導体層と合金化された後には、これらの金属材料が厚さ方向にこの順で明確に区分されている訳ではない。これらの金属材料を用いることにより、ソース領域とドレイン領域の電子密度を高くすることができる。また、ソース電極とドレイン電極には、チタン、アルミニウム、白金、金の多層構造を用いることができる。ゲート電極をチタン、白金、金とすることで、ゲート絶縁膜上に強固に接合した電極を形成することができる。

チャネルの寄生抵抗をなくすためには、ゲート電極は、少なくとも、ソース電極とドレイン電極のエッジまで、伸長して形成されていれば良い。すなわち、ソース領域とドレイン領域との間に形成されるチャネルの全域に渡って、ゲート電圧が印加されて、電子がチャネルの全長に渡り誘起されれば良い。また、第３の発明のように、ゲート電極は、ソース電極及びドレイン電極の一部の領域上方の絶縁膜上にも、伸長して形成されていても良い。このように、ゲート電極をソース電極及びドレイン電極の上方に絶縁膜を介してオーバーラップさせることで、製造容易にして、確実に、チャネルの寄生抵抗をなくすことができる。

また、第４の発明のように、絶縁膜を、ＨｆＯ₂、ＨｆＯ_ｘ、ＨｆＯＮ、ＺｒＯ₂、ＺｒＯ_ｘのうちの少なくとも１種で構成することで、相互コンダクタンスを向上させることができる。

第１の発明では、絶縁膜は、ゲート電極下、ソース電極及びドレイン電極上で、一様な厚さでも良いが、第５の発明のように、絶縁膜は、ドレイン電極とゲート電極間及びソース電極とゲート電極間のうち少なくともドレイン電極とゲート電極間では、ゲート電極下に位置する絶縁膜よりも厚く形成するのが望ましい。この場合には、耐圧を向上させることができる。また、ゲート電極のオーバラップ容量を低下でき、動作速度を向上させることができる。なお、ソース電極とゲート電極間においても、絶縁膜を厚く形成することが望ましい。これらの領域で絶縁膜を厚くする方法は、単一層であれば、その領域の積層厚さを制御すれば良く、また、第６、第８の発明のように、異なる材料の絶縁膜を積層して、絶縁膜を２層以上としても良い。

第１の発明では、絶縁膜は、ゲート電極下の領域と、ソース電極及びドレイン電極上の領域との両領域において、同一材料でも良いが、第７の発明のように両領域の材料を異ならせることにより、ソース電極とゲート電極間及びドレイン電極とゲート電極間における絶縁膜の実効誘電率をゲート電極下の絶縁膜の誘電率よりも小さくするようにしても良い。このようにすることで、ゲート電極のオーバーラップ容量を低減して、動作速度を向上させることができる。また、少なくとも、ソース電極とゲート電極間及びドレイン電極とゲート電極間のうち、ドレイン電極とゲート電極間の絶縁膜を、耐圧の優れた材料を用いることで、トランジスタの耐圧を向上させることができる。

ソース電極上及びドレイン電極上の絶縁膜の実効誘電率を小さくする方法には、第６、第８の発明のように、それらの領域において、絶縁膜を２層以上の構成として、ゲート電極下の絶縁膜よりも誘電率の小さい材料を、さらに、設けることで実現できる。また、絶縁膜を１層で構成して、ゲート電極下の絶縁膜にに対して、ソース電極及びドレイン電極上は誘電率の小さな異なる材料で絶縁膜を形成しても良い。

また、第８の発明のように、絶縁膜を、ドレイン電極とソース電極の上に形成された第１絶縁膜と、この第１絶縁膜と、最上半導体層の上に、一様な厚さで形成された第２絶縁膜とで構成しても良い。すなわち、第８の発明では、ゲート絶縁膜以外の絶縁膜である第１絶縁膜が、ソース電極及びドレイン電極上に形成される。この第１絶縁膜を、ゲート絶縁膜である第２絶縁膜よりも、比誘電率が小さい材料、又は、絶縁破壊電圧の大きな材料で構成することで、ゲートオーバーラップ静電容量を減少させて動作速度を高くでき、また、耐圧を高くすることができる。

この場合の材料としては、第９の発明のように、第１絶縁膜は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＡｌＯ_ｘ，ＳｉＯＮ、ＡｌＮ_ｘのうちの少なくとも１種から成り、第２絶縁膜は、ＨｆＯ₂、ＨｆＯ_ｘ、ＨｆＯＮ、ＺｒＯ₂、ＺｒＯ_ｘのうちの少なくとも１種から成ることが望ましい。

ＨＥＭＴにおいては、第１１の発明のように、最上半導体層である障壁層と、その障壁層とヘテロ接合し障壁層に対する界面においてチャネルの形成されるチャネル層とを有し、障壁層は、ゲート電極、ソース電極、ドレイン電極の下の全域において均一一様な厚さであり、ゲート電極に電圧が印加されていない状態で、ソース電極、ドレイン電極間は、非導通となる厚さとする。この構成により、III族窒化物半導体から成る障壁層をエッチングすることなく、最大ドレイン電流が大きく、相互コンダクタンスの大きなノーマリオフ型電界効果トランジスタを、容易に実現できる。

第１２の発明は、半導体層に形成されるチャネルを流れる電流をゲート電極に印加する電圧で制御する、III族窒化物半導体から成るノーマリオフ型電界効果トランジスタの製造方法において、III族窒化物半導体から成る最上半導体層の上に、ソース電極及びドレイン電極を形成する領域に窓の形成されたマスクを形成し、窓及びマスク上に金属を堆積し、金属の上に絶縁膜を堆積し、マスクを除去することで、金属から成るソース電極及びドレイン電極と、それらの電極の上に形成された第１絶縁膜とを形成し、金属と少なくとも最上半導体層とを合金化して、ソース領域及びドレイン領域を形成し、第１絶縁膜及び最上半導体層の露出面上に、第２絶縁膜を形成し、ソース電極とドレイン電極との間の第２絶縁膜上に、少なくとも、ソース電極とドレイン電極の相互に対向するエッジまで伸長して、ゲート電極を形成することを特徴とする電界効果トランジスタの製造方法である。

なお、電極の金属と半導体との合金化によりソース領域とドレイン領域とを形成する工程は、必ずしもマスクを除去するリフトオフ工程の後である必要はなく、第１絶縁膜を形成した後、マスクを除去する前であっても良く、マスクを除去した後、第２絶縁膜を形成した後であっても良く、又は、第２絶縁膜を形成した後のゲート電極を形成した後であっても良い。

第１３の発明は、マスクは、単層のフォトレジストから成ることを特徴とし、第１４の発明は、マスクは、レジスト、酸化物又は窒化物から成る絶縁膜、及びフォトレジストの複数層構造で形成されることを特徴とする。
ただし、絶縁膜は複数の層で構成されていても良い。最も下のレジストは、感光性があってもなくとも良いが、硬化温度が高い方が望ましい。

以上の本発明の構成によって得られる効果は以下の通りである。
本発明は、ソース電極とドレイン電極を最上半導体層の上に積層した金属で構成し、その金属直下に、その金属と半導体との合金化によりソース領域とドレイン領域とを形成し、且つ、ソース電極とドレイン電極間の最上半導体層の表面と、ソース電極とドレイ電極の上に絶縁膜を形成し、その絶縁膜の上に形成されるゲート電極を、少なくとも、ソース電極とドレイン電極との対向するエッジまで伸長して形成したことを特徴としている。また、第3の発明では、ゲート電極は絶縁膜を介してソース電極の上部、ドレイン電極の上部にオーバーラップしている。

この構造により、ソース領域とドレイン領域を繋ぐチャネルの全域において、ゲート電圧を印加することが可能となる。したがって、ゲート電圧が印加された時のチャネルの全域におい電子を誘起することが可能となり寄生抵抗を小さくすることができる。また、ソース領域とドレイン領域は、イオン打ち込みを用いていないので、結晶性を乱すことがなく、その領域の抵抗を低減することができる。また、これらの金属と半導体との合金化された領域と半導体間の接触抵抗を低減でき、チャネルの寄生抵抗を無視できる程度に低減できる。

本発明ではソース領域およびドレイン領域の上に、その領域の半導体と合金化する金属から成るソース電極およびドレイン電極が、それぞれ、形成されているので、イオン打ち込みにより形成したソース領域やドレイン領域に比べてソース領域およびドレイン領域の全抵抗を小さくすることができる。すなわち、特許文献２では、電流路としては、金属ソース電極、ポリシリコン膜、砒素が拡散されて形成されたソース拡散領、チャネル、砒素が拡散されて形成さたドレイン拡散領域、ポリシリコン膜、金属ドレイン電極となる。したがって、この特許文献２の場合には、金属ソース電極とポリシリコン膜との接触抵抗、ポリシリコン膜とソース拡散領域との接触抵抗、ドレイン拡散領域とポリシリコン膜との接触抵抗、ポリシリコン膜と金属ドレイン電極との接触抵抗とが、本発明に対して、余分に付加されたものとなっている。

これに対して、本件発明では、ソース領域及びドレイン領域が、ソース電極とドレイン電極を構成する金属と半導体との合金で形成されており、いわば、ソース領域とドレイン領域とを金属電極そのものを用いているのに等しい状態としているので、特許文献２のような接触抵抗が存在しないために、寄生抵抗を無視できる程に小さくできる。特許文献３に関しても、不純物がイオン注入されたソース拡散領域及びドレイン拡散領域に、さらに、不純物を高濃度にイオン注入された領域を形成し、この領域に金属を接触させている。したがって、これらの各領域間の接触抵抗が存在し、且つ、ソース拡散領域及びドレイン拡散領域の抵抗が大きいので、寄生抵抗は、大きくなる。

このように、本件発明は、これらのソース電極直下の合金によるソース領域及びドレイン電極直下の合金によるドレイン領域、ゲート電極とソース電極及びドレイン電極とのオーバーラップ構造の相乗作用の結果、チャネル全体としての抵抗を低減でき、最大ドレイン電流を増加させた、ノーマリオフ型電界効果トランジスタを得ることができる。また、このノーマリオフ型電界効果トランジスタでは、金属、絶縁膜、金属の堆積と、絶縁膜と金属のみのパターンエッチング、合金化処理だけで、製造可能であり、III族窒化物半導体のエッチングやイオン打ち込みなどを必要としないことから、製造が極めて簡単となる。また、特許文献２のような微細加工も必要ではない。

特に、本発明は、ノーマリオフ型ＭＩＳ−ＨＥＭＴを、III族窒化物半導体をエッチングすることなしに製造できるので、その技術的意義は大きい。また、本発明は、特に、高耐圧、高応答速度、高電流のノーマリオフ型ＭＩＳ−ＨＥＭＴ、ＭＯＳＦＥＴを実現できるので、電力スイッチング素子として、極めて有望である。

また、第5の発明では、絶縁膜を介して、ゲート電極がソース電極の上にオーバーラップしている領域(以下、この絶縁膜の領域を「ソース電極オーバーラップ領域」という、ゲート電極がドレイン電極の上にオーバーラップしている領域(以下、この絶縁膜の領域を「ドレイン電極オーバーラップ領域」という)のうち、少なくともドレイン電極オーバーラップ領域を厚くすることで、耐圧を向上させることができる。また、両オーバーラップ領域を厚くすることで、ゲート電極のオーバーラップ静電容量を低減でき、応答性を向上させることができる。

さらに、第6、第7の発明では、ソース電極オーバーラップ領域とドレイン電極オーバーラップ領域のうち、少なくともドレイン電極オーバーラップ領域では、絶縁膜を2層以上の構造にして、他の領域よりも厚くしたり、ゲート絶縁膜と、その絶縁膜の誘電率よりも小さな誘電率の絶縁膜との2層以上に構成することで、実効誘電率を低減させることができる。２層以上に構成する場合には、ゲート絶縁膜が他の絶縁膜の上側にあっても下側にあっても良い。これにより、ゲート電極のオーバーラップ静電容量を低減して、トランジスタの応答性を向上させることができる。また、少なくとも、ドレイン電極オーバーラップ領域において、積層する他の材料として、絶縁破壊耐圧の大きな材料を用いることで、トランジスタの耐圧を向上させることができる。特に、第８の発明のように、ゲート絶縁膜以外の第１絶縁膜をソース電極及びドレイン電極上に先に形成することで、製造が容易となる。

また、第4の発明では、絶縁膜に、ＨｆＯ₂、ＨｆＯ_ｘ、ＨｆＯＮ、ＺｒＯ₂、ＺｒＯ_ｘのうちの少なくとも１種を用いる。これらの材料は、比誘電率が２１〜２４と大きいことから、ゲート電極の静電容量を増加でき、相互コンダクタンスを増大させることができる。

第１２の製造方法の発明では、第１絶縁膜は、ソース電極及びドレイン電極の形成と、同一のフォトリソグラフィ工程により形成されるので、製造が簡単となる。特に、第１４の方法によると、マスクを、レジスト、酸化物又は窒化物から成る絶縁膜、及びフォトレジストの複数層構造とすることで、マスクの剥離を容易且つ確実に行うことが可能となる。

以下、本発明を具体的な実施例に基づいて説明する。本発明は、以下の実施例に限定されるものではない。

図1は、実施例１に係る反転型ＭＯＳＦＥＴの断面図である。サファイアから成る基板１０の上に、膜厚約３０ｎｍのＡｌＮから成る非晶質の低温形成バッファ層１２が形成されており、その層１２の上に、アンドープの厚さ１μｍのＧａＮから成る第１層１４が形成されている。その第１層１４の上には、厚さ１μｍのＭｇドープのｐ−ＧａＮから成る第２層１６が形成されている。この第２層１６の上にＴｉ／Ａｌ／Ｎｉ／Ａｕをこの順に積層した厚さ４００ｎｍのソース電極２２及びドレイン電極２４が形成されている。このソース電極２２とドレイン電極２４とは、第２層１６のＧａＮと、合金化されて、電子密度が１０¹⁹／ｃｍ^３と高いソース領域１８とドレイン領域２０が、ソース電極１８及びドレイン電極２４の直下に形成されている。

また、第２層１６の表面及びソース電極２２及びドレイン電極２４の上には、ＨｆＯ₂から成る厚さ１００ｎｍの絶縁膜２６が形成され、その絶縁膜２６の上に、Ｔｉ／Ｐｔ／Ａｕをこの順に積層した厚さ４００ｎｍのゲート電極２８が形成されている。チャネルＣｈは、絶縁膜２６に対する界面で、第２層１６側に形成される。このゲート電極２８のチャネルＣｈの長さ方向の両端２８ａ、２８ｂは、ソース電極２２とドレイン電極２４の対向する両エッジ２２ａ、２４ｂを越えて、ソース電極２２とドレイン電極２４の平面の内部領域に位置している。すなわち、ゲート電極２８は、ソース電極２２の上方及びドレイン電極２４の上方に、絶縁膜２６を介して、オーバーラップしている。

上記の各層の成長は、有機金属化合物気相成長法（ＭＯＶＰＥ）により行った。ここで用いられたガスは、キャリアガス（Ｈ_２又はＮ_２ ）と、アンモニアガス（ＮＨ_３ ）と、トリメチルガリウム（Ｇａ(ＣＨ_３）_３）（以下、「ＴＭＧ」と記す）、トリメチルアルミニウム（Ａｌ(ＣＨ_３）_３）（以下、「ＴＭＡ」と記す）と、ビスシクロペンタジエニルマグネシウム（Ｍｇ（Ｃ_５Ｈ_５）_２）（以下、「Ｃｐ_２Ｍｇ」と記す）である。
ただし、これらの半導体結晶層を結晶成長させる方法としては、上記の有機金属化合物気相成長法（ＭＯＶＰＥ）の他にも、分子線気相成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）等が有効である。

次のようにして、図１に示したＭＯＳＦＥＴを製造した。基板１０の上に、キャリアガスとして、水素（Ｈ₂ ）ガスを用い、ＴＭＡ、ＮＨ_３を原料ガスとして、成長炉内全圧１０００〔ｈＰａ〕として、４００℃にて、非晶質のバッファ層１２を厚さ３０ｎｍに形成した。次に、結晶成長温度を１１００℃として、水素ガスを１０Ｌ／分、アンモニアを１２Ｌ／分、ＴＭＧを２×１０^−４モル／分で供給して、厚さ１μｍの第１層１４を成長させた。この第１層１４は、厚いほど、結晶性が良いので、厚い程望ましい。続いて、成長温度を同一、他の原料ガスの流速を同一として、ＴＭＧを２×１０^−４モル／分で供給して、その第１層１４の上に、Ｍｇ濃度が２×１０^１７/cm³のｐ−ＧａＮから成る厚さ１μｍの第２層１６を形成した。その後、窒素雰囲気で、７００℃でアニーリングして、第２層１６のｐ型低抵抗化を行った。

次に、第２層１６の表面に、レジストを塗布し、フォトリソグラフィにより、ソース電極２２とドレイン電極２４の形成領域だけ、レジストを除去した。その後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを、総合厚さ４００ｎｍとなるように、順次蒸着して、レジストを、リフトオフして、ソース電極２２とドレイン電極２４とを形成した。次に、８５０℃で、１分間加熱して、ソース電極２２及びドレイン電極２４と第２層１６のＧａＮとを合金化して、ソース領域１８とドレイン領域２０とを第２層１６の表面部に形成した。その後、第２層１６の表面、ソース電極２２及びドレイン電極２４の表面に、レーザアブレーション法により、ＨｆＯ₂から成る絶縁膜２６を厚さ１００ｎｍに堆積した。次に、フォトレジストの塗布、フォトリソグラフィによりゲート電極２８の形成領域だけレジストを除去して、所定のレジストパターンを形成し、Ｔｉ／Ｐｔ／Ａｕを、総合厚さ４００ｎｍになるように、この順に積層した。その後、レジストをリフトオフして、厚さ４００ｎｍのゲート電極２８を得た。

このようにして、形成したＭＯＳＦＥＴの動作特性を測定した。その特性を図２の（ａ）〜（ｄ）に示す。チャネル長は、２．５μｍ、チャネル幅（ゲート幅）は、２０μｍである。ノーマリオフ型電界効果トランジスタが得られていることが理解される。なお、図２（ａ）は、ドレインソース間電圧を８Ｖ（飽和領域）とした時のゲートソース間電圧−ドレイン電流特性であるが、ゲートソース間電圧が電圧が８Ｖ以下の範囲でドレイン電流が一定となっており、しきい値電圧７〜８Ｖが得られていることが分かる。ゲートソース間電圧がしきい値電圧より低い領域で、ドレイン電流が０になっていないのは、半導体の結晶性が十分でないためにチャネルを通らないリーク電流があるためである。また、図２（ｂ）も、ゲートソース間電圧が０の場合にも、ドレインソース間電圧に比例したドレイン電流が流れているが、これはリーク電流によるものであり、（ｂ）の特性から、このドレインソース間電圧に比例するリーク電流特性を減算すれば、飽和領域が形成されていることが理解される。このリーク電流は、半導体結晶の成長を厳密に行い結晶性を改善することにより、解消されるものである。

また、相互コンダクタンスは、２５mS/mmが得られている。この値は、従来のＧａＮを用いた反転型ＭＯＳＦＥＴの相互コンダクタンスの１０倍に当たり、本発明の構成が、相互コンダクタンスの増大に大きく寄与していることが理解される。

本実施例は、図３に示す構成のＭＯＳＦＥＴである。本実施例では、ゲート電極２８の両端２８ａ、２８ｂを、それぞれ、ソース電極２２のエッジ２２ａ（ドレイン電極と対向するエッジ）、ドレイン電極２４のエッジ２４ｂ（ソース電極と対向するエッジ）まで、伸長したものである。ゲート電極２２の両端２８ａ、２８ｂは、少なくとも、ソース電極２２とドレイ電極２４のエッジ２２ａと２４ｂまで、伸長していれば良い。製造方法は、実施例１と同一である。これによっても、ソース領域１８とドレイン領域２０の間のチャネルの全長に渡り、ゲート電圧を均一に印加させることができるので、チャネルの寄生抵抗を排除することができる。よって、最大ドレイン電流を向上させることができる。なお、ゲート電極２８は、ソース電極２２上、又は、ドレイン電極２４上の何れか一方のみを図１に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。

本実施例は、図４の構成のＭＯＳＦＥＴである。サファイア基板５０上に非晶質のバッファ層５２、厚さ３μｍのアンドープのＧａＮ層５４が形成されている。ｉ−ＧａＮ層５４の表面に、ソース領域５６とソース電極６０、ドレイン領域５８とドレイン電極６２、絶縁膜６４、ゲート電極６６とが形成されている。実施例１では、第２層１６をｐ−ＧａＮとしたが、本実施例では、ｉ−ＧａＮとした点のみが異なる。電極材料、厚さ、ゲート電極６６とソース電極６０とドレイン電極６２との位置関係は、実施例１と同一である。このような構成であっても、最大ドレイン電流が大きく、相互コンダクタンスの大きなノーマリオフ型電界効果トランジスタを実現することができる。もちろん、この実施例においても、図３のように、ゲート電極６６の両端が、ソース電極６０とドレイ電極６２のそれらの対向するエッジに位置する関係に構成しても良い。
また、ゲート電極６６は、ソース電極６０上、又は、ドレイン電極６２上の何れか一方のみを図１に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。

本実施例は、ＭＩＳ−ＨＥＭＴである。その構成を図５に示す。サファイアから成る基板３０の上に、膜厚約３０ｎｍのＡｌＮから成る非晶質の低温形成バッファ層３２が形成されており、その層３２の上に、アンドープの厚さ３μｍのＧａＮから成るチャネル層３４が形成されている。そのチャネル層３４の上には、厚さ１２ｎｍのアンドープのＡｌ_０．２Ｇａ_０．８Ｎから成る障壁層３６
が形成されている。障壁層３６の上にＴｉ／Ａｌ／Ｎｉ／Ａｕをこの順に積層した厚さ４００ｎｍのソース電極４２及びドレイン電極４４が形成されている。このソース電極４２とドレイン電極４４とは、障壁層３６のＡｌ_０．２Ｇａ_０．８Ｎおよびチャネル層３４の一部のＧａＮと、合金化されて、電子密度が１０¹⁹／ｃｍ^３と高いソース領域３８とドレイン領域４０が、ソース電極４２及びドレイン電極４４の直下に形成されている。

また、障壁層３６の表面及びソース電極４２及びドレイン電極４４の上には、ＨｆＯ₂から成る厚さ１００ｎｍの絶縁膜４６が形成され、その絶縁膜４６の上に、Ｔｉ／Ｐｔ／Ａｕをこの順に積層した厚さ４００ｎｍのゲート電極４８が形成されている。チャネルＣｈは、障壁層３６に対するヘテロ接合界面で、チャネル層３４の側に形成される。このチャネルの両端は、ソース領域３８とドレイン領域４０に接続されている。このゲート電極４８のチャネルＣｈの長さ方向の両端４８ａ、４８ｂは、ソース電極４２とドレイン電極４４の対向する両エッジ４２ａ、４４ｂを越えて、ソース電極４２とドレイン電極４４の平面の内部領域に位置している。すなわち、ゲート電極４８は、ソース電極４２の上方及びドレイン電極４４の上方に、絶縁膜４６を介して、オーバーラップしている。

この実施例のＭＩＳ−ＨＥＭＴの製造方法は、実施例１と同様である。すなわち、障壁層３６の形成に際して、チャネル層３４の上に、温度を１１５０℃として、水素ガスを１０Ｌ／分、アンモニアを１２Ｌ／分、ＴＭＧを２×１０^−４モル／分、ＴＭＡを６×１０^−６モル／分で供給して、Ａｌ_０．２Ｇａ_０．８Ｎからなる障壁層３６を１２ｎｍの厚さに成長させた点のみが異なる。

このようにして形成したＭＩＳ−ＨＥＭＴの特性を図６（ａ）〜（ｄ）に示す。チャネル長は、２．５μｍ、チャネル幅（ゲート幅）は、２０μｍである。しきい値電圧３Ｖのノーマリオフ型電界効果トランジスタが得られていることが理解される。また、リーク電流もない。相互コンダクタンスは、１８５mS/mmが得られている。これは、従来のIII族窒化物半導体を用いたＭＯＳＦＥＴの１００倍に当たる。

この実施例においても、図３のようなゲート電極とソース電極及びドレイン電極との位置関係を採用しても良い。すなわち、ゲート電極４８のチャネルＣｈの長さ方向の両端４８ａ、４８ｂが、ソース電極４２とドレイン電極４４の対向する両エッジ４２ａ、４４ｂに位置するように構成しても良い。また、ゲート電極４８は、ソース電極４２上、又は、ドレイン電極４４上の何れか一方のみを図５に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。

障壁層３６の厚さは、ゲート電極４８にゲート電圧を印加していない状態で、ソース電極４２とドレイン電極４４との間に電流が流れない、すなわち、チャネルＣｈにキャリアが誘起されない厚さの範囲である。障壁層３６のＡｌの組成比にも依存するが、Ａｌ_０．２Ｇａ_０．８Ｎの場合には、１ｎｍ〜１５ｎｍの範囲が望ましい。この範囲は、ＡｌＧａＮについて、一般的に当てはまる範囲である。障壁層３６には、Ａｌ_０．２Ｇａ_０．８Ｎを用いているが、任意の組成比のＡｌＧａＮを用いることができる。なお障壁層の厚みを薄くしているので障壁層のＡｌ組成比を大きくすることができ、従って耐圧を向上させることができる。

また、障壁層３６は、複数の層で構成しても良いし、絶縁膜側からｎ−ＡｌＧａＮ、ｉ−ＡｌＧａＮなどの２層以上の構成としても良い。なおこの場合、ｎ−ＡｌＧａＮの濃度および厚みはゲート電極４８にゲート電圧を印加していない状態で、ソース電極４２とドレイン電極４４との間に電流が流れない、すなわち、チャネルＣｈにキャリアが誘起されない厚さの範囲である。また、
絶縁膜側からｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｉ−ＡｌＧａＮなどの３層、または、それ以上の数の層で構成としても良い。これらの場合も、障壁層の厚さは、ゲート電極４８にゲート電圧を印加していない状態で、ソース電極４２とドレイン電極４４との間に電流が流れない厚さの範囲とする。

本実施例は、図７に示すように、実施例１のＭＯＳＦＥＴにおいて、絶縁膜を２層構造としたものである。すなわち、ソース電極２２とドレイン電極２４上の絶縁膜は、厚さ１００ｎｍのＨｆＯ₂から成る絶縁膜２６と、厚さ２００ｎｍのＳｉＯ_２から成る第２の絶縁膜７０，７１の２層構造である。ＳｉＯ_２の絶縁膜は、スパッタリングにより形成すれば良い。ＳｉＯ_２の比誘電率は３．９と、ＨｆＯ₂より小さく、ＨｆＯ₂の比誘電率２３．４であるので、ゲート電極２８とソース電極２２間のソース電極オーバーラップ領域の絶縁膜、ゲート電極２８とドレイン電極２４間のドレイン電極オーバーラップ領域の絶縁膜の実効的な比誘電率を小さくすることができる。これにより、ゲート電極のオーバーラップ容量を低減することができ、応答速度が向上する。

また、ドレイン電極２４とゲート電極２８間が最も電界が大きくなるが、この電界が大きくなるドレイン電極オーバーラップ領域の絶縁膜を厚くし、また、絶縁破壊耐圧の大きなＳｉＯ_２を用いることで、動作電圧を向上させることができる。

本実施例では、ゲート電極２８とソース電極２２間と、ゲート電極２８とドレイン電極２４間の絶縁膜を比誘電率の異なる材料で２層構造にしたが、ゲート電極２８とドレイン電極２４間の絶縁膜だけを２層構造にしても良い。２層の他、３層以上としても良い。さらに、ゲート電極２８とドレイン電極２４間の絶縁膜をバンドギャップの大きい、したがって、絶縁破壊耐圧の大きい材料を用いると良い。また、本実施例においても、図３と同様なゲート電極とソース電極及びドレイン電極の位置関係となるようにしても良い。また、ゲート電極２８は、ソース電極２２上、又は、ドレイン電極２４上の何れか一方のみを図７に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。特に、ゲート電極をドレイン電極側でオーバーラップさせずに、ドレイン電極２４上を耐圧の大きい材料を用いた２層構造の絶縁膜とすることにより、耐圧を向上させることができる。

本実施例は、実施例５の構成をＭＩＳ−ＨＥＭＴに用いたものである。
図８に示すように構成しても良い。すなわち、ゲート電極４８とソース電極４２間のソース電極オーバーラップ領域と、ゲート電極４８とドレイン電極４４間のドレイン電極オーバーラップ領域の絶縁膜を、厚さ１００ｎｍのＨｆＯ₂から成る絶縁膜４６と、厚さ２００ｎｍのＳｉＯ_２から成る第２の絶縁膜７０，７１の２層構造としたものである。この例も、実施例５と同様な効果を奏する。もちろん、この実施例においても、図３のように、ゲート電極４８の両端が、ソース電極４２とドレイ電極４４のそれらの対向するエッジに位置する関係に構成しても良い。また、ゲート電極４８は、ソース電極４２上、又は、ドレイン電極４４上の何れか一方のみを図８に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。特に、ゲート電極をドレイン電極側でオーバーラップさせずに、ドレイン電極４４上を耐圧の大きい材料を用いた２層構造の絶縁膜とすることにより、耐圧を向上させることができる。

本実施例は、実施例６のＭＩＳ−ＨＥＭＴにおいて、ドレイン電極４４とゲート電極４８間のみ、絶縁膜の厚さを厚くしたものでる。図９に示すように、ゲート電極４８とソース電極４２間のソース電極オーバーラップ領域と、ゲート電極４８とドレイン電極４４間のドレイン電極オーバーラップ領域の絶縁膜の厚さを異にして、ドレイン電極オーバーラップ領域をソース電極オーバーラップ領域に比べて厚くして、絶縁膜の厚さに関して非対称に構成している。チャネルＣｈの上部及びソース電極オーバーラップでは、絶縁膜４６の厚さは、厚さ１００ｎｍ、ドレイン電極オーバーラップ領域では、絶縁膜４６の厚さを４００ｎｍとした。絶縁膜４６は、ＨｆＯ₂で構成した。これにより、ゲートオーバラップ静電容量を低減して動作速度を向上させると共に、耐圧を向上させて、動作可能電圧を大きくすることができる。もちろん、この実施例においても、図３のように、ゲート電極４８の両端が、ソース電極４２とドレイ電極４４のそれらの対向するエッジに位置する関係に構成しても良い。また、ゲート電極４８は、ソース電極４２上、又は、ドレイン電極４４上の何れか一方のみを図９に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。特に、ゲート電極をドレイン電極側でオーバーラップさせずに、ドレイン電極４４上の絶縁膜を厚くすることで、耐圧を向上させることができる。これらの構造は、ＭＯＳＦＥＴにおいても、利用可能である。

本実施例は、実施例６のＭＩＳ−ＨＥＭＴにおいて、ドレイン電極オーバーラップ領域のみ、絶縁膜を２層構造にしたものである。図１０に示すように、ゲート電極４８とソース電極４２間のソース電極オーバーラップ領域とチャネルＣｈの上部には、厚さ１００ｎｍのＨｆＯ₂から成る絶縁膜４６が設けられている。ゲート電極４８とドレイン電極４４間のドレイン電極オーバーラップ領域では、厚さ１００ｎｍのＨｆＯ₂から成る絶縁膜４６と、厚さ２００ｎｍのＳｉＯ_２から成る第２の絶縁膜７１との２層構造としている。また、第２の絶縁膜７１は、ドレイン電極４４の直上だけでなく、チャネルＣｈ側に伸びた領域７１１を有していても良い。第２の絶縁膜７１は、ＳｉＯ_２の他、絶縁破壊耐圧の高い、アルミナ、ＳｉＮ_ｘなどの他の材料を用いても良い。もちろん、この実施例においても、図３のように、ゲート電極４８の両端が、ソース電極４２とドレイ電極４４のそれらの対向するエッジに位置する関係に構成しても良い。また、ゲート電極４８は、ソース電極４２上、又は、ドレイン電極４４上の何れか一方のみを図１０に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。特に、ゲート電極をドレイン電極側でオーバーラップさせずに、ドレイン電極２４上の絶縁膜を耐圧の高い絶縁膜を用いた２層構造とすることで、耐圧を向上させることができる。これらの構造は、ＭＯＳＦＥＴにおいても、利用可能である。

本実施例は、実施例８のＭＩＳ−ＨＥＭＴにおいて、ドレイン電極オーバーラップ領域において、絶縁膜４６と第２の絶縁膜７１との上限関係を反転させたものである。すなわち、図１１に示すように、第２の絶縁膜７２は、絶縁膜４６に対して下側に位置しドレイン電極４４に接合し、障壁層３６に接合する部分７２１を有している。この場合には、第２の絶縁膜７２として、Ｓｉ_３Ｎ_４に代表される窒化珪素ＳｉＮ_ｘを用いることが有効である。また、ゲート電極４８は、図１１に示すように、実施例２と同様に、ゲート電極４８の両端４８ａ、４８ｂは、それぞれ、ソース電極４２のエッジ４２ａ（ドレイン電極と対向するエッジ）、ドレイン電極４４のエッジ４４ｂ（ソース電極と対向するエッジ）まで、伸長したものでも良い。また、ソース電極４２上では、ゲート電極４８はオーバーラップしており、ドレイン電極４４側では、図１１に示すように、ゲート電極４８の端面４８ｂが、ドレイン電極４４のエッジ４４ｂまで伸長した、非対称形であっても良い。これにより、ゲートオーバラップ静電容量を低減して動作速度を向上させると共に、耐圧を向上させて、動作可能電圧を大きくすることができる。ゲート電極４８は、図１０に示すように、ソース電極４２及びドレイン電極４４上に共にオーバーラップしていても良い。これらの構造は、ＭＯＳＦＥＴにおいても、利用可能である。

本実施例は、図７に示す実施例５のＭＯＳＦＥＴにおいて、図１２に示すように、絶縁膜をソース電極２２上の第１絶縁膜８０と、ドレイン電極２４上の第１絶縁膜８１と、それらの第１絶縁膜８０、８１の上とｐ−ＧａＮの第２層１６の上表面上に形成された第２絶縁膜８５との２層構造にしたものである。すなわち、第１絶縁膜８０、８１は、厚さ２００ｎｍのＳｉＯ_２ 膜で構成し、第２絶縁膜８５は、厚さ１００ｎｍのＨｆＯ₂膜で構成した。すなわち、ソース電極２２上とドレイン電極２４上の絶縁膜を複数の層で構成する場合において、本実施例では、実施例５とは逆に、ゲート絶縁膜である第２絶縁膜８５が上側に、余分に形成する第１絶縁膜８０、８１を下側にするものである。もちろん、本実施例においても、第１絶縁膜は、ソース電極２２とドレイン電極２４のうち、ドレイン電極２４上のみに形成しても良い。もちろん、この実施例においても、図３のように、ゲート電極２８の両端が、ソース電極２２とドレイ電極２４のそれらの対向するエッジに位置する関係に構成しても良い。また、ゲート電極２８は、ソース電極２２上、又は、ドレイン電極２４上の何れか一方のみを図１２に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。特に、ゲート電極をドレイン電極側でオーバーラップさせずに、ドレイン電極２４上の絶縁膜を２層構造とすることで、耐圧を向上させることができる。

本実施例は、図８に示す実施例６のＭＩＳ−ＨＥＭＴにおいて、図１３に示すように、絶縁膜をソース電極４２上の第１絶縁膜８０と、ドレイン電極４４上の第１絶縁膜８１と、それらの第１絶縁膜８０、８１の上と障壁層３６の上表面上に形成された第２絶縁膜８５との２層構造にしたものである。すなわち、第１絶縁膜８０、８１は、厚さ２００ｎｍのＳｉＯ_２ 膜で構成し、第２絶縁膜８５は、厚さ１００ｎｍのＨｆＯ₂膜で構成した。すなわち、ソース電極４２上とドレイン電極４４上の絶縁膜を複数の層で構成する場合において、本実施例では、実施例６とは逆に、ゲート絶縁膜である第２絶縁膜８５が上側に、余分に形成する第１絶縁膜８０、８１を下側にするものである。もちろん、本実施例においても、第１絶縁膜は、ソース電極４２とドレイン電極４４のうち、ドレイン電極４４上のみに形成しても良い。もちろん、この実施例においても、図３のように、ゲート電極４８の両端が、ソース電極４２とドレイ電極４４のそれらの対向するエッジに位置する関係に構成しても良い。また、ゲート電極４８は、ソース電極４２上、又は、ドレイン電極４４上の何れか一方のみを図１３に示すようにオーバーラップさせて、他方を図３に示すように、ゲート電極の端をソース電極又はドレイン電極のエッジに位置合せするようにしても良い。特に、ゲート電極をドレイン電極側でオーバーラップさせずに、ドレイン電極４４上の絶縁膜を耐圧の高い材料を用いた２層構造とすることで、耐圧を向上させることができる。

次に、実施例１０のＭＯＳＦＥＴ、実施例１１のＭＩＳ−ＦＥＴのソース電極、ドレイン電極、第１絶縁膜、第２絶縁膜、ゲート電極、ソース領域、ドレイン領域の形成方法について説明する。以下の説明では、実施例１１のＭＩＳ−ＦＥＴに関するものである。実施例１０のＭＯＳＦＥＴでも製造方法は同一である。

最上半導体層の形成までは、通常のようにＭＯＣＶＤ法で形成する。図１４（ａ）に示すように、チャネル層３４と障壁層３６から成る半導体層７０の上に、フォトレジスト膜７１を一様な厚さに形成して、露光、エッチングにより、ソース電極とドレイン電極とを形成する領域に窓７２を形成する。次に、窓７２の半導体層７０の露出面上と、残されたフォトレジスト膜７１の上に、順次、Ｔｉ、Ａｌ、Ｎｉ、Ａｕを蒸着して、総合厚さ４００ｎｍの電極層７３を形成した。次に、ＳｉＯ_２膜７４を、一様に、２００ｎｍの厚さに、スパッタリングにより堆積した。その後、フォトレジスト膜７１を半導体層７０からリフトオフして、図１４（ｂ）に示すように、ソース電極４２とその上の第１絶縁膜８０、及び、ドレイン電極４４とその上の第１絶縁層８１を形成した。

次に、８５０℃で、１分間加熱して、ソース電極４２及びドレイン電極４４と障壁層３６とチャネル層３４の一部とを合金化して、ソース領域３８とドレイン領域４０とを形成した。そのソース領域３８とドレイン領域４０は、少なくとも、障壁層３６とチャネル層３４との界面であって、チャネル層３４側に形成されるチャネルＣｈに至る深さまで形成した。

その後、障壁層３６の表面、ソース電極４２上の第１絶縁膜８０及びドレイン電極４４上の第１絶縁膜８１の表面に、レーザアブレーション法により、ＨｆＯ₂から成る絶縁膜８５を厚さ１００ｎｍに堆積した。次に、フォトレジストの塗布、フォトリソグラフィによりゲート電極４８の形成領域だけレジストを除去して、所定のレジストパターンを形成し、Ｔｉ／Ｐｔ／Ａｕを、総合厚さ４００ｎｍになるように、この順に積層した。その後、レジストをリフトオフして、厚さ４００ｎｍのゲート電極４８を得た。

ソース電極とドレイン電極上の絶縁膜を２層以上の複層に構成する場合には、ゲート絶縁膜以外の絶縁膜を、上記のようにソース電極とドレイン電極との蒸着と同工程で形成して、フォトレジストをリフトオフしている。この結果、その絶縁膜（第１絶縁膜）を形成するためのフォトリフグラフィ、エッチングを必要としないため、製造工程が簡単となる。

次に、別の製造方法について説明する。上記の例では、ＳｉＯ_２膜７４を堆積する時に、フォトレジスト膜７１が高温に曝されるために、固化する可能性がある。このため、フォトレジスト膜７１を半導体層７０から溶剤を用いて剥離する場合に、剥離が困難となる可能性がある。そこで、この問題を生じさせないように、次の方法を採用することができる。

図１５（ａ）に示すように、半導体層７０上にレジスト膜７５を一様な厚さに堆積する。ただし、このレジスト膜７５は、感光性であっても良いが、必ずしも、その必要性はない。このレジスト膜７５には、硬化温度が高いレジンを用いることが望ましい。次に、このレジスト膜７５の上に、一様に、ＳｉＯ_２膜７６を５００ｎｍの厚さに形成する。次に、フォトレジスト膜７７を一様な厚さに形成し、露光、エッチングにより、ソース電極とドレイン電極を形成する領域に窓７８を形成する。そして、残されたフォトレジスト膜７７をマスクとして、反応性イオンエッチングにより、窓７８のＳｉＯ_２膜７６とレジスト膜７５とをエッチングして、図１５（ｂ）に示すように、障壁層３６の表面を露出させる。この時、レジスト膜７５は、サイドエッチングされ、上のＳｉＯ_２膜７６の幅よりも狭くなる。

次に、図１５（ｃ）に示すように、窓７８の障壁層３６の露出面上と、残されたフォトレジスト膜７７の上に、順次、Ｔｉ、Ａｌ、Ｎｉ、Ａｕを蒸着して、総合厚さ４００ｎｍの電極層７３を形成した。次に、ＳｉＯ_２膜７４を、一様に、２００ｎｍの厚さに、スパッタリングにより堆積した。その後、レジスト膜７５を障壁層３６からリフトオフして、図１５（ｄ）に示すように、ソース電極４２とその上の第１絶縁膜８０、及び、ドレイン電極４４とその上の第１絶縁層８１を形成した。

次に、８５０℃で、１分間加熱して、ソース電極４２及びドレイン電極４４と障壁層３６とチャネル層３４の一部とを合金化して、図１５（ｄ）に示すように、ソース領域３８とドレイン領域４０とを形成した。そのソース領域３８とドレイン領域４０は、障壁層３６とチャネル層３４との界面であって、チャネル層３４側に形成されるチャネルＣｈに少なくとも至る深さまで形成した。

その後、障壁層３６の表面、ソース電極４２上の第１絶縁膜８０及びドレイン電極４４上の第１絶縁膜８１の表面に、レーザアブレーション法により、ＨｆＯ₂から成る絶縁膜８５を厚さ１００ｎｍに堆積した。次に、フォトレジストの塗布、フォトリソグラフィによりゲート電極４８の形成領域だけレジストを除去して、所定のレジストパターンを形成し、Ｔｉ／Ｐｔ／Ａｕを、総合厚さ４００ｎｍになるように、この順に積層した。その後、レジストをリフトオフして、厚さ４００ｎｍのゲート電極４８を得た。

このような方法によると、図１５（ｂ）、（ｃ）に示すように、残されたレジスト膜７５の幅は、その直上のＳｉＯ_２膜７４とフォトレジスト膜７７の幅よりも狭くなっているので、溶剤の浸透が容易となり、リフトオフを確実に行うことができる。

上記の全実施例において、ＭＩＳ−ＨＥＭＴにおいては、障壁層は、Ａｌ_ｘＩｎ_１−ｘＮ（０．７≦ｘ≦０．９）を用いても良い。なお、ｘ＝０．８３のときはチャネル層のＧａＮとの格子定数を一致させることができ、さらなる特性改善に有効である。また、チャネル層はＧａＮに代えて、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦０．２）を用いることも可能である。
また、上記の全実施例において、サファイア基板に代えて、炭化珪素基板、シリコン基板、酸化亜鉛基板、ＧａＮ基板などを用いることができる。

本発明は、III族窒化物半導体を用いたノーマリオフ型電界効果トランジスタの特性改善に有効である。

本発明の具体的な実施例１に係るＭＯＳＦＥＴの構成を示す断面図。 同実施例に係るＭＯＳＦＥＴの測定された動作特性図。 本発明の具体的な実施例２に係るＭＯＳＦＥＴの構成を示す断面図。 本発明の具体的な実施例３に係るＭＯＳＦＥＴの構成を示す断面図。 本発明の具体的な実施例４に係るＭＩＳ−ＨＥＭＴの構成を示す断面図。 同実施例に係るＭＩＳ−ＨＥＭＴの測定された動作特性図。 本発明の具体的な実施例５に係るＭＯＳＦＥＴの構成を示す断面図。 本発明の具体的な実施例６に係るＭＩＳ−ＨＥＭＴの構成を示す断面図。 本発明の具体的な実施例７に係るＭＯＳＦＥＴの構成を示す断面図。 本発明の具体的な実施例８に係るＭＩＳ−ＨＥＭＴの構成を示す断面図。 本発明の具体的な実施例９に係るＭＩＳ−ＨＥＭＴの構成を示す断面図。 本発明の具体的な実施例１０に係るＭＩＳ−ＨＥＭＴの構成を示す断面図。 本発明の具体的な実施例１１に係るＭＩＳ−ＨＥＭＴの構成を示す断面図。 本発明の具体的な実施例１１に係るＭＩＳ−ＨＥＭＴの製造方法を示した工程図。 本発明の具体的な実施例１１に係るＭＩＳ−ＨＥＭＴの他の製造方法を示した工程図。

符号の説明

１０…サファイア基板
１４…第１層
１６…第２層
２２，４２…ソース電極
２４，４４…ドレイン電極
１８，３８…ソース領域
２０，４０…ドレイン電極
２６，４６…絶縁膜
２８，４８…ゲート電極
７０，７１…第２の絶縁膜

Claims (16)

1. 半導体層に形成されるチャネルを流れる電流をゲート電極に印加する電圧で制御する、III族窒化物半導体から成るノーマリオフ型電界効果トランジスタにおいて、
   III族窒化物半導体から成る最上半導体層の上に形成される金属から成るソース電極と、
   前記ソース電極と離間して、前記最上半導体層の上に形成される金属から成るドレイン電極と、
   前記ソース電極の金属と少なくとも前記最上半導体層との合金化により形成されるソース領域と、
   前記ドレイン電極の金属と少なくとも前記最上半導体層との合金化により形成されるドレイン領域と、
   前記最上半導体層、前記ソース電極、前記ドレイン電極の上に形成される絶縁膜と、
   前記ソース電極と前記ドレイン電極との間の前記絶縁膜上に形成され、少なくとも、前記ソース電極と前記ドレイン電極の相互に対向するエッジまで伸長して形成されたゲート電極と
   から成る電界効果トランジスタ。
2. 前記ソース電極及び前記ドレイン電極は、前記最上半導体層の側から順に、チタン、アルミニウム、ニッケル、金を積層して形成され、前記ゲート電極は、前記絶縁膜の側から順に、チタン、白金、金を積層して形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記ゲート電極は、前記ソース電極及び前記ドレイン電極の一部の領域上方の前記絶縁膜上にも、伸長して形成されていることを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。
4. 前記絶縁膜は、ＨｆＯ₂、ＨｆＯ_ｘ、ＨｆＯＮ、ＺｒＯ₂、ＺｒＯ_ｘのうちの少なくとも１種から成ることを特徴とする請求項1乃至請求項3の何れか1項に記載の電界効果トランジスタ。
5. 前記絶縁膜は、前記ドレイン電極と前記ゲート電極間及び前記ソース電極と前記ゲート電極間のうち少なくとも前記ドレイン電極と前記ゲート電極間では、前記チャネルの上方に位置する前記絶縁膜よりも厚く形成されていることを特徴とする請求項１乃至請求項４の何れか１項に記載の電界効果トランジスタ。
6. 前記絶縁膜は、前記ドレイン電極と前記ゲート電極間及び前記ソース電極と前記ゲート電極間のうち少なくとも前記ドレイン電極と前記ゲート電極間では、異なる材料から成る複層で構成されて形成されていることを特徴とする請求項１乃至請求項5の何れか１項に記載の電界効果トランジスタ。
7. 前記絶縁膜は、前記ドレイン電極と前記ゲート電極間及び前記ソース電極と前記ゲート電極間では、前記チャネルの上方に位置する前記絶縁膜の誘電率よりも実効誘電率が小さいことを特徴とする請求項１乃至請求項6の何れか１項に記載の電界効果トランジスタ。
8. 前記絶縁膜は、前記ドレイン電極と前記ソース電極の上に形成された第１絶縁膜と、該第１絶縁膜と、前記最上半導体層の上に、一様な厚さで形成された第２絶縁膜とから成ることを特徴とする請求項１乃至請求項７の何れか１項に記載の電界効果トランジスタ。
9. 前記第１絶縁膜は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＡｌＯ_ｘ，ＳｉＯＮ、ＡｌＮ_ｘのうちの少なくとも１種から成り、前記第２絶縁膜は、ＨｆＯ₂、ＨｆＯ_ｘ、ＨｆＯＮ、ＺｒＯ₂、ＺｒＯ_ｘのうちの少なくとも１種から成ることを特徴すとる請求項８に記載の電界効果トランジスタ。
10. 前記最上半導体層の表面に前記チャネルが形成され、前記ゲート電極に電圧が印加されていない状態で、前記ソース電極、前記ドレイン電極間は、非導通であることを特徴とする請求項1乃至請求項９の何れか1項に記載の電界効果トランジスタ。
11. 前記最上半導体層である障壁層と、その障壁層とヘテロ接合し障壁層に対する界面においてチャネルの形成されるチャネル層とを有し、前記障壁層は、前記ゲート電極、前記ソース電極、前記ドレイン電極の下の全域において均一一様な厚さであり、ゲート電極に電圧が印加されていない状態で、前記ソース電極、前記ドレイン電極間は、非導通となる厚さであることを特徴とする請求項1乃至請求項９の何れか1項に記載の電界効果トランジスタ。
12. 半導体層に形成されるチャネルを流れる電流をゲート電極に印加する電圧で制御する、III族窒化物半導体から成るノーマリオフ型電界効果トランジスタの製造方法において、
    III族窒化物半導体から成る最上半導体層の上に、ソース電極及びドレイン電極を形成する領域に窓の形成されたマスクを形成し、
    前記窓及び前記マスク上に金属を堆積し、
    前記金属の上に絶縁膜を堆積し、
    前記マスクを除去することで、前記金属から成るソース電極及びドレイン電極と、それらの電極の上に形成された第１絶縁膜とを形成し、
    前記金属と少なくとも前記最上半導体層とを合金化して、ソース領域及びドレイン領域を形成し、
    前記第１絶縁膜及び前記最上半導体層の露出面上に、第２絶縁膜を形成し、
    前記ソース電極と前記ドレイン電極との間の前記第２絶縁膜上に、少なくとも、前記ソース電極と前記ドレイン電極の相互に対向するエッジまで伸長して、ゲート電極を形成する
    ことを特徴とする電界効果トランジスタの製造方法。
13. 前記マスクは、単層のフォトレジストから成ることを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
14. 前記マスクは、レジスト、酸化物又は窒化物から成る絶縁膜、及びフォトレジストの複数層構造に形成されることを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
15. 前記第１絶縁膜は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＡｌＯ_ｘ，ＳｉＯＮ、ＡｌＮ_ｘのうちの少なくとも１種から成り、前記第２絶縁膜は、ＨｆＯ₂、ＨｆＯ_ｘ、ＨｆＯＮ、ＺｒＯ₂、ＺｒＯ_ｘのうちの少なくとも１種から成ることを特徴すとる請求項１２乃至請求項１４の何れか１項に記載の電界効果トランジスタの製造方法。
16. 前記ゲート電極は、前記ソース電極及び前記ドレイン電極の一部の領域上方の前記第２絶縁膜上にも、伸長して形成することを特徴とする請求項１２乃至請求項１５の何れか１項に記載の電界効果トランジスタの製造方法。
    
    

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