JP4557508B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴを備えた半導体装置及びその製造方法に係り、特に、キャリアの移動度を高めるための対策に関するものである。
【０００２】
【従来の技術】
以前より、半導体結晶層に応力を生じさせると、結晶の格子間隔が変化するためにバンド構造が変化し、キャリア移動度が変化することがピエゾ抵抗効果として知られている。キャリア移動度が大きくなるか小さくなるかは、基板の面方向と、キャリアの移動する方向と、応力が引張応力か圧縮応力かの相違とによって異なる。例えば、｛１００｝面を主面とするシリコン基板であるＳｉ（１００）基板内においては、キャリアの移動する方向が［０１１］方向のとき、キャリアが電子の場合はチャネル領域の電子が移動する方向に引張応力を生じさせるとキャリアの移動度が高まり、キャリアが正孔の場合はチャネル領域の正孔が移動する方向に圧縮応力を生じさせるとキャリアの移動度が高まり、キャリアの移動度が高められる割合は応力の大きさに比例している。
【０００３】
そこで、従来より、半導体結晶層に応力を印加してキャリア移動度を高めることにより、トランジスタ等の動作速度を高速化するための提案がなされている。
たとえば、特許文献１では、外部装置を用いて半導体基板全体を曲げることにより、トランジスタの活性領域に応力を生じさせている。
【０００４】
【特許文献１】
特許第１０２４５２８号（要約書）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、半導体基板以外に外部装置が必要であるという不具合と、トランジスタ等の活性領域が設けられている半導体基板の主面側領域全体にわたって同じ方向の応力しか生じさせることができず、例えばＳｉ（１００）基板を用いた場合には、電子と正孔の両方の移動度を高めることができないという不具合とがあった。
【０００６】
本発明の目的は、外部装置を用いることなく、半導体層にキャリアの移動度を高めるような応力を生じさせることにより、高速化されたＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴを備えた半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、ＭＩＳＦＥＴが形成されている活性領域のうちチャネル領域におけるゲート長方向に応力を生じさせる内部応力膜を備えている。
【０００８】
これにより、ピエゾ効果を利用して、ＭＩＳＦＥＴのキャリアの移動度を高めることが可能になる。
【０００９】
内部応力膜は、ソース・ドレイン領域の一方，又は双方を覆っていることができる。そして、ｎＭＩＳＦＥＴにおいては、内部応力膜はチャネル領域におけるゲート長方向（電子の移動方向）に実質的に平行な方向に引張応力を生じさせる膜であり、ｐＭＩＳＦＥＴにおいては、内部応力膜はチャネル領域におけるゲート長方向（正孔の移動方向）に実質的に平行な方向に圧縮応力を生じさせる膜である。
【００１０】
内部応力膜は、ゲート電極の両側面，又は両側面及び上面を覆っていることにより、ゲート電極を介してチャネル領域の縦方向に応力を生じさせキャリアの移動度を高めることができる。
【００１１】
また、内部応力膜は、ゲート電極の一部を挟む２箇所においてゲート電極の側面及び半導体基板の上面を覆っていることにより、ｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴのいずれの場合にも、ＭＩＳＦＥＴのゲート幅方向に実質的に平行な方向に引張応力を生じさせて、キャリアの移動を高めることができる。
【００１２】
本発明の第１の半導体装置の製造方法は、半導体基板の第１の活性領域にｎＭＩＳＦＥＴを、第２の活性領域にｐＭＩＳＦＥＴを形成してから、ｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴの各ソース・ドレイン領域を覆い，各チャネル領域におけるゲート長方向に実質的に平行な方向にそれぞれ引張応力，圧縮応力を生じさせる第１，第２の内部応力膜を形成する方法である。
【００１３】
この方法により、高速動作化されたＣＭＯＳデバイスを得ることができる。
【００１４】
本発明の第２の半導体装置の製造方法は、内部応力膜を先に形成して、内部応力膜に溝を形成してから、溝内にゲート絶縁膜，埋め込み型ゲート電極を形成し、その後、内部応力膜を除去する方法である。
【００１５】
この方法によっても、ゲート絶縁膜に残存する応力を利用してチャネル領域にキャリアの移動度を高めるような応力を生じさせることができる。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図１は、第１の実施形態における半導体装置の断面図である。同図に示すように、Ｓｉ（１００）基板である半導体基板１の表面領域は、素子分離領域２によって複数の活性領域１ａ，１ｂに区画されている。半導体装置には、活性領域１ａを含み，ｎＭＩＳＦＥＴを形成するためのｎＭＩＳＦＥＴ形成領域Ｒｎと、活性領域１ｂを含み，ｐＭＩＳＦＥＴを形成するためのｐＭＩＳＦＥＴ形成領域Ｒｐとがある。
【００１７】
ｎＭＩＳＦＥＴは、ｎ型低濃度不純物拡散領域，ｎ型高濃度不純物拡散領域及びＣｏＳｉ２ 等のシリサイド層を含むｎ型ソース・ドレイン領域３ａ，４ａと、活性領域１ａ上に形成されたシリコン酸化膜，シリコン酸窒化膜等からなるゲート絶縁膜５と、ゲート絶縁膜５の上に形成されたポリシリコン，アルミニウム等からなるゲート電極６ａと、ゲート電極６ａの側面を覆う絶縁膜からなるサイドウォール７とを有している。そして、活性領域１ａのうちゲート電極６ａの下方に位置する領域が、ｎＭＩＳＦＥＴの動作時に電子が移動する（走行する）チャネル領域１ｘである。
【００１８】
ｐＭＩＳＦＥＴは、ｐ型低濃度不純物拡散領域，ｐ型高濃度不純物拡散領域及びＣｏＳｉ２ 等のシリサイド層を含むｐ型ソース・ドレイン領域３ｂ，４ｂと、活性領域１ｂ上に形成されたシリコン酸化膜，シリコン酸窒化膜等からなるゲート絶縁膜５と、ゲート絶縁膜５の上に形成されたポリシリコン，アルミニウム等からなるゲート電極６ｂと、ゲート電極６ｂの側面を覆う絶縁膜からなるサイドウォール７とを有している。そして、活性領域１ｂのうちゲート電極６ｂの下方に位置する領域が、ｐＭＩＳＦＥＴの動作時に正孔が移動する（走行する）チャネル領域１ｙである。
【００１９】
また、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ上に形成された，厚さ約２０ｎｍのシリコン窒化膜等からなる第１種内部応力膜８ａと、ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ上に形成された，厚さ約２０ｎｍのＴＥＯＳ膜等からなる第２種内部応力膜８ｂと、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴを覆い，表面が平坦化された層間絶縁膜９と、層間絶縁膜９上に形成された引き出し電極１０と、層間絶縁膜９を貫通して各ソース・ドレイン領域３ａ，３ｂ，４ａ，４ｂと引き出し電極１０とを接続するコンタクト１１とが設けられている。
【００２０】
ここで、内部応力膜とは、他の部材と直接接触するか、他の部材と薄い膜を挟んで対向した状態で、それ自体の内部に応力が生じるような性質を有する膜をいう。応力には、引張応力と圧縮応力とがあり、本実施形態及び他の実施形態においては、ＭＩＳＦＥＴのチャネル領域においてキャリアの移動方向（ゲート長方向）に実質的に平行な方向に引張応力を生じさせる内部応力膜を第１種内部応力膜といい、ＭＩＳＦＥＴのチャネル領域においてキャリアの移動方向に実質的に平行な方向に圧縮応力を生じさせる内部応力膜を第２種内部応力膜という。
【００２１】
ここで、半導体基板１は、主面が｛１００｝面であるＳｉ基板であり、便宜上Ｓｉ（１００）基板と呼ぶ。ただし、｛１００｝面とは、（±1 0 0）面，（ 0±1 0）面，（ 0 0±1）面の総称であり、厳密に｛１００｝面でなくても、１０°を超えない範囲で｛１００｝面からずれている面も実質的に｛１００｝面というものとする。また、本実施形態においては、ｎＭＩＳＦＥＴの電子の移動方向及びｐＭＩＳＦＥＴの正孔の移動方向（つまり，各ＭＩＳＦＥＴのゲート長方向）は、いずれも［０１１］方向である。ただし、本実施形態において、Ｓｉ（１００）基板の主面上で［０１１］方向と記載したときは、［ 0 1 1］に等価な方向である，［ 0 1-1］方向，［ 0-1 1］方向，［ 0-1-1］方向，つまり、総称＜０１１＞方向の範囲に含まれる方向であり、厳密に［０１１］方向でなくても、１０°を超えない範囲で＜０１１＞方向からずれている方向も実質的に［０１１］方向というものとする。
【００２２】
本実施形態によれば、以下のような作用効果が得られる。
【００２３】
ｎＭＩＳＦＥＴにおいて、第１種内部応力膜８ａと半導体層とを、直接接触させるか薄い膜を挟んで対向させると、第１種内部応力膜８ａには、自分自身を縮める力，つまり圧縮応力が生じる。その結果、第１種内部応力膜８ａにより、それに隣接する半導体層を境界面に垂直な方向に伸ばすことができる。つまり、第１種内部応力膜８ａは、ｎＭＩＳＦＥＴの活性領域１ａにおけるソース領域３ａとドレイン領域４ａとには主面に平行な方向に圧縮応力を与える結果、ソース領域３ａとドレイン領域４ａとの間にある領域，つまりチャネル領域１ｘにはゲート長方向（ｎＭＩＳＦＥＴの動作時に電子が移動する方向）に引張応力を与える。そして、この引張応力により、電子がピエゾ抵抗効果を受け、電子の移動度が高められる。ここで、「実質的に平行な方向」とは、１０°を越えない範囲で電子が移動する方向とずれた方向をも含む意味である。
【００２４】
例えば、半導体基板１がＳｉ（１００）基板であり、電子が移動する方向が［ 0 1 1］方向であるとき、半導体層に隣接する第１種内部応力膜８ａの内部応力がシリコン窒化膜の一般的な値である１．５ＧＰａで、厚さが２０ｎｍで、ソース・ドレイン領域３ａ，４ａのうち各第１種内部応力膜８ａにそれぞれ接触している部分同士の間隔つまりチャネル領域１ｘの長さが０．２μｍであるとき、表面から深さ１０ｎｍの位置に生じるゲート長方向の引張応力は０．３ＧＰａとなり（J. Appl. Phys., vol.38-7, pp.2913, 1967）、このときの電子の移動度の向上率は＋１０％になる(Phys. Rev., vol.94, pp.42, 1954 )。これよりも大きな移動度変化を得るためには、半導体の引張応力を大きくすればよいので、第１種内部応力膜８ａとして大きな内部応力を有する膜を使うか、第１種内部応力膜８ａの厚さを大きくするか、ソース・ドレイン領域３ａ，４ａのうち各第１種内部応力膜８ａにそれぞれ接触している部分同士の間隔つまりチャネル領域１ｘの長さを短くすればよい。たとえば、第１種内部応力膜８ａの膜厚を２倍、ソース・ドレイン領域３ａ，３ｂのうち各第１種内部応力膜８ａにそれぞれ接触している部分同士の間隔つまりチャネル領域１ｘの長さを半分にすると、電子の移動度の向上率は＋４０％になる。別の大きな移動度を得る方法として、電子の移動する方向を［ 0 1 1］方向から［ 0 1 0］方向に変化させることにより、引張応力に対する電子の移動度の向上率が変化し、同じ引張応力で移動度の向上率が約３．５倍になる。ソース・ドレイン領域３ａ，４ａも第１種内部応力膜８ａにより圧縮応力を受けるが、低抵抗の高ドープ半導体やシリサイド膜を用いているのでピエゾ抵抗効果は小さい。また、層間絶縁膜９の内部応力がチャネル領域に与える影響は無視しうる。層間絶縁膜９が基板全面を覆っているので、層間絶縁膜９中の内部応力が打ち消しあい、活性領域１ａ，１ｂに応力を印加する機能は小さいからである。
【００２５】
ｐＭＩＳＦＥＴにおいて、第２種内部応力膜８ｂと半導体層とを、直接接触させるか薄い膜を挟んで対向させると、第２種内部応力膜８ｂには、自分自身を伸ばす力，つまり引張応力が生じる。その結果、第２種内部応力膜８ｂにより、それに隣接する半導体層を境界面に垂直な方向には縮める作用が働く。つまり、第２種内部応力膜８ｂは、ｐＭＩＳＦＥＴの活性領域１ｂにおけるソース領域３ｂとドレイン領域４ｂとには主面に平行な方向に引張応力を与える結果、ソース領域３ｂとドレイン領域４ｂとの間にある領域，つまりチャネル領域１ｙにはゲート長方向（ｐＭＩＳＦＥＴの動作時に正孔が移動する方向）に実質的に平行な方向に圧縮応力を与える。そして、この圧縮応力により、正孔がピエゾ抵抗効果を受け、正孔の移動度が高められる。ここで、「実質的に平行な方向」とは、１０°を越えない範囲で正孔が移動する方向とずれた方向をも含む意味である。
【００２６】
なお、内部応力膜８ａ，８ｂに代えて、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂが形成されている半導体膜自体が内部応力を有する膜，たとえばＳＯＩ基板における最上の半導体層などであってもよい。
さらに、内部応力膜８ａ，８ｂが単層ではなく複層となっていても、全体として基板に力を与えることができればよい。
【００２７】
また、本実施形態においては、Ｓｉ（１００）基板を用いているが、Ｓｉ（１１０）基板を用いても、電子の移動方向を［００１］方向にすれば、電子の移動度は引張応力によって高められる。一般に、どの基板の面方向であっても応力の向きに応じて、移動度が高められる電子の移動方向や正孔の移動方向がある。
【００２８】
本実施形態においては、内部応力膜８ａ，８ｂは、各ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂの上に存在するが、ソース・ドレイン領域３ａ，４ａのうちの一方の領域，又はソース・ドレイン領域３ａ，３ｂのうちの一方の領域の上のみに存在する場合でも、キャリアの移動度の増大作用が得られる。ただし、移動度の向上率は半分になる。以下のすべての実施形態において、ソース・ドレイン領域のいずれか一方の領域の上にのみ内部応力膜が存在する場合、双方の領域上に内部応力膜が存在する場合に比べると、移動度の向上率は半分になるが、移動度は高められる。
【００２９】
図２（ａ）−（ｃ）及び図３（ａ）−（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３０】
まず、図２（ａ）に示す工程で、Ｓｉ（１００）基板である半導体基板１の一部にトレンチの形成と埋め込み酸化膜の形成とを行なって、活性領域１ａ，１ｂ，…を区画する素子分離領域２を形成する。その後、各活性領域１ａ，１ｂの表面の熱酸化によるゲート絶縁膜５の形成と、ゲート電極用のポリシリコン膜の堆積とを行なった後、リソグラフィを用いたパターニングと異方向性ドライエッチングによりポリシリコン膜とゲート絶縁膜５とをエッチングしてゲート電極６ａ，６ｂを形成する。各ゲート電極６ａ，６ｂのゲート長方向は、［０１１］方向である。次に、ｎＭＩＳＦＥＴのゲート電極６ａをマスクとして、ｎＭＩＳＦＥＴ形成領域Ｒｎに低濃度のｎ型不純物（たとえば砒素）のイオン注入を、注入エネルギー１０ｋｅＶ，ドーズ量１×１０13／ｃｍ2 の条件で行ない、ｐＭＩＳＦＥＴのゲート電極６ｂをマスクとして、ｐＭＩＳＦＥＴ形成領域Ｒｐに低濃度のｐ型不純物（たとえばボロン）のイオン注入を、注入エネルギー２ｋｅＶ，ドーズ量１×１０15／ｃｍ2 の条件で行なう。その後、厚さ約５０ｎｍのサイドウォール用絶縁膜を基板上に堆積してから、エッチバックにより、ゲート電極６ａ，６ｂの側面上にサイドウォール７を形成する。次に、ｎＭＩＳＦＥＴのゲート電極６ａ及びサイドウォール７をマスクとして、ｎＭＩＳＦＥＴ形成領域Ｒｎに高濃度のｎ型不純物（たとえば砒素）のイオン注入を、注入エネルギー２０ｋｅＶ，ドーズ量１×１０14／ｃｍ2 の条件で行ない、ｐＭＩＳＦＥＴのゲート電極６ｂ及びサイドウォール７をマスクとして、ｐＭＩＳＦＥＴ形成領域Ｒｐに高濃度のｐ型不純物（たとえばボロン）のイオン注入を、注入エネルギー５ｋｅＶ，ドーズ量１×１０16／ｃｍ2 の条件で行なう。その後、不純物活性化のための熱処理（ＲＴＡ）を行なう。以上の処理により、ｎＭＩＳＦＥＴ形成領域Ｒｎには、ｎ型低濃度不純物拡散領域及びｎ型高濃度不純物拡散領域からなるソース・ドレイン領域３ａ，４ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐには、ｐ型低濃度不純物拡散領域及びｐ型高濃度不純物拡散領域からなるソース・ドレイン領域３ｂ，４ｂが形成される。
【００３１】
次に、図２（ｂ）に示す工程で、基板上に、シリコン窒化膜８ｘを表面が平坦になるように厚めに形成する。この時点では、シリコン窒化膜８ｘは、各ＭＩＳＦＥＴのゲート電極６ａ，６ｂの上面を覆っている。その後、リソグラフィーによりシリコン窒化膜８ｘ上にレジスト膜１２を形成し、レジスト膜１２をマスクとして、シリコン窒化膜８ｘをパターニングして、ｎＭＩＳＦＥＴ形成領域Ｒｎのみにシリコン窒化膜８ｘを残す。
【００３２】
次に、図２（ｃ）に示す工程で、レジスト膜１２を除去した後、シリコン窒化膜８ｘをエッチバックして、シリコン窒化膜８ｘのうちゲート電極６ａ上に位置する部分を除去し、さらに厚みを薄くして、厚さ約２０ｎｍの第１種内部応力膜８ａを形成する。つまり、第１種内部応力膜８ａは、ｎＭＩＳＦＥＴのゲート電極６ａの上には存在せず、ソース・ドレイン領域３ａ，４ａ上にだけ存在している。
【００３３】
次に、図３（ａ）に示す工程で、基板上に、ＴＥＯＳ膜８ｙを表面が平坦になるように厚めに形成する。この時点では、ＴＥＯＳ膜８ｙは、各ＭＩＳＦＥＴのゲート電極６ａ，６ｂの上面を覆っている。その後、リソグラフィーによりＴＥＯＳ膜８ｙ上にレジスト膜（図示せず）を形成し、レジスト膜をマスクとして、ＴＥＯＳ膜８ｙをパターニングして、ｐＭＩＳＦＥＴ形成領域Ｒｐの上にＴＥＯＳ膜８ｙを残す。
【００３４】
次に、図３（ｂ）に示す工程で、レジスト膜を除去した後、ＴＥＯＳ膜８ｙをエッチバックすることにより、ＴＥＯＳ膜８ｙのうちゲート電極６ａ，６ｂ上に位置する部分を除去し、さらに厚みを薄くして、第１種内部応力膜８ａとほぼ同じ厚さの第２種内部応力膜８ｂを形成する。つまり、第２種内部応力膜８ｂは、ｐＭＩＳＦＥＴのゲート電極６ｂ及び第１種内部応力膜８ａの上には存在せず、ソース・ドレイン領域３ｂ，４ｂにだけ存在している。
【００３５】
以上の工程により、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ上と、ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ上とに、互いに逆向きの応力を印加するための内部応力膜８ａ，８ｂがそれぞれ形成される。
【００３６】
次に、図３（ｃ）に示す工程で、基板上に、層間絶縁膜９を形成した後、リソグラフィー及びドライエッチングにより、層間絶縁膜９を貫通して、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａと、ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂと、各ゲート電極６ａ，６ｂとにそれぞれ到達するコンタクトホールを形成する。その後、各コンタクトホール内に金属（たとえばタングステン）を埋め込んで、コンタクトプラグ１１を形成する。さらに、層間絶縁膜９上に、アルミニウム合金膜等の金属膜を堆積した後、金属膜をパターニングしてコンタクトプラグ１１に接続される引き出し電極１０を形成する。これにより、各ＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂやゲート電極６ａ，６ｂが外部から電気的に接続可能になる。
【００３７】
本実施形態の製造方法において、２種類の内部応力膜８ａ，８ｂを形成する順序はどちらが先でもよく、各内部応力膜８ａ，８ｂが素子分離領域２の上やソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂ上で互いにオーバーラップしていてもよい。
【００３８】
−第１の実施形態の変形例−
図４（ａ）−（ｃ）は、第１の実施形態に係る第１〜第３の変形例を示す断面図である。
【００３９】
図４（ａ）に示す第１の変形例に係る半導体装置は、第１の実施形態におけるサイドウォール７を省略した構造を有している。また、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂは、いずれも低濃度不純物拡散領域を有しておらず、高濃度不純物拡散領域のみを含んでいる。その他の部分の構造は、第１の実施形態の半導体装置と同じである。この変形例によると、内部応力膜をつける際にサイドウォールが存在しないことから、ソース・ドレイン領域３ａ，４ａのうち各第１種内部応力膜８ａにそれぞれ接触している部分同士の間隔が短くなる。よって、チャネル領域１ｘ，１ｙに印加される応力が大きくなるので、第１の実施形態よりもさらに大きなキャリア移動度の向上効果が得られることになる。
【００４０】
図４（ｂ）に示す第２の変形例に係る半導体装置は、第１の実施形態におけるシリコン酸化膜からなるサイドウォール７に代えて、シリコン窒化膜からなる第１種内部応力膜８ａによってｎＭＩＳＦＥＴのゲート電極６ａの側面を覆い、ＴＥＯＳ膜からなる第２種内部応力膜８ｂによってｐＭＩＳＦＥＴのゲート電極６ｂの側面を覆った構造を有している。また、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂは、いずれも低濃度不純物拡散領域を有しておらず、高濃度不純物拡散領域のみを含んでいる。その他の部分の構造は、第１の実施形態の半導体装置と同じである。
【００４１】
この変形例によると、第１の変形例の作用効果に加えて、以下の作用効果が得られる。ｎＭＩＳＦＥＴにおいては、第１種内部応力膜８ａとゲート電極６ａとがゲート電極６ａのほぼ全側面で接触しているので、第１種内部応力膜８ａによってゲート電極６ａが下方に圧縮される。そして、ゲート電極６ａが下方に圧縮されることにより、チャネル領域１ｘにおいて、主面に垂直な方向に圧縮応力が生じ、ｎＭＩＳＦＥＴの電子の移動度がさらに向上する。
【００４２】
また、ｐＭＩＳＦＥＴにおいては、第２種内部応力膜８ｂとゲート電極６ｂとがゲート電極６ｂのほぼ全側面で接触しているので、第２種内部応力膜８ｂによってゲート電極６ｂが上方に引っ張られる。そして、ゲート電極６ａが上方に引っ張られることにより、チャネル領域１ｙにおいて、主面に垂直な方向に引張応力が生じ、ｐＭＩＳＦＥＴの正孔の移動度がさらに向上する。
【００４３】
したがって、この構造の場合、第１の変形例よりもさらに移動度の向上率が大きくなる。
【００４４】
図４（ｃ）に示す第３の変形例に係る半導体装置は、第１の実施形態におけるシリコン酸化膜からなるサイドウォール７に代えて、シリコン窒化膜からなる第１種内部応力膜８ａによってｎＭＩＳＦＥＴのゲート電極６ａの側面及び上面を覆い、ＴＥＯＳ膜からなる第２種内部応力膜８ｂによってｐＭＩＳＦＥＴのゲート電極６ｂの側面及び上面を覆った構造を有している。また、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂは、いずれも低濃度不純物拡散領域を有しておらず、高濃度不純物拡散領域のみを含んでいる。その他の部分の構造は、第１の実施形態の半導体装置と同じである。
【００４５】
この変形例によると、第２の変形例の作用効果に加えて、以下の作用効果が得られる。ｎＭＩＳＦＥＴにおいては、第１種内部応力膜８ａとゲート電極６ａとがゲート電極６ａのほぼ全側面及び上面で接触しているので、第１種内部応力膜８ａによってゲート電極６ａが下方に圧縮される作用がより大きくなる。そして、ゲート電極６ａがより強く下方に圧縮されることにより、チャネル領域１ｘにおいて、主面に垂直な方向に圧縮応力が生じ、ｎＭＩＳＦＥＴの電子の移動度がますます向上する。
【００４６】
また、ｐＭＩＳＦＥＴにおいては、第２種内部応力膜８ｂとゲート電極６ｂとがゲート電極６ｂのほぼ全側面及び上面で接触しているので、第２種内部応力膜８ｂによってゲート電極６ｂが上方に引っ張られる力がより大きくなる。そして、ゲート電極６ａがより強く上方に引っ張られることにより、チャネル領域１ｙにおいて、主面に垂直な方向に引張応力が生じ、ｐＭＩＳＦＥＴの正孔の移動度がますます向上する。
【００４７】
したがって、この構造の場合、第２の変形例よりもさらに移動度の向上率が大きくなる。
【００４８】
上記第１〜第３の変形例では、ソース・ドレイン領域として高濃度不純物領域のみの構造となっているが、低濃度不純物領域及び高濃度不純物領域からなるソース・ドレイン領域であっても良い。この場合、図２（ａ）に示すように、ゲート電極及びサイドウォールを用いて低濃度不純物領域、及び高濃度不純物領域を形成し、その後サイドウォールを除去してから図４（ａ）〜（ｃ）に示すように内部応力膜を形成すれば、低濃度不純物領域及び高濃度不純物領域からなるソース・ドレイン領域を形成することができる。
【００４９】
−第１の変形例の製造方法−
図５（ａ）−（ｄ）は、第１の実施形態における第１の変形例に係る半導体装置の製造工程を示す断面図である。
【００５０】
まず、図５（ａ）に示す工程に至るまでに、第１の実施形態における図２（ａ）に示す工程と同じ処理を行なって、活性領域１ａ，１ｂ，…を区画する素子分離領域２と、ゲート絶縁膜５と、ゲート電極６ａ，６ｂと、ｎ型高濃度不純物拡散領域のみを含むソース・ドレイン領域３ａ，４ａと、ｐ型高濃度不純物拡散領域のみを含むソース・ドレイン領域３ｂ，４ｂとを形成する。ここでは、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂは高濃度不純物拡散領域のみで形成しているが、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域であっても良い。この場合、図２（ａ）に示す工程によって、サイドウォールをマスクにして高濃度不純物拡散領域を形成した後、サイドウォールを除去することによって、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域を形成することができる。
【００５１】
次に、図５（ａ）に示す工程で、基板上に、シリコン窒化膜８ｘを表面が平坦になるように厚めに形成する。この時点では、シリコン窒化膜８ｘは、各ＭＩＳＦＥＴのゲート電極６ａ，６ｂの上面を覆っている。その後、リソグラフィーによりシリコン窒化膜８ｘ上にレジスト膜１２を形成し、レジスト膜１２をマスクとして、シリコン窒化膜８ｘをパターニングして、ｎＭＩＳＦＥＴ形成領域Ｒｎの上にシリコン窒化膜８ｘを残す。
【００５２】
次に、図５（ｂ）に示す工程で、レジスト膜１２を除去した後、シリコン窒化膜８ｘをエッチバックして、シリコン窒化膜８ｘのうちゲート電極６ａ上に位置する部分を除去し、さらに厚みを薄くして、厚さ約２０ｎｍの第１種内部応力膜８ａを形成する。つまり、第１種内部応力膜８ａは、ｎＭＩＳＦＥＴのゲート電極６ａの上には存在せず、ソース・ドレイン領域３ａ，４ａ上にだけ存在している。
【００５３】
次に、図５（ｃ）に示す工程で、基板上に、ＴＥＯＳ膜８ｙを表面が平坦になるように厚めに形成する。この時点では、ＴＥＯＳ膜８ｙは、各ＭＩＳＦＥＴのゲート電極６ａ，６ｂの上面を覆っている。
【００５４】
次に、図５（ｄ）に示す工程で、ＴＥＯＳ膜８ｙをエッチバックして、ＴＥＯＳ膜８ｙのうち第１種内部応力膜８ａ上とｐＭＩＳＦＥＴのゲート電極６ｂ上とに位置する部分を除去し、さらに厚みを薄くして、第１種内部応力膜８ａとほぼ同じ厚さを有する第２種内部応力膜８ｂを形成する。
【００５５】
以上の工程により、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ上と、ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ上とに、互いに逆向きの応力を印加するための内部応力膜８ａ，８ｂがそれぞれ形成される。
【００５６】
その後の工程の図示は省略するが、図３（ｃ）に示す工程と同様の工程により、層間絶縁膜の形成と、層間絶縁膜を貫通して、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ，及び各ゲート電極６ａ，６ｂにそれぞれ到達するコンタクトホールの形成と、コンタクトプラグの形成とを行なう。さらに、層間絶縁膜上に引き出し電極を形成することにより、各ＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂやゲート電極６ａ，６ｂが外部から電気的に接続可能になる。
【００５７】
本実施形態によれば、第１種内部応力膜８ａ及び第２種内部応力膜８ｂを形成することで、図４（ａ）に示す構造が得られる。したがって、サイドウォールが存在しないことから、ソース・ドレイン領域３ａ，３ｂのうち各第１種内部応力膜８ａにそれぞれ接触している部分同士の間隔が短くなる。よって、チャネル領域１ｘ，１ｙに印加される応力が大きくなるので、第１の実施形態よりもさらに大きなキャリア移動度の向上効果が得られることになる。活性領域１ａと第１種内部応力膜８ａの距離が近くなるので、活性領域１ａに生じる引張応力は大きくなる。
【００５８】
−第３の変形例の製造方法−
図６（ａ）−（ｃ）は、第１の実施形態における第３の変形例に係る半導体装置の製造工程を示す断面図である。
【００５９】
まず、図６（ａ）に示す工程に至るまでに、第１の実施形態における図２（ａ）に示す工程と同じ処理を行なって、活性領域１ａ，１ｂ，…を区画する素子分離領域２と、ゲート絶縁膜５と、ゲート電極６ａ，６ｂと、ｎ型高濃度不純物拡散領域のみを含むソース・ドレイン領域３ａ，４ａと、ｐ型高濃度不純物拡散領域のみを含むからなるソース・ドレイン領域３ｂ，４ｂとを形成する。ここでは、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂは高濃度不純物拡散領域のみで形成しているが、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域であっても良い。この場合、図２（ａ）に示す工程によって、サイドウォールをマスクにして高濃度不純物拡散領域を形成した後、サイドウォールを除去する。
【００６０】
次に、図６（ａ）に示す工程で、基板上に、ゲート電極６ａ，６ｂよりも薄い，厚さ約２０ｎｍのシリコン窒化膜を形成する。この時点では、シリコン窒化膜は、各ＭＩＳＦＥＴのゲート電極６ａ，６ｂの側面から上面を覆っている。その後、リソグラフィーによりシリコン窒化膜上にレジスト膜１２を形成し、レジスト膜１２をマスクとして、シリコン窒化膜をパターニングして、ｎＭＩＳＦＥＴ形成領域Ｒｎのみに、シリコン窒化膜からなる圧縮応力膜８ａを形成する。
【００６１】
次に、図６（ｂ）に示す工程で、レジスト膜１２を除去した後、基板上に、ゲート電極６ａ，６ｂよりも薄い，厚さ約２０ｎｍのＴＥＯＳ膜を形成する。この時点では、ＴＥＯＳ膜は、各ＭＩＳＦＥＴのゲート電極６ａ，６ｂの側面から上面を覆い、かつ、第１種内部応力膜８ａをも覆っている。次に、リソグラフィーによりＴＥＯＳ膜上にレジスト膜１３を形成し、レジスト膜１３をマスクとして、ＴＥＯＳ膜をパターニングして、ＴＥＯＳ膜のうちｐＭＩＳＦＥＴのゲート電極６ｂ上に位置する部分を除去し、素子分離領域２上で第１種内部応力膜８ａとオーバーラップする第２種内部応力膜８ｂを形成する。この時に、理想的には、第１種内部応力膜８ａと第２種内部応力膜８ｂとの重なりはないほうが好ましいが、素子分離領域２上やソース・ドレイン領域上で重なっていても、距離が離れているため第２種内部応力膜８ｂが活性領域１ａに与える応力は小さい。
【００６２】
以上の工程により、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ上と、ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ上とに、互いに逆向きの応力を印加するための内部応力膜８ａ，８ｂがそれぞれ形成される。
【００６３】
次に、図６（ｃ）に示す工程で、レジスト膜１３を除去し、第１の実施形態の図３（ｃ）に示す工程と同じ処理を行なって、層間絶縁膜９の形成と、層間絶縁膜９を貫通して、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ，及び各ゲート電極６ａ，６ｂにそれぞれ到達するコンタクトホールの形成と、コンタクトプラグ１１の形成とを行なう。さらに、層間絶縁膜９上に引き出し電極１０を形成することにより、各ＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂやゲート電極６ａ，６ｂが外部から電気的に接続可能になる。
【００６４】
シリコン窒化膜からなる第１種内部応力膜８ａによってｎＭＩＳＦＥＴのゲート電極６ａの側面及び上面を覆い、ＴＥＯＳ膜からなる第２種内部応力膜８ｂによってｐＭＩＳＦＥＴのゲート電極６ｂの側面及び上面を覆った構造を有している。その他の部分の構造は、第１の実施形態の半導体装置と同じである。
【００６５】
この変形例によると、以下の作用効果が得られる。ｎＭＩＳＦＥＴにおいては、第１種内部応力膜８ａとゲート電極６ａとがゲート電極６ａのほぼ全側面及び上面で接触しているので、第１種内部応力膜８ａによってゲート電極６ａが下方に強く圧縮される。そして、ゲート電極６ａが下方に圧縮されることにより、チャネル領域１ｘにおいて、主面に垂直な方向に圧縮応力が生じる。本実施形態では、Ｓｉ（１００）基板を用い、電子の移動方向が［０１１］であるので、この圧縮応力によって、ｎＭＩＳＦＥＴの電子の移動度がさらに向上する。
【００６６】
また、ｐＭＩＳＦＥＴにおいては、第２種内部応力膜８ｂとゲート電極６ｂとがゲート電極６ｂのほぼ全側面及び上面で接触しているので、第２種内部応力膜８ｂによってゲート電極６ｂが上方に強く引っ張られる。そして、ゲート電極６ａが上方に引っ張られることにより、チャネル領域１ｙにおいて、主面に垂直な方向に引張応力が生じる。本実施形態では、Ｓｉ（１００）基板を用い、正孔の移動方向が［０１１］であるので、この引張応力によって、ｐＭＩＳＦＥＴの正孔の移動度がさらに向上する。
【００６７】
さらに、本実施形態の製造方法の場合、シリコン窒化膜から第１種内部応力膜８ａを形成する工程と、ＴＥＯＳ膜から第２種内部応力膜８ｂを形成する工程とにおいて、エッチバックの代わりにパターニングを行なうので、より簡単な製造方法になる。
【００６８】
（第２の実施形態）
図７（ａ）−（ｄ）および図８（ａ）−（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００６９】
まず、図７（ａ）に示す工程で、半導体基板１の一部にトレンチの形成と埋め込み酸化膜の形成とを行なって、活性領域１ａ，１ｂ，…を区画する素子分離領域２を形成する。
【００７０】
次に、図７（ｂ）に示す工程で、基板上に、シリコン窒化膜をゲート電極よりも厚めに形成する。この時点では、各ＭＩＳＦＥＴのゲート電極は形成されていないので、シリコン窒化膜は各活性領域１ａ，１ｂ及び素子分離領域２を覆っている。その後、リソグラフィーによりシリコン窒化膜の上にレジスト膜１２を形成し、レジスト膜１２をマスクとして、シリコン窒化膜をパターニングして、ｎＭＩＳＦＥＴ形成領域Ｒｎのみにシリコン窒化膜からなる第１種内部応力膜８ａを形成する。
【００７１】
次に、図７（ｃ）に示す工程で、基板上に、ＴＥＯＳ膜をゲート電極よりも厚めに形成する。この時点においても、各ＭＩＳＦＥＴのゲート電極は形成されていないので、ＴＥＯＳ膜は第１種内部応力膜８ａ，活性領域１ｂ及び素子分離領域２を覆っている。その後、リソグラフィーによりＴＥＯＳ膜上にレジスト膜１３を形成し、レジスト膜１３をマスクとして、ＴＥＯＳ膜をパターニングして、ｐＭＩＳＦＥＴ形成領域ＲｐにＴＥＯＳ膜からなる第２種内部応力膜８ｂを形成する。このとき、素子分離領域２上で、第１種内部応力膜８ａと第２種内部応力膜８ｂとがオーバーラップしている。
【００７２】
次に、図７（ｄ）に示す工程で、第１種内部応力膜８ａ及び第２種内部応力膜８ｂの上に、リソグラフィーにより、各ＭＩＳＦＥＴのゲート形成領域を開口してなるレジスト膜１４を形成し、レジスト膜１４をマスクとして、第１種内部応力膜８ａ及び第２種内部応力膜８ｂをエッチングして、半導体基板１の上面に達する溝６ｘ，６ｙを形成する。このとき、活性領域１ａのうちのチャネル領域１ｘには、第１種内部応力膜８ａによって横方向の引張応力が生じ、活性領域１ｂのうちのチャネル領域１ｙには圧縮応力が生じる。
【００７３】
次に、図８（ａ）に示す工程で、レジスト膜１４を除去した後、半導体基板１のうち溝６ｘ，６ｙの底面に露出している領域の熱酸化を行なって、ゲート絶縁膜５を形成する。次に、溝６ｘ，６ｙ内及び第１種内部応力膜８ａ及び第２種内部応力膜８ｂの上にポリシリコン膜６をその上面がほぼ平坦になる厚さまで堆積する。
【００７４】
次に、図８（ｂ）に示す工程で、ポリシリコン膜６をエッチバックして、第１種内部応力膜８ａ及び第２種内部応力膜８ｂの上方に位置する部分を除去し、各溝６ｘ，６ｙ内にポリシリコン膜を埋め込んで、ゲート電極６ａ，６ｂを形成する。さらに、リソグラフィー及びイオン注入を行なって、ｎＭＩＳＦＥＴ形成領域Ｒｎのゲート電極８ａにはｎ型不純物を、ｐＭＩＳＦＥＴ形成領域Ｒｐのゲート電極８ｂにはｐ型不純物をそれぞれドープして、各ゲート電極６ａ，６ｂを低抵抗化する。
【００７５】
次に、図８（ｃ）に示す工程で、選択的エッチングにより内部応力膜８ａ，８ｂを除去した後、リソグラフィー及び各ゲート電極６ａ，６ｂをマスクとしたイオン注入を行なって、ｎＭＩＳＦＥＴ形成領域Ｒｎにはｎ型不純物を、ｐＭＩＳＦＥＴ形成領域Ｒｐにはｐ型不純物をそれぞれ注入する。これにより、ｎＭＩＳＦＥＴのｎ型高濃度不純物拡散領域のみを含むソース・ドレイン領域３ａ，４ａと、ｐＭＩＳＦＥＴのｐ型高濃度不純物拡散領域のみを含むソース・ドレイン領域３ｂ，４ｂとを形成する。内部応力膜８ａ，８ｂによって各チャネル領域１ｘこｍ１ｙに与えられていた応力は、内部応力膜８ａ，８ｂを除去することにより減少する。しかし、チャネル領域１ｘ，１ｙに応力が発生している状態でゲート絶縁膜６が形成されるので、ゲート絶縁膜５の直下の領域であるチャネル領域１ｘ，１ｙの応力をゲート絶縁膜５が保持することになる。例えば、半導体基板１としてＳｉ（１００）基板を用い、ゲート絶縁膜５としてシリコン酸化膜を用いたとき、内部応力膜８ａ，８ｂを除去すると、シリコン酸化膜とＳｉ（１００）基板のヤング率の比が１：３なので、チャネル領域１ｘ，１ｙ中の応力は４分の１に減少する。引張応力や圧縮応力を大きく保つためには、ヤング率がＳｉ（１００）基板よりも大きな絶縁性材料をゲート絶縁膜５として用いればよい。ヤング率がＳｉ（１００）基板よりも大きい絶縁性材料としては、たとえばシリコン窒化膜がある。ここでは、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂは高濃度不純物拡散領域のみで形成しているが、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域であっても良い。この場合、ゲート電極をマスクにして低濃度イオン注入により低濃度不純物領域を形成した後、ゲート電極の側面上にサイドウォールを形成し、その後サイドウォールをマスクにして高濃度イオン注入により高濃度不純物拡散領域を形成すれば良い。
【００７６】
次に、図８（ｄ）に示す工程で、第１の実施形態の図３（ｃ）に示す工程と同様の処理を行なって、層間絶縁膜９の形成と、層間絶縁膜９を貫通して、ｎＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，ｐＭＩＳＦＥＴのソース・ドレイン領域３ｂ，４ｂ，及び各ゲート電極６ａ，６ｂにそれぞれ到達するコンタクトホールの形成と、コンタクトプラグ１１の形成とを行なう。さらに、層間絶縁膜９上に引き出し電極１０を形成することにより、各ＭＩＳＦＥＴのソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂやゲート電極６ａ，６ｂが外部から電気的に接続可能になる。
【００７７】
本実施形態によれば、第１の実施形態に比べて以下のような利点がある。第１の実施形態においては、チャネル領域１ｘ，１ｙに応力を生じさせるときに、ゲート電極６ａ，６ｂが存在しているので、第１種内部応力膜８ａ及び第２種内部応力膜８ｂがチャネル領域１ｘ、１ｙに生じさせようとする応力がゲート電極６ａ，６ｂに遮られて減少する可能性がある。それに対し、本実施形態では、図７（ｄ）に示す工程で、溝６ｘ，６ｙを形成したときには、内部応力膜８ａ，８ｂと接する部材としては、半導体基板１しかないので、チャネル領域１ｘ，１ｙに生じる応力が大きくなる。
【００７８】
なお、本実施形態においては、ゲート電極８ａ，８ｂとして、不純物がドープされたポリシリコン膜を用いている。しかし、ゲート電極８ａ，８ｂを形成するための膜として、ポリシリコン膜に代えて、不純物をドープしなくても導電性がある膜（たとえば，銅膜，タングステン膜，コバルト膜，ニッケル膜などの金属膜）を用いることにより、後にイオン注入する必要がなくなり、工程の簡素化を図ることができる。
【００７９】
また、本実施形態においては、ソース・ドレイン領域３ａ，４ａ，３ｂ，４ｂを形成するためのイオン注入を行なうために、内部応力膜８ａ，８ｂを除去している。しかし、内部応力膜８ａ，８ｂの厚さが薄ければ、不純物イオンを内部応力膜８ａ，８ｂ越しに半導体基板１内に注入することができるので、内部応力膜８ａ，８ｂを除去することなく残しておくこともできる。
【００８０】
また、図８（ａ）に示す工程では、ゲート絶縁膜を形成するために半導体基板の露出している表面部を熱酸化したが、ＣＶＤ又はＰＶＤによってゲート絶縁膜を堆積することも可能である。その場合、ゲート電極６ａ，６ｂの側面上にゲート絶縁膜用の絶縁膜（たとえばシリコン酸化膜）が残るが、この側面上の膜はサイドウォールとして残しても不具合はない。
【００８１】
（第３の実施形態）
図９（ａ），（ｂ）は、それぞれ順に、第３の実施形態における半導体装置中の１つのＭＩＳＦＥＴの平面図、及びIX-IX 線断面（ゲート幅方向断面）における構造を示す断面図である。本実施形態においては、ＭＩＳＦＥＴのゲート幅方向，つまり半導体基板の主面に平行かつキャリアの移動方向に垂直な方向に応力を生じさせるための構造について説明する。
【００８２】
図９（ａ），（ｂ）に示すように、Ｓｉ（１００）基板である半導体基板１の活性領域１７には、ゲート絶縁膜５，ゲート電極１５及びソース・ドレイン領域３，４を備えているＭＩＳＦＥＴが設けられている。ＭＩＳＦＥＴは、ｎＭＩＳＦＥＴ又はｐＭＩＳＦＥＴのいずれでもよい。また、ゲート電極１５の両端部には、ゲート電極１５の側面，端面及び上面から半導体基板１及び素子分離領域２に跨る，シリコン窒化膜からなる第１種内部応力膜１６，１６が設けられている。
【００８３】
本実施形態においては、第１種内部応力膜１６により、ソース・ドレイン領域３，４のうち第１種内部応力膜１６の直下方に位置する両端部に圧縮応力が生じ、ソース・ドレイン領域３，４のうち上部に第一種内部応力膜１６が存在しない領域は、ゲート幅方向に引っ張り応力が生じる。さらに、ゲート電極１５も両端部が第一種内部応力膜１６により圧縮されることでゲート電極１５の第一種内部応力膜１６が存在しない部分ではゲート幅方向に引張応力が生じる。その結果、チャネル領域１７ｘには、引っ張り応力を受けているソース・ドレイン領域３，４による応力と引っ張り応力を受けているゲート電極１５に釣られて引っ張られることによる応力が発生し、ゲート幅方向に大きな引張応力が生じる。この引張応力の方向は、半導体基板１の主面に平行な方向で、かつ、キャリアの移動する方向に直交する方向である。半導体基板１としてＳｉ（１００）基板を用い、ゲート長方向を［０１１］方向に設定した場合、チャネル領域１７ｘを走行するキャリアが電子，正孔のいずれであっても（つまりｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴのいずれにおいても）、ピエゾ抵抗効果によってキャリア移動度が向上する。
【００８４】
なお、図９（ａ），（ｂ）に示す構造では、２つの第１種内部応力膜１６，１６がゲート電極１５の各端部における側面及び上面を覆っているが、第１種内部応力膜１６，１６がゲート電極１５の側面のみを覆っていても、チャネル領域１７ｘにおけるゲート幅方向の引張応力を生じさせることができる。
【００８５】
さらに、第１種内部応力膜１６がゲート電極１５の一方の端部のみに設けられている場合でも、チャネル領域１７ｘにある程度の引張応力を生じさせることが可能である。
【００８６】
また、この構造に加えて、ゲート電極１５の両端部の下方に第１種内部応力膜が設けられていてもよい。
【００８７】
【発明の効果】
以上のように、本発明は、内部応力膜により半導体基板に応力を生じさせることで、現在の半導体製造工程に親和性のある製造工程を使って、半導体基板上の任意の位置に応力を生じさせる事ができ、キャリアの移動度を高めることができる。
【図面の簡単な説明】
【図１】第１の実施形態における半導体装置の断面図である。
【図２】（ａ）−（ｃ）は、第１の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。
【図３】（ａ）−（ｃ）は、第１の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。
【図４】（ａ）−（ｃ）は、第１の実施形態に係る第１〜第３の変形例を示す断面図である。
【図５】（ａ）−（ｄ）は、第１の実施形態における第１の変形例に係る半導体装置の製造工程を示す断面図である。
【図６】（ａ）−（ｃ）は、第１の実施形態における第３の変形例に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）−（ｄ）は、第２の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。
【図８】（ａ）−（ｄ）は、第２の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。
【図９】（ａ），（ｂ）は、それぞれ順に、第３の実施形態における半導体装置中の１つのＭＩＳＦＥＴの平面図、及びIX-IX 線断面（ゲート幅方向断面）における構造を示す断面図である。
【符号の説明】
１ 半導体基板
１ａ，１ｂ 活性領域
１ｘ，１ｙ チャネル領域
２ 素子分離領域
３ ソース領域
４ ドレイン領域
５ ゲート絶縁膜
６ ポリシリコン膜
６ａ，６ｂ ゲート電極
６ｘ，６ｙ 溝
７ サイドウォール
８ａ 第１種内部応力膜
８ｂ 第２種内部応力膜
８ｘ シリコン窒化膜
８ｙ ＴＥＯＳ膜
９ 層間絶縁膜
１０ 引き出し電極
１１ コンタクト
Ｒｎ ｎＭＩＳＦＥＴ形成領域
Ｒｐ ｐＭＩＳＦＥＴ形成領域
１２ レジスト膜
１３ レジスト膜
１４ レジスト膜
１５ ゲート電極
１６ 第１種内部応力膜
１７ 活性領域
１７ｘ チャネル領域

Claims (7)

  1. 半導体基板の活性領域にＭＩＳＦＥＴを設けてなる半導体装置であって、
    上記ＭＩＳＦＥＴは、
    上記活性領域の上に設けられたゲート絶縁膜と、
    上記ゲート絶縁膜の上に設けられたゲート電極と、
    上記ゲート電極の側面上に形成されたサイドウォールと、
    上記活性領域のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、
    上記ソース・ドレイン領域の双方の領域における上記サイドウォールの側方に位置する部分の上に形成され、上記活性領域のうち上記ソース・ドレイン領域間に挟まれる領域であるチャネル領域におけるゲート長方向に実質的に平行な方向に応力を生じさせる内部応力膜とを備え、
    上記内部応力膜は、上記ゲート電極の上面上には形成されていない，半導体装置。
  2. 請求項１記載の半導体装置において、
    上記ＭＩＳＦＥＴがｎＭＩＳＦＥＴであり、
    上記内部応力膜は、上記チャネル領域におけるゲート長方向に実質的に平行な方向に引張応力を生じさせるものである，半導体装置。
  3. 請求項２記載の半導体装置において、
    上記内部応力膜は、シリコン窒化膜からなる，半導体装置。
  4. 請求項１記載の半導体装置において、
    上記ＭＩＳＦＥＴがｐＭＩＳＦＥＴであり、
    上記内部応力膜は、上記チャネル領域におけるゲート長方向に実質的に平行な方向に圧縮応力を生じさせるものである，半導体装置。
  5. 請求項４記載の半導体装置において、
    上記内部応力膜は、ＴＥＯＳ膜からなる，半導体装置。
  6. 請求項２記載の半導体装置において、
    上記半導体基板は、他の活性領域を有しており、
    上記他の活性領域の上に設けられた他のゲート絶縁膜と、上記他のゲート絶縁膜の上に設けられた他のゲート電極と、上記他の活性領域のうち上記他のゲート電極の両側方に位置する領域に設けられた他のソース・ドレイン領域とを有するｐＭＩＳＦＥＴと、
    上記他のソース・ドレイン領域の上に形成され、上記他の活性領域のうち上記他のソース・ドレイン領域間に挟まれる領域である他のチャネル領域におけるゲート長方向に実質的に平行な方向に圧縮応力を生じさせる他の内部応力膜とをさらに備え、
    上記他の内部応力膜は、上記他のゲート電極の上面上には形成されていない，半導体装置。
  7. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
    上記半導体基板の主面は実質的に｛１００｝面であり、
    上記ＭＩＳＦＥＴの上記ゲート電極のゲート長方向は、実質的に＜０１１＞方向である，半導体装置。
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