JP2000031474A

JP2000031474A - 半導体装置の製造方法

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Publication number: JP2000031474A
Application number: JP10194351A
Authority: JP
Inventors: Minoru Fujiwara; 実藤原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-07-09
Filing date: 1998-07-09
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】自己整合的な形成工程の利用、高信頼性をもっ
てゲート電極材及び拡散層の低抵抗化及び接合容量の低
減を実現する半導体装置の製造方法の提供。【解決手段】素子分離領域２が形成されたシリコン基板
１上の犠牲酸化膜３の上にポリシリコン膜５を形成し、
ゲート電極を形成するためパターニングする。露出した
領域を介して基板に不純物を導入しチャネル領域６を形
成する。チャネル領域上の犠牲酸化膜３を選択的に除去
し、ポリシリコン膜５とエッチング選択比の異なるゲー
ト絶縁膜となる絶縁膜７をチャネル領域６上の基板及び
ポリシリコン膜５上に被覆する。後の工程で、この絶縁
膜７上に溝内を埋めるようにゲート電極材及びキャップ
材を形成し、その後、ソース，ドレイン領域を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＩＳ型電界効
果トランジスタ（ＭＩＳＦＥＴ）を用いた半導体装置の
製造方法に係り、特に高速動作が要求される、例えば相
補型ＭＩＳＦＥＴ等の半導体装置の製造方法に関する。

【０００２】

【従来の技術】ＭＩＳ型電界効果トランジスタ（ＭＩＳ
ＦＥＴ）は、その構造を微細化することによって集積度
が向上されると共に高速動作性能が向上される。素子の
微細化は、フォトリソグラフィの解像度の向上と、セル
フアライン技術を含む微細加工技術の発展に伴って達成
される。また、高速動作性能の向上は、微細化の利点を
生かすために、寄生成分（抵抗Ｒ、容量Ｃ等）の低減を
伴って達成される。

【０００３】例えば、ゲートにおけるＲＣの遅延は、ゲ
ート電極構造が同じ場合、ゲート長の微細化に伴うゲー
ト抵抗の増大によって大きくなる。そのため、素子が微
細化されるに伴い、タングステン膜等から構成される、
より低抵抗な電極材料を用いることが必要である。ま
た、シリサイド技術は、拡散層抵抗を低減することがで
きるため、動作の高速化にとって有効な手段である。

【０００４】このように、素子の製造では、高集積化と
共に高速化が同時に要求される。この要求に応えるに
は、ゲート電極材及び拡散層の抵抗を低減することが望
ましいが、従来の素子構造の製造方法においてはこれら
を同時に実施することは困難である。

【０００５】図２１（ａ）〜（ｃ）は、それぞれ従来の
製造方法の一例を工程順に説明するための断面図であ
る。図２１（ａ）に示されるように、シリコン基板１０
１上に素子分離領域１０２を形成し、ゲート絶縁膜１０
３を形成した後、ポリシリコン膜１０４及びシリコン窒
化膜１０５を堆積し、フォトリソグラフィ法によってパ
ターニングする。次に、イオン注入によるソース，ドレ
イン領域１０６を形成する。

【０００６】その後、図２１（ｂ）に示すように、ＣＶ
Ｄ法を用いてシリコン酸化膜１０７を堆積し、化学的機
械的研磨法（chemical mechanical polish）を用いて平
坦化する。次に、図２１（ｃ）に示すように、シリコン
窒化膜１０５を除去してタングステン等のメタル１０８
を埋め込む。その後、平坦化してポリシリコン／メタ
ル、いわゆるポリメタル構造のゲート電極を形成する。

【０００７】このような製造方法では、ソース，ドレイ
ンを形成した後、絶縁膜（層間絶縁膜）を堆積してから
ゲート電極材を埋め込むため、ソース、ドレイン領域の
シリサイド化が行えず、拡散層の抵抗が低減しない。

【０００８】図２２には他の製造方法例を示す。ポリシ
リコン膜２０４、タングステン等のメタル２０５を含む
ポリメタル構造の上にシリコン窒化膜２０６を積層し、
さらにフォトレジストを形成し、反応性イオンエッチン
グ法を用いてゲート電極を形成する場合である。

【０００９】ゲート電極形成後、図示しないレジスト膜
が除去される。レジスト膜の除去は硫酸、過酸化水素水
等の処理薬液を用いて行われるが、その時、ゲート電極
のメタル材（２０５）は露出しており、上記処理薬液に
さらされることになる。メタル材（２０５）は、硫酸、
過酸化水素水等の処理薬液に対し耐性がなく、酸化、溶
解に至り、問題である。対策として、例えば、ゲート電
極の加工後、なるべく早い段階で絶縁膜による保護が必
要となる。

【００１０】しかしながら、こうした対策を講じた場合
でもポリシリコン／メタルまたはメタルのみから構成さ
れるゲート電極の、ゲート保護膜として用いられる絶縁
膜に、ピンホール等の欠陥が存在することが少なくな
い。このため、上記のような後の処理で処理薬品が侵入
しメタル部が酸化、溶解してしまうという恐れがある。

【００１１】一方、接合容量を低減するための対策とし
ては、例えばゲート電極の周辺に限定的にチャネルイオ
ン注入を行っているが、マスク合わせのマージンが必要
なため、接合容量が大幅には改善されない。

【００１２】

【発明が解決しようとする課題】このように従来、集積
化に伴う半導体素子の性能向上には、ゲート電極材及び
拡散層の低抵抗化が重要であり、それには、ポリメタル
またはメタルゲートを用い、かつ拡散層をシリサイド化
する構成が望ましい。しかし、現状の製造工程でポリメ
タルまたはメタルゲートと拡散層のシリサイド化の両者
を実現することは、製造過程で信頼性を損なう恐れがあ
り、困難である。また、接合容量の低減のためのチャネ
ルイオン注入にも改善の余地がある。

【００１３】この発明の課題は、上記のような事情を考
慮し、自己整合的な形成工程を利用し、かつ信頼性を維
持しつつ、ゲート電極材及び拡散層の低抵抗化及び接合
容量のいっそうの低減を実現する半導体装置の製造方法
を提供することにある。

【００１４】

【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に素子分離領域を形成する工程と、前
記半導体基板上に犠牲膜を形成する工程と、前記犠牲膜
上にこの犠牲膜とエッチングの選択比が異なるパターニ
ング用の堆積膜を形成する工程と、ゲート電極をチャネ
ル領域上に形成するため前記堆積膜をパターニングし、
前記チャネル領域における前記犠牲膜を露出させる工程
と、前記チャネル領域における前記半導体基板及び前記
堆積膜上に少なくともこの堆積膜とエッチング選択比の
異なる絶縁膜を被覆して表面が前記絶縁膜でなる溝を形
成する工程と、前記半導体基板上の前記絶縁膜をゲート
絶縁膜とし、このゲート絶縁膜上の前記溝内を少なくと
もゲート電極材及びキャップ材で埋め込む工程と、前記
犠牲膜上の堆積膜を選択的に除去した後、前記犠牲膜を
介して不純物を導入しソース，ドレイン領域を形成する
工程とを具備したことを特徴とする。

【００１５】この発明では、犠牲膜とエッチングの選択
比が異なるパターニング用の堆積膜を形成するので、パ
ターニングしたゲート電極の形状を損なうことなく、ソ
ース，ドレイン領域の形成されるべき場所の堆積膜を、
基板にダメージを与えないように除去できる。また、ゲ
ート絶縁膜を含む絶縁膜の溝によって、ゲート電極材上
面のキャップ材を形成した時点でゲート電極上部及び側
部が絶縁膜によって保護されることになる。

【００１６】

【発明の実施の形態】図１は、この発明のＭＩＳ型半導
体装置の製造方法の最も特徴的な構成を示す工程途中の
断面図である。素子分離領域（２）が形成された半導体
基板（１）上に犠牲膜（３）が形成される。この犠牲膜
（３）上にこの犠牲膜とエッチングの選択比が異なるパ
ターニング用の堆積膜（５）が形成される。ゲート電極
を形成するためこの堆積膜（５）をパターニングし、こ
れによる犠牲膜の露出した領域を介して基板に不純物を
導入しチャネル領域（６）を形成する。

【００１７】次に、チャネル領域上の犠牲膜（３）を選
択的に除去し、チャネル領域（６）上の基板（１）及び
堆積膜（５）上に少なくともこの堆積膜（５）とエッチ
ング選択比の異なる絶縁膜（７）を被覆して表面がこの
絶縁膜（７）でなる溝（８）を形成する。この基板上の
絶縁膜（７）はゲート絶縁膜となり、このゲート絶縁膜
上に溝内を埋めるように図示しないゲート電極材及びキ
ャップ材を形成するのである。その後、図示しないが、
ソース，ドレイン領域を形成するため、堆積膜（５）は
選択的に除去される。

【００１８】上記構成を達成する方法によれば、堆積膜
（５）のパターニングにより、自己整合的にゲート電極
直下に限定的にチャネルのイオン注入が行える。また、
チャネル領域（６）における犠牲膜（３）の除去後、表
面が絶縁膜（７）でなる溝（８）を形成することから、
ゲート電極材の上面のキャップ材を形成した時点でゲー
ト電極上部及び側部が絶縁膜によって保護されることに
なる。さらに、犠牲膜（３）と堆積膜（５）はエッチン
グの選択比が異なるので、ゲート電極を残したまま基板
（１）及び素子分離領域（２）にダメージを与えること
なく、ソース，ドレイン領域を形成すべき場所の堆積膜
（５）を除去できる。

【００１９】上記を踏まえて、より具体的な実施形態を
以下に説明する。図２〜図１１は、この発明の第１の実
施形態に係るＭＩＳ型半導体装置の製造方法を工程順に
示す断面図である。図２に示すように、シリコン基板１
上に素子分離領域２を形成する。ここでは埋め込み素子
分離法、いわゆるＳＴＩ（Shallow Trench Isolation）
により素子分離領域２を形成する例を示している。その
後、ウェルイオン注入とチャネルイオン注入のための犠
牲酸化膜３を形成する。次に、素子分離領域２に囲まれ
た素子領域においてこの犠牲酸化膜３を介して前記シリ
コン基板内へイオン注入し、ウェル領域４を形成する。

【００２０】なお、素子分離領域２は、上記ＳＴＩとは
別の方法、例えばＬＯＣＯＳ法によって形成してもよ
い。また、ウェル領域４は、シリコン基板の導電型と逆
導電型、または同一導電型のものが考えられる。またこ
のウェル領域の形成を省略する工程も考えられる。

【００２１】次に、図３に示すように、犠牲酸化膜３上
にこの犠牲酸化膜３とエッチング選択比の異なるパター
ニング用の堆積膜、例えばポリシリコン膜５を堆積す
る。次に、図４に示すように、ポリシリコン膜５におい
て、ゲート電極を形成する領域が除去される。すなわ
ち、フォトリソグラフィ法により、レジスト膜（図示せ
ず）をゲート電極の領域に関しパターニングし、そのレ
ジスト膜をマスクにしてＲＩＥ（反応性イオンエッチン
グ）法により、ポリシリコン膜５を加工する。次に、上
記犠牲酸化膜３の露出した領域を介して基板にイオン注
入し、チャネル領域６を形成する。

【００２２】次に、図５に示すように、ウェットエッチ
ングにより犠牲酸化膜３を選択的に除去して基板１を露
出させる。次に、図６に示すように、窒化法によりシリ
コン窒化膜７を形成する。これにより、チャネル領域６
上のシリコン基板１及びポリシリコン膜５がシリコン窒
化膜７で被覆され、表面がシリコン窒化膜７でなる溝８
が形成される。

【００２３】次に、図７に示すように、溝８底部にＷＮ
（窒化タングステン）等のバリアメタル１１、ゲート電
極となるＷ（タングステン）等のメタル１２を順次積層
し、化学的機械的研磨法により、溝上部を平坦化、さら
にエッチバックを行う。そして、図８に示すように、ゲ
ート電極材（１１，１２）を覆うようにキャップ材１３
を堆積し、ポリシリコン膜５をストッパとした化学的機
械的研磨法によってキャップ材１３上面を平坦化する。

【００２４】なお、キャップ材１３は、少なくともメタ
ル１２と接触する最下層がシリコン窒化膜となるように
し、後の処理における金属の酸化、溶解を防ぐ。ここで
のキャップ材１３は、例えばシリコン窒化膜の単層、ま
たはシリコン窒化膜／シリコン酸化膜／シリコン窒化膜
の積層等である。

【００２５】次に、図９に示すように、例えばウェット
エッチングにより犠牲酸化膜３上のポリシリコン膜５を
選択的に除去し、ゲート電極側面のシリコン窒化膜７及
び犠牲酸化膜３を露出させる。その後、ソース，ドレイ
ンのエクステンション９（ソース，ドレインの低濃度で
浅い領域）をイオン注入によって形成する。

【００２６】次に、図１０に示すように、シリコン窒化
膜、シリコン酸化膜等の絶縁膜を堆積し、ＲＩＥ法を用
いてゲートの側壁に上記絶縁膜を残すことによりゲート
側壁１４を形成する。その後、イオン注入によりソー
ス，ドレイン領域１０を形成する。

【００２７】次に、図１１に示すように、ソース，ドレ
イン領域１０上の犠牲酸化膜３を除去した後、Ｃｏ、Ｔ
ｉ等の膜をスパッタ法により堆積し、熱処理することで
シリサイド１５を形成する。これにより、ＭＩＳ型半導
体装置が完成する。

【００２８】上記構成によれば、次のような利点が得ら
れる。 (a) 犠牲酸化膜３とエッチング選択比の異なる例えばポ
リシリコン膜５を堆積する。これにより、ポリシリコン
膜５は、ゲート電極を形成する領域のみ除去されるよう
に加工できる。このポリシリコン膜５のパターンを利用
してゲート電極直下の基板に限定的にかつ自己整合的に
チャネル領域６が形成できる。この結果、接合容量が低
減される。

【００２９】(b) 犠牲酸化膜３とエッチング選択比の異
なるポリシリコン膜５を堆積するので、ゲート絶縁膜の
形成前に、ウェットエッチングで犠牲膜を除去すること
ができる。これにより、シリコン基板へのダメージが低
減され、信頼性が向上する。

【００３０】(c) ゲート電極材上を覆うキャップ材１３
を形成した時点でゲート電極上部及び側部が絶縁膜によ
って保護された状態になる。これにより、後の処理工程
等において、メタルゲート材の酸化、溶解を防ぐことが
できる。すなわち、ゲート側壁１４形成以前において、
ゲート電極側面は、先にできあがっている絶縁膜によっ
て必然的に覆われるように形成される。よって、メタル
で構成されるゲート電極の保護に高信頼性をもたらす。

【００３１】また、メタルを含むゲート電極上のキャッ
プ材１３の最下層の膜をシリコン窒化膜とした積層膜
（例えばシリコン窒化膜／シリコン酸化膜／シリコン窒
化膜の積層等）とすれば、シリコン窒化膜の欠陥による
ピンホール等を原因とするメタルの酸化、溶解が抑止さ
れる。

【００３２】(d) 犠牲酸化膜３上のポリシリコン膜５
は、ＳｉＯ₂ 等の絶縁物とエッチング選択比が異なるた
め、その除去の際にシリコン基板１や素子分離領域２ま
でもが後退することがなく、絶縁物を埋め込んだ素子分
離領域２と素子領域との平坦性を保つことができる。

【００３３】(e) シリコン基板１上の犠牲酸化膜３は、
後で形成するゲート絶縁膜に関係なく厚く形成すること
ができる。これにより、犠牲酸化膜３は、ＲＩＥ法によ
ってゲート側壁を形成する際、エッチングストッパとし
て十分に作用し、基板にダメージを与えない。

【００３４】(f) チャネル領域６上に自己整合的にゲー
ト電極を形成した後には、犠牲酸化膜３上のポリシリコ
ン膜５は除去され、ソース，ドレイン領域上のシリサイ
ド形成が可能になる。

【００３５】(g) ゲート絶縁膜をシリコン窒化膜７で形
成する利点として、高誘電率に起因する実効膜厚の低減
が達成され、半導体装置の性能向上が期待できる。ま
た、上記の例ではメタルゲートを用いたが、仮に、ゲー
ト電極がＢ（ボロン）をイオン注入したポリシリコン膜
の場合、窒化膜をゲート絶縁膜として用いることによ
り、シリコン基板へのＢの突き抜けが防止できる。

【００３６】(h) ゲート電極材（１１，１２）がメタル
からなる。メタルゲートを用いることにより、ゲート抵
抗が低減されるため、高速動作性能が向上される。ま
た、メタルをゲート電極に使用すると、ゲート電極の空
乏化が抑制されるので、実効的なゲート絶縁膜厚の低減
が達成され、電流駆動力が向上する。

【００３７】なお、上記のような利点を得るための犠牲
酸化膜３とポリシリコン膜５は互いにエッチング選択比
が異なる関係であればよく、他の組合わせでもかまわな
い。ただし、ポリシリコン膜の代替物質は、ゲート絶縁
膜としてゲート電極側部をも被覆する絶縁膜（ここで
は、シリコン窒化膜７）とも、エッチング選択比が異な
るものがよい。

【００３８】また、ゲート絶縁膜の形成前、シリコン基
板１へのダメージを最小限にするため、ウェットエッチ
ングで犠牲酸化膜３を部分的に除去したが、例えばドラ
イエッチング等の他の除去方法でも、基板へのダメージ
が抑えられればかまわない。

【００３９】次に、図１２、図１３は、この発明の第２
の実施形態に係るＭＩＳ型半導体装置の製造方法を工程
順に示す断面図である。製造途中の工程は、第１の実施
形態の図２〜図５と同様である。すなわち、第１の実施
形態と同様にチャネル領域６を形成し、ウェットエッチ
ング等により犠牲酸化膜３を選択的に除去して基板１を
露出させる（図５）。その後、図１２の工程に進む。

【００４０】図１２に示すように、熱酸化法によりシリ
コン酸化膜２７を形成する。これにより、チャネル領域
６上のシリコン基板１及びポリシリコン膜５がシリコン
酸化膜２７で被覆され、表面がシリコン酸化膜２７でな
る溝２８が形成される。

【００４１】この後は、第１の実施形態と同様の工程を
経る。すなわち、メタルのゲート電極材（１１，１２）
及びキャップ材１３を溝２８内に埋め込み、エクステン
ション９、ゲート側壁１４及びソース、ドレイン領域１
０の形成後、シリサイド１５を形成する。これにより、
ＭＩＳ型半導体装置が完成する（図１３）。

【００４２】上記構成によれば、上記第１の実施形態で
示した(a) 〜(f) 及び(h) と同様の利点が得られる。ま
た、上記(g) に代わって次のような利点が得られる。 (i) ゲート絶縁膜をシリコン酸化膜２７で形成する利点
として、駆動力が増大し、その上、誘電率が低いシリコ
ン酸化膜をゲート電極側面に形成することで、寄生容量
が低減され、高速動作性能が向上される。

【００４３】図１４〜図１７は、この発明の第３の実施
形態に係るＭＩＳ型半導体装置の製造方法を工程順に示
す断面図である。これは、ゲート電極としてポリシリコ
ン膜を含む積層構造を有するものである。

【００４４】製造途中の工程は、第１の実施形態の図２
〜図６と同様である。すなわち、第１の実施形態と同様
にチャネル領域６を形成後、例えばウェットエッチング
により犠牲酸化膜３を選択的に除去してから、表面がシ
リコン窒化膜７でなる溝８を形成する（図６）。その
後、図１４の工程に進む。

【００４５】図１４に示すように、溝８にポリシリコン
膜３１を埋め込み、化学的機械的研磨法により、平坦化
する。その後、エッチバックを行う。次に、ゲート電極
となるポリシリコン膜３１に対し例えば、５×１０¹⁵ｃ
ｍ^-2程度のドーズ量でイオン注入する。表面チャネル型
の相補型ＭＩＳＦＥＴを形成するには、ＮチャネルＭＩ
ＳＦＥＴ、ＰチャネルＭＩＳＦＥＴに関し、それぞれ、
Ｐ（リン）、Ｂ（ボロン）をイオン注入すればよい。

【００４６】続いて、図１５に示されるように、ポリシ
リコン膜３１上に、バリアメタルとなるＷＮ（窒化タン
グステン）膜３２、さらにＷ（タングステン）膜３３を
スパッタ法で堆積し、化学的機械的研磨及びエッチバッ
クを行う。

【００４７】次に、図１６に示すように、Ｗ膜３３上を
覆うようにシリコン窒化膜等を含むキャップ材１３を堆
積する。その後、ポリシリコン膜５をストッパとした化
学的機械的研磨法によってキャップ材１３上面を平坦化
する。

【００４８】この後は、第１の実施形態の図９以降と同
様の工程を経る。すなわち、エクステンション９、ゲー
ト側壁１４及びソース、ドレイン領域１０の形成後、シ
リサイド１５を形成する。これにより、ＭＩＳ型半導体
装置が完成する（図１７）。

【００４９】上記構成によれば、上記第１の実施形態で
示した(a) 〜(g) と同様の利点が得られる。また、上記
(h) に代わって次のような利点が得られる。 (j) 従来のゲート電極の形成方法を適用することが可能
であり、また、メタル材が直接ゲート絶縁膜上に堆積さ
れないため、信頼性が向上する。

【００５０】なお、上記実施形態において、ＷＮ膜３
２、Ｗ膜３３の代わりに、シリサイド膜をスパッタ法ま
たはＣＶＤ法を用いて堆積してもよい。すなわち、ポリ
サイド構造のゲート電極とすることもできる。

【００５１】図１８〜図２０は、この発明の第４の実施
形態に係るＭＩＳ型半導体装置の製造方法を工程順に示
す断面図である。これは、第３の実施形態の変形例であ
り、前記第２の実施形態と同様、ゲート絶縁膜にシリコ
ン酸化膜を用いるものである。

【００５２】製造途中の工程は、前記第１の実施形態の
図２〜図５と同様である。すなわち、第１の実施形態と
同様にチャネル領域６を形成し、ウェットエッチングに
より犠牲酸化膜３を選択的に除去して基板１を露出させ
る（図５）。その後、図１８の工程に進む。

【００５３】図１８に示すように、熱酸化法によりシリ
コン酸化膜２７を形成する。これにより、チャネル領域
６上のシリコン基板１及びポリシリコン膜５がシリコン
酸化膜２７で被覆され、表面がシリコン酸化膜２７でな
る溝２８が形成される。

【００５４】この後は、第３の実施形態と同様の工程を
経る。すなわち、溝２８にポリシリコン膜３１を形成
し、ゲート電極として必要なドーズ量をイオン注入す
る。次に、ポリシリコン膜３１上に、バリアメタルのＷ
Ｎ膜３２、さらにＷ膜３３を形成する。なお、ＷＮ膜３
２、Ｗ膜３３の代わりに、図示しないシリサイド膜を堆
積してもよい。次に、Ｗ膜３３上を覆うようにシリコン
窒化膜等を含むキャップ材１３を堆積後、キャップ材１
３上面を平坦化する（図１９）。

【００５５】この後は、第１の実施形態の図９以降と同
様の工程を経る。すなわち、エクステンション９、ゲー
ト側壁１４及びソース、ドレイン領域１０の形成後、シ
リサイド１５を形成する。これにより、ＭＩＳ型半導体
装置が完成する（図２０）。上記構成によれば、上記第
１の実施形態で示した(a) 〜(f) 、第２の実施例で示し
た(i) 、第３の実施例で示した(j) 各々と同様な利点が
得られる。

【００５６】

【発明の効果】以上説明したようにこの発明によれば、
例えばポリシリコンからなる堆積膜をパターニングして
形成する溝にゲート絶縁膜の形成後、チャネル領域とセ
ルフアラインでゲート電極材、キャップ材を埋め込み、
さらに、上記堆積膜を選択的に剥離して、ソース、ドレ
イン領域上にシリサイドを形成する。

【００５７】すなわち、犠牲膜とエッチングの選択比が
異なるパターニング用の堆積膜を形成するので、ゲート
絶縁膜の形成前、基板にダメージを与えないような例え
ばウェットエッチングで犠牲膜を除去でき、基板へのダ
メージが低減され、信頼性が向上する。

【００５８】ゲート側壁の形成以前にゲート材の上面及
び側壁が絶縁膜によって保護されるため、その後の処理
工程等において、ゲート材のメタル酸化、溶解を防ぐこ
とができる。犠牲膜上の堆積膜は、シリコン酸化膜等の
絶縁物に対して選択的に除去できるため、素子分離領域
と素子領域との平坦性を保つことができる。さらに、ゲ
ート電極直下に限定的にチャネルのイオン注入を行うこ
とで接合容量を低減できる。従って、抵抗、容量等の寄
生成分を低減し、高速動作が可能とされる半導体装置の
製造方法を提供することができる。

【図面の簡単な説明】

【図１】この発明のＭＩＳ型半導体装置の製造方法の最
も特徴的な構成を示す工程途中の断面図。

【図２】この発明の第１の実施形態に係るＭＩＳ型半導
体装置の製造方法を工程順に示す第１の断面図。

【図３】この発明の第１の実施形態に係る、図２に続く
第２の断面図。

【図４】この発明の第１の実施形態に係る、図３に続く
第３の断面図。

【図５】この発明の第１の実施形態に係る、図４に続く
第４の断面図。

【図６】この発明の第１の実施形態に係る、図５に続く
第５の断面図。

【図７】この発明の第１の実施形態に係る、図６に続く
第６の断面図。

【図８】この発明の第１の実施形態に係る、図７に続く
第７の断面図。

【図９】この発明の第１の実施形態に係る、図８に続く
第８の断面図。

【図１０】この発明の第１の実施形態に係る、図９に続
く第９の断面図。

【図１１】この発明の第１の実施形態に係る、図１０に
続く第１０の断面図。

【図１２】この発明の第２の実施形態に係るＭＩＳ型半
導体装置の製造方法を工程順に示す第１の断面図。

【図１３】この発明の第２の実施形態に係る、図１２に
続く第２の断面図。

【図１４】この発明の第３の実施形態に係るＭＩＳ型半
導体装置の製造方法を工程順に示す第１の断面図。

【図１５】この発明の第３の実施形態に係る、図１４に
続く第２の断面図。

【図１６】この発明の第３の実施形態に係る、図１５に
続く第３の断面図。

【図１７】この発明の第３の実施形態に係る、図１６に
続く第４の断面図。

【図１８】この発明の第４の実施形態に係るＭＩＳ型半
導体装置の製造方法を工程順に示す第１の断面図。

【図１９】この発明の第４の実施形態に係る、図１８に
続く第２の断面図。

【図２０】この発明の第４の実施形態に係る、図１９に
続く第３の断面図。

【図２１】（ａ）〜（ｃ）は、それぞれ従来のＭＩＳ型
半導体装置の製造方法の一例を工程順に説明するための
断面図。

【図２２】従来のＭＩＳ型半導体装置の製造方法の問題
になる一工程を示す断面図。

【符号の説明】

１…シリコン基板２…素子分離領域３…犠牲酸化膜４…ウェル領域５…ポリシリコン膜６…チャネル領域７…シリコン窒化膜８，２８…溝９…ソース，ドレインのエクステンション１０…ソース，ドレイン領域１１，３２…バリアメタル１２，３３…メタル１３…キャップ材１４…ゲート側壁１５…シリサイド２７…シリコン酸化膜３１…ゲート電極としてのポリシリコン膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に素子分離領域を形成する
工程と、前記半導体基板上に犠牲膜を形成する工程と、前記犠牲膜上にこの犠牲膜とエッチングの選択比が異な
るパターニング用の堆積膜を形成する工程と、ゲート電極をチャネル領域上に形成するため前記堆積膜
をパターニングし、前記チャネル領域における前記犠牲
膜を露出させる工程と、前記チャネル領域における前記半導体基板及び前記堆積
膜上に少なくとも前記堆積膜とエッチング選択比の異な
る絶縁膜を被覆して表面が前記絶縁膜でなる溝を形成す
る工程と、前記半導体基板上の前記絶縁膜をゲート絶縁膜とし、こ
のゲート絶縁膜上の前記溝内を少なくともゲート電極材
及びキャップ材で埋め込む工程と、前記犠牲膜上の堆積膜を選択的に除去した後、前記犠牲
膜を介して不純物を導入しソース，ドレイン領域を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。
【請求項２】前記堆積膜のパターニング後、露出した
前記犠牲膜を介して前記半導体基板のチャネル領域に不
純物を導入する工程とをさらに具備することを特徴とす
る請求項１記載の半導体装置の製造方法。
【請求項３】シリコン基板上に素子分離領域を形成す
る工程と、前記シリコン基板上に犠牲酸化膜を形成する工程と、前記素子分離領域に囲まれた素子領域に対し前記犠牲酸
化膜を介しての前記シリコン基板内へのイオン注入を行
ってウェル領域を形成する工程と、前記犠牲酸化膜上にこの犠牲酸化膜とエッチングの選択
比が異なるパターニング用の堆積膜を形成する工程と、ゲート電極をチャネル領域上に形成するため前記堆積膜
をパターニングし、前記チャネル領域における前記犠牲
酸化膜を露出させる工程と、前記チャネル領域上の前記犠牲酸化膜を選択的に除去す
る工程と、前記チャネル領域における前記シリコン基板及び前記堆
積膜上に少なくともこの堆積膜とエッチング選択比の異
なる絶縁膜を被覆し表面が前記絶縁膜でなる溝を形成す
る工程と、前記シリコン基板上の前記絶縁膜をゲート絶縁膜とし前
記溝内に少なくともゲート電極材及びキャップ材の積層
構造を形成し、この積層構造の上面を平坦化する工程
と、前記犠牲酸化膜上の堆積膜を選択的に除去して、前記積
層構造の側部の前記絶縁膜及び犠牲酸化膜を露出させた
後、前記犠牲酸化膜を介しての前記シリコン基板内への
イオン注入を行って所定領域にソース，ドレインのエク
ステンションを形成する工程と、前記積層構造の側部にゲート側壁を形成した後、露出し
た犠牲酸化膜を介しての前記シリコン基板内へのイオン
注入を行ってソース，ドレイン領域を形成する工程と、前記ソース，ドレイン領域上の前記犠牲酸化膜を除去し
た後、シリサイドを形成する工程とを具備したことを特
徴とする半導体装置の製造方法。
【請求項４】前記堆積膜のパターニング後、露出した
前記犠牲膜を介して前記半導体基板のチャネル領域に不
純物を導入する工程とをさらに具備することを特徴とす
る請求項３記載の半導体装置の製造方法。
【請求項５】前記堆積膜はポリシリコン膜であり、前
記絶縁膜を窒化法により形成し、少なくともゲート絶縁
膜をシリコン窒化膜とすることを特徴とする請求項１ま
たは３記載の半導体装置の製造方法。
【請求項６】前記堆積膜はポリシリコン膜であり、前
記絶縁膜を熱酸化法により形成し、少なくともゲート絶
縁膜をシリコン酸化膜とすることを特徴とする請求項１
または３記載の半導体装置の製造方法。
【請求項７】前記ゲート電極材は、前記ゲート絶縁膜
上にバリアメタル、メタルを順次堆積してなるものであ
ることを特徴とする請求項１または３記載の半導体装置
の製造方法。
【請求項８】前記ゲート電極材は、前記ゲート絶縁膜
上にポリシリコン、バリアメタル、メタルを順次積層し
てなるものであることを特徴とする請求項１または３記
載の半導体装置の製造方法。
【請求項９】前記ゲート電極材はメタルを含み、前記
キャップ材は窒化膜を含み、前記メタルと前記窒化膜と
を接触させることを特徴とする請求項１または３記載の
半導体装置の製造方法。