JP2001223360A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
絶縁ゲート型半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 絶縁ゲート型半導体装置及びその製造方法に
関し、電極間の短絡を防止するとともに、セパレータ同
士の短絡を防止し、また、寄生容量の増大を防止する。 【解決手段】 基板分離用絶縁膜２によって半導体基板
１から分離した能動領域となる半導体層３上に、支柱状
の主ゲート電極６と梁状導電体パターン７からなるＴ字
状のゲート電極を設けるとともに、梁状導電体パターン
７の直下のゲート絶縁膜の膜厚を主ゲート電極６の直下
のゲート絶縁膜４の膜厚より厚くする。
関し、電極間の短絡を防止するとともに、セパレータ同
士の短絡を防止し、また、寄生容量の増大を防止する。 【解決手段】 基板分離用絶縁膜２によって半導体基板
１から分離した能動領域となる半導体層３上に、支柱状
の主ゲート電極６と梁状導電体パターン７からなるＴ字
状のゲート電極を設けるとともに、梁状導電体パターン
７の直下のゲート絶縁膜の膜厚を主ゲート電極６の直下
のゲート絶縁膜４の膜厚より厚くする。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置及びその製造方法に関するものであり、特に、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を用いたＭＯＳＦＥＴ等の絶縁ゲート型半導体装置（Ｉ
ＧＦＥＴ）におけるボディコンタクト領域の形成に伴う
短絡、寄生容量の増加、或いは、チップサイズの増加を
防止するための構成に特徴のある絶縁ゲート型半導体装
置及びその製造方法に関するものである。
装置及びその製造方法に関するものであり、特に、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を用いたＭＯＳＦＥＴ等の絶縁ゲート型半導体装置（Ｉ
ＧＦＥＴ）におけるボディコンタクト領域の形成に伴う
短絡、寄生容量の増加、或いは、チップサイズの増加を
防止するための構成に特徴のある絶縁ゲート型半導体装
置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置においては、
ゲート電極直下のチャネル領域の形成される半導体領域
にキャリアが蓄積することによってしきい値電圧Ｖthや
ドレイン電流Ｉdsが変動することがあり、半導体領域が
フローティング状態となるＳＯＩ−ＭＯＳ型半導体装
置、特に、半導体領域が完全に空乏化しないＰＤ（Ｐａ
ｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）ＳＯＩ−ＭＯＳ型
半導体装置において問題となる。
ゲート電極直下のチャネル領域の形成される半導体領域
にキャリアが蓄積することによってしきい値電圧Ｖthや
ドレイン電流Ｉdsが変動することがあり、半導体領域が
フローティング状態となるＳＯＩ−ＭＯＳ型半導体装
置、特に、半導体領域が完全に空乏化しないＰＤ（Ｐａ
ｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）ＳＯＩ−ＭＯＳ型
半導体装置において問題となる。
【０００３】この様なしきい値電圧Ｖth等の変動を防止
するために、チャネル領域の形成される半導体領域に対
してボディコンタクトを取ることによって蓄積したキャ
リアを引く抜くことが行われているので、ここで、図１
５及び図１６を参照して従来のボディコンタクト領域を
設けたＭＯＳ型半導体装置を説明する。
するために、チャネル領域の形成される半導体領域に対
してボディコンタクトを取ることによって蓄積したキャ
リアを引く抜くことが行われているので、ここで、図１
５及び図１６を参照して従来のボディコンタクト領域を
設けたＭＯＳ型半導体装置を説明する。
【０００４】図１５参照図１５は、従来のＭＯＳＦＥＴ
の一例を示す説明図であり、図１５（ａ）は平面図、図
１５（ｂ）は図１５（ａ）におけるＡ−Ａ′を結ぶ一点
鎖線に沿った断面図であり、また、図１５（ｃ）は図１
５（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面
図である。但し、この場合には、ｎチャネル型ＭＯＳＦ
ＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥＴにおいて
も導電型、したがって、用いる不純物が異なるだけで実
質的には同じである。
の一例を示す説明図であり、図１５（ａ）は平面図、図
１５（ｂ）は図１５（ａ）におけるＡ−Ａ′を結ぶ一点
鎖線に沿った断面図であり、また、図１５（ｃ）は図１
５（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面
図である。但し、この場合には、ｎチャネル型ＭＯＳＦ
ＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥＴにおいて
も導電型、したがって、用いる不純物が異なるだけで実
質的には同じである。
【０００５】まず、ｐ型シリコン基板７１の表面側にｐ
型ウエル領域７２を設けるとともに、ＬＯＣＯＳ（選択
酸化）法或いはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ：シャロートレンチ分離）法を用
いて素子形成領域を囲む素子分離酸化膜７３を形成する
と同時に、ボディコンタクト領域を分離するための素子
内分離酸化膜７４を形成する。
型ウエル領域７２を設けるとともに、ＬＯＣＯＳ（選択
酸化）法或いはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ：シャロートレンチ分離）法を用
いて素子形成領域を囲む素子分離酸化膜７３を形成する
と同時に、ボディコンタクト領域を分離するための素子
内分離酸化膜７４を形成する。
【０００６】次いで、ｐ型ウエル領域７２の露出表面に
ゲート酸化膜７５を形成したのち、全面にアモルファス
シリコン膜等の電極用被膜を堆積させ、イオン注入等に
よって導電性を付与したのち、エッチングすることによ
ってゲート電極７６を形成し、次いで、ゲート電極７６
をマスクとしてＰ等のｎ型不純物をイオン注入すること
によって追い込み拡散領域７７を形成する。
ゲート酸化膜７５を形成したのち、全面にアモルファス
シリコン膜等の電極用被膜を堆積させ、イオン注入等に
よって導電性を付与したのち、エッチングすることによ
ってゲート電極７６を形成し、次いで、ゲート電極７６
をマスクとしてＰ等のｎ型不純物をイオン注入すること
によって追い込み拡散領域７７を形成する。
【０００７】次いで、ＳｉＯ2 膜を全面に堆積させたの
ち異方性エッチングを施すことによってゲート電極７６
の側面等にサイドウォール７８を形成し、次いで、ボデ
ィコンタクト形成領域をレジストでマスクした状態で、
ゲート電極７６及びサイドウォール７８をマスクとして
Ｐイオンを注入することによってｎ型ソース領域７９及
びｎ型ドレイン領域８０を形成する。
ち異方性エッチングを施すことによってゲート電極７６
の側面等にサイドウォール７８を形成し、次いで、ボデ
ィコンタクト形成領域をレジストでマスクした状態で、
ゲート電極７６及びサイドウォール７８をマスクとして
Ｐイオンを注入することによってｎ型ソース領域７９及
びｎ型ドレイン領域８０を形成する。
【０００８】次いで、ｎ型ソース領域７９及びｎ型ドレ
イン領域８０をレジストでマスクした状態で、ボディコ
ンタクト形成領域にＢをイオン注入することによってボ
ディコンタクト領域８１を形成し、次いで、全面にＣｏ
膜を堆積させたのち、熱処理を施すことによってシリサ
イド化させてシリコンが露出している領域にＣｏＳｉ及
びＣｏＳｉ2 からなるシリサイド層を形成する。
イン領域８０をレジストでマスクした状態で、ボディコ
ンタクト形成領域にＢをイオン注入することによってボ
ディコンタクト領域８１を形成し、次いで、全面にＣｏ
膜を堆積させたのち、熱処理を施すことによってシリサ
イド化させてシリコンが露出している領域にＣｏＳｉ及
びＣｏＳｉ2 からなるシリサイド層を形成する。
【０００９】次いで、未反応のＣｏ膜を選択的に除去し
たのち、再び、熱処理を施すことによってシリサイド層
の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣ
ｏＳｉ2 層８２〜８５を形成し、ボディコンタクト電極
を有するＭＯＳ型半導体装置の基本構成が完成する。な
お、ＣｏＳｉ2 層８３はソース電極、ＣｏＳｉ2 層８４
はドレイン電極、及び、ＣｏＳｉ2 層８５はボディコン
タクト電極となる。
たのち、再び、熱処理を施すことによってシリサイド層
の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣ
ｏＳｉ2 層８２〜８５を形成し、ボディコンタクト電極
を有するＭＯＳ型半導体装置の基本構成が完成する。な
お、ＣｏＳｉ2 層８３はソース電極、ＣｏＳｉ2 層８４
はドレイン電極、及び、ＣｏＳｉ2 層８５はボディコン
タクト電極となる。
【００１０】しかし、近年における半導体装置の高集積
化或いは高速化の進展に伴い、素子を微細化するととも
に基板との間の寄生容量を低減するために、能動素子領
域を基板から絶縁分離したＳＯＩ基板を用いたＭＯＳ型
半導体装置が注目を集めているが、この様なＳＯＩ−Ｍ
ＯＳ型半導体装置においては能動素子領域が完全に絶縁
分離されてフローティング状態になっているので、図１
５の場合のように、ウエル領域を介してボディコンタク
ト領域によってゲート電極直下の電位を制御することが
不可能となる。
化或いは高速化の進展に伴い、素子を微細化するととも
に基板との間の寄生容量を低減するために、能動素子領
域を基板から絶縁分離したＳＯＩ基板を用いたＭＯＳ型
半導体装置が注目を集めているが、この様なＳＯＩ−Ｍ
ＯＳ型半導体装置においては能動素子領域が完全に絶縁
分離されてフローティング状態になっているので、図１
５の場合のように、ウエル領域を介してボディコンタク
ト領域によってゲート電極直下の電位を制御することが
不可能となる。
【００１１】したがって、従来のＳＯＩ−ＭＯＳ型半導
体装置においては、ゲート電極のゲート幅方向（即ち、
チャネル長方向と垂直方向）にチャネルが形成される半
導体領域と同導電型の突出した島状領域を設け、この島
状領域にボディコンタクト電極を設けることが提案され
ている（必要ならば、例えば、特開平８−１２５１８７
号公報）。
体装置においては、ゲート電極のゲート幅方向（即ち、
チャネル長方向と垂直方向）にチャネルが形成される半
導体領域と同導電型の突出した島状領域を設け、この島
状領域にボディコンタクト電極を設けることが提案され
ている（必要ならば、例えば、特開平８−１２５１８７
号公報）。
【００１２】しかし、この様なボディコンタクトのため
の突出した島状領域は素子の微細化の障害となるので、
素子の微細化が進に連れて、セパレータを用いることに
よってソース・ドレイン領域の近傍にボディコンタクト
領域を設けるとともに、自己整合的にコタクト電極を形
成するためにシリサイド電極の使用が試みられているの
で、この様なセパレータを設けた従来のＳＯＩ−ＭＯＳ
ＦＥＴを図１６を参照して説明する。
の突出した島状領域は素子の微細化の障害となるので、
素子の微細化が進に連れて、セパレータを用いることに
よってソース・ドレイン領域の近傍にボディコンタクト
領域を設けるとともに、自己整合的にコタクト電極を形
成するためにシリサイド電極の使用が試みられているの
で、この様なセパレータを設けた従来のＳＯＩ−ＭＯＳ
ＦＥＴを図１６を参照して説明する。
【００１３】図１６参照図１６は、従来のＳＯＩ−ＭＯ
ＳＦＥＴの一例を示す説明図であり、図１６（ａ）は平
面図、図１６（ｂ）は図１６（ａ）におけるＡ−Ａ′を
結ぶ一点鎖線に沿った断面図であり、また、図１６
（ｃ）は図１６（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。但し、この場合も、ｎチャネル
型ＭＯＳＦＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥ
Ｔにおいても導電型、したがって、用いる不純物が異な
るだけで実質的には同じである。
ＳＦＥＴの一例を示す説明図であり、図１６（ａ）は平
面図、図１６（ｂ）は図１６（ａ）におけるＡ−Ａ′を
結ぶ一点鎖線に沿った断面図であり、また、図１６
（ｃ）は図１６（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。但し、この場合も、ｎチャネル
型ＭＯＳＦＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥ
Ｔにおいても導電型、したがって、用いる不純物が異な
るだけで実質的には同じである。
【００１４】まず、シリコン基板９１の所定深さに酸素
イオンを注入したのち熱処理を行って酸素イオン注入領
域をＳｉＯ2 に変換してＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉ
ｄｅ）、即ち、基板分離酸化膜９２を形成し、次いで、
表面にＢをイオン注入することによってｐ型シリコン層
９３を形成する。
イオンを注入したのち熱処理を行って酸素イオン注入領
域をＳｉＯ2 に変換してＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉ
ｄｅ）、即ち、基板分離酸化膜９２を形成し、次いで、
表面にＢをイオン注入することによってｐ型シリコン層
９３を形成する。
【００１５】次いで、ＳＴＩ（シャロートレンチ分離）
法を用いて素子形成領域を囲む素子分離酸化膜９４を形
成したのち、ｐ型シリコン層９３の表面にゲート絶縁膜
９５を形成し、次いで、全面にアモルファスシリコン膜
等の電極用被膜を堆積させ、イオン注入等によって導電
性を付与したのち、エッチングすることによってＴ字状
の電極パターンを形成するこのＴ字状の電極パターンの
支柱の部分がゲート電極９６となり、梁状の部分がゲー
ト動作とは関係のないセパレータ９７となる。
法を用いて素子形成領域を囲む素子分離酸化膜９４を形
成したのち、ｐ型シリコン層９３の表面にゲート絶縁膜
９５を形成し、次いで、全面にアモルファスシリコン膜
等の電極用被膜を堆積させ、イオン注入等によって導電
性を付与したのち、エッチングすることによってＴ字状
の電極パターンを形成するこのＴ字状の電極パターンの
支柱の部分がゲート電極９６となり、梁状の部分がゲー
ト動作とは関係のないセパレータ９７となる。
【００１６】次いで、ゲート電極９６をマスクとしてＰ
等のｎ型不純物をイオン注入することによって追い込み
拡散領域９８を形成したのち、ＳｉＯ2 膜を全面に堆積
させて異方性エッチングを施すことによってゲート電極
９６の側面等にサイドウォール９９を形成し、次いで、
ボディコンタクト形成領域をレジストでマスクした状態
で、ゲート電極９６、セパレータ９７、及び、サイドウ
ォール９９をマスクとしてＰイオンを注入することによ
ってｎ型ソース領域１００及びｎ型ドレイン領域１０１
を形成する。
等のｎ型不純物をイオン注入することによって追い込み
拡散領域９８を形成したのち、ＳｉＯ2 膜を全面に堆積
させて異方性エッチングを施すことによってゲート電極
９６の側面等にサイドウォール９９を形成し、次いで、
ボディコンタクト形成領域をレジストでマスクした状態
で、ゲート電極９６、セパレータ９７、及び、サイドウ
ォール９９をマスクとしてＰイオンを注入することによ
ってｎ型ソース領域１００及びｎ型ドレイン領域１０１
を形成する。
【００１７】次いで、ｎ型ソース領域１００及びｎ型ド
レイン領域１０１をレジストでマスクした状態で、ボデ
ィコンタクト形成領域にＢＦ2 をイオン注入することに
よってボディコンタクト領域１０２を形成したのち、全
面にＣｏ膜を堆積させ、次いで、熱処理を施すことによ
ってシリサイド化させてシリコンが露出している領域に
ＣｏＳｉ及びＣｏＳｉ2 からなるシリサイド層を形成す
る。
レイン領域１０１をレジストでマスクした状態で、ボデ
ィコンタクト形成領域にＢＦ2 をイオン注入することに
よってボディコンタクト領域１０２を形成したのち、全
面にＣｏ膜を堆積させ、次いで、熱処理を施すことによ
ってシリサイド化させてシリコンが露出している領域に
ＣｏＳｉ及びＣｏＳｉ2 からなるシリサイド層を形成す
る。
【００１８】次いで、未反応のＣｏ膜を選択的に除去し
たのち、再び、熱処理を施すことによってシリサイド層
の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣ
ｏＳｉ2 層１０３〜１０６を形成し、ボディコンタクト
電極を有するＳＯＩ−ＭＯＳ型半導体装置の基本構成が
完成する。なお、ＣｏＳｉ2 層１０４はソース電極、Ｃ
ｏＳｉ2 層１０５はドレイン電極、及び、ＣｏＳｉ2 層
１０６はボディコンタクト電極となる。
たのち、再び、熱処理を施すことによってシリサイド層
の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣ
ｏＳｉ2 層１０３〜１０６を形成し、ボディコンタクト
電極を有するＳＯＩ−ＭＯＳ型半導体装置の基本構成が
完成する。なお、ＣｏＳｉ2 層１０４はソース電極、Ｃ
ｏＳｉ2 層１０５はドレイン電極、及び、ＣｏＳｉ2 層
１０６はボディコンタクト電極となる。
【００１９】この様なＳＯＩ−ＭＯＳＦＥＴにおいて
は、セパレータ９７がイオン注入マスクの一部となると
ともに、ソース・ドレイン電極となるＣｏＳｉ2 層１０
４，１０５電極、ボディコンタクト電極となるＣｏＳｉ
2 層１０６とをサイドウォール９９を介して分離してい
るので、ボディコンタクト電極とソース・ドレイン電極
とが短絡することがない。
は、セパレータ９７がイオン注入マスクの一部となると
ともに、ソース・ドレイン電極となるＣｏＳｉ2 層１０
４，１０５電極、ボディコンタクト電極となるＣｏＳｉ
2 層１０６とをサイドウォール９９を介して分離してい
るので、ボディコンタクト電極とソース・ドレイン電極
とが短絡することがない。
【００２０】この場合、チャネル領域が形成されるｐ型
シリコン層９３は、ボディコンタクト領域１０２を介し
て所定の電位に設定されるので、Ｖthの変動が防止さ
れ、また、ｎ型ソース領域１００或いはｎ型ドレイン領
域１０１とボディコンタクト領域１０２とはｐ型シリコ
ン層９３を介して接しているので、ｐ+ ／ｎ+ 接合が形
成されることがなく、したがって、ドレイン耐圧が低下
することがない。
シリコン層９３は、ボディコンタクト領域１０２を介し
て所定の電位に設定されるので、Ｖthの変動が防止さ
れ、また、ｎ型ソース領域１００或いはｎ型ドレイン領
域１０１とボディコンタクト領域１０２とはｐ型シリコ
ン層９３を介して接しているので、ｐ+ ／ｎ+ 接合が形
成されることがなく、したがって、ドレイン耐圧が低下
することがない。
【００２１】
【発明が解決しようとする課題】しかし、この様なセパ
レータを用いたＳＯＩ−ＭＯＳＦＥＴにおいては、セパ
レータの側壁に設けたサイドウォールによってボディコ
ンタクト電極とソース・ドレイン電極との短絡を防止し
ているが、サイドウォールの高さが低いとシリサイド化
工程においては、サイドウォールの表面に堆積した金属
膜にもＳｉが拡散してゆき合金化し、この部分のシリサ
イドを除去することができないので、このシリサイド層
が介してボディコンタクト電極とソース・ドレイン電極
とが短絡するという問題がある。
レータを用いたＳＯＩ−ＭＯＳＦＥＴにおいては、セパ
レータの側壁に設けたサイドウォールによってボディコ
ンタクト電極とソース・ドレイン電極との短絡を防止し
ているが、サイドウォールの高さが低いとシリサイド化
工程においては、サイドウォールの表面に堆積した金属
膜にもＳｉが拡散してゆき合金化し、この部分のシリサ
イドを除去することができないので、このシリサイド層
が介してボディコンタクト電極とソース・ドレイン電極
とが短絡するという問題がある。
【００２２】また、通常の使用状態のように、トランジ
スタをアレイ状に配列した場合、隣接するセパレータ同
士が異電位である場合、短絡を防止するために両者の間
を一定の距離だけ離間させる必要があり、それによっ
て、チップ面積が増加するという問題がある。
スタをアレイ状に配列した場合、隣接するセパレータ同
士が異電位である場合、短絡を防止するために両者の間
を一定の距離だけ離間させる必要があり、それによっ
て、チップ面積が増加するという問題がある。
【００２３】さらに、セパレータの幅は、セパレータを
形成する際のフォトリソグラフィー工程の重合わせ精
度、セパレータのエッチング工程における仕上がり寸法
のバラツキ、及び、ボディコンタクト領域形成工程にお
けるイオン注入マスクの重ね合わせ精度等に依存するた
め、一つのトランジスタに占める面積はチャネル形成に
機能するゲート電極と同じオーダーとなり寄生容量が増
大するため、ゲート遅延が大きくなってデバイス性能を
劣化させるという問題がある。
形成する際のフォトリソグラフィー工程の重合わせ精
度、セパレータのエッチング工程における仕上がり寸法
のバラツキ、及び、ボディコンタクト領域形成工程にお
けるイオン注入マスクの重ね合わせ精度等に依存するた
め、一つのトランジスタに占める面積はチャネル形成に
機能するゲート電極と同じオーダーとなり寄生容量が増
大するため、ゲート遅延が大きくなってデバイス性能を
劣化させるという問題がある。
【００２４】したがって、本発明は、電極間の短絡を防
止するとともに、セパレータ同士の短絡を防止し、ま
た、寄生容量の増大を防止することを目的とする。
止するとともに、セパレータ同士の短絡を防止し、ま
た、寄生容量の増大を防止することを目的とする。
【００２５】
【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。
なお、図１は、本発明の原理的構成の説明図であり、図
１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＡ
−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図
１（ｃ）は図１（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。 図１（ａ）乃至（ｂ）参照 （１）本発明は、能動領域となる半導体層３を基板分離
用絶縁膜２によって半導体基板１から分離した絶縁ゲー
ト型半導体装置において、支柱状の主ゲート電極６と梁
状導電体パターン７からなるＴ字状のゲート電極を設け
るとともに、梁状導電体パターン７の直下のゲート絶縁
膜の膜厚を主ゲート電極６の直下のゲート絶縁膜４の膜
厚より厚くしたことを特徴とする。
本発明における課題を解決するための手段を説明する。
なお、図１は、本発明の原理的構成の説明図であり、図
１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＡ
−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図
１（ｃ）は図１（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。 図１（ａ）乃至（ｂ）参照 （１）本発明は、能動領域となる半導体層３を基板分離
用絶縁膜２によって半導体基板１から分離した絶縁ゲー
ト型半導体装置において、支柱状の主ゲート電極６と梁
状導電体パターン７からなるＴ字状のゲート電極を設け
るとともに、梁状導電体パターン７の直下のゲート絶縁
膜の膜厚を主ゲート電極６の直下のゲート絶縁膜４の膜
厚より厚くしたことを特徴とする。
【００２６】この様に、梁状導電体パターン７、即ち、
セパレータを有するＴ字状のゲート電極を設けた場合、
梁状導電体パターン７の直下のゲート絶縁膜の膜厚を主
ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くす
ることによって、即ち、厚膜部５を設けることによって
セパレータに起因する寄生容量が低減される。
セパレータを有するＴ字状のゲート電極を設けた場合、
梁状導電体パターン７の直下のゲート絶縁膜の膜厚を主
ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くす
ることによって、即ち、厚膜部５を設けることによって
セパレータに起因する寄生容量が低減される。
【００２７】また、上記（１）において、ゲート電極の
側壁にサイドウォール８を設けるとともに、少なくとも
半導体層３の露出表面にシリサイド電極１０を設けるこ
とが望ましい。即ち、セパレータの直下はゲート絶縁膜
４の厚膜部５となっているので、それに伴って主ゲート
電極６の膜厚も厚くなるので、サイドウォール８の高さ
も高くなり、それによって、シリサイド電極１０が互い
に接続することがなくなるので、各シリサイド電極１０
間の短絡を防止することができる。また、高いサイドウ
ォール８を設けることによって隣接する素子のセパレー
タ間の分離はより確実になるので、短絡防止のための余
分なスペースが不要になり、それによってトランジスタ
ピッチを縮小することができる。
側壁にサイドウォール８を設けるとともに、少なくとも
半導体層３の露出表面にシリサイド電極１０を設けるこ
とが望ましい。即ち、セパレータの直下はゲート絶縁膜
４の厚膜部５となっているので、それに伴って主ゲート
電極６の膜厚も厚くなるので、サイドウォール８の高さ
も高くなり、それによって、シリサイド電極１０が互い
に接続することがなくなるので、各シリサイド電極１０
間の短絡を防止することができる。また、高いサイドウ
ォール８を設けることによって隣接する素子のセパレー
タ間の分離はより確実になるので、短絡防止のための余
分なスペースが不要になり、それによってトランジスタ
ピッチを縮小することができる。
【００２８】（２）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、一導電型
のボディコンタクト領域９と逆導電型のソース・ドレイ
ン領域との境界に位置する一導電型半導体領域の表面に
設けた絶縁膜の膜厚を、ゲート電極の直下のゲート絶縁
膜４の膜厚より厚くしたことを特徴とする。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、一導電型
のボディコンタクト領域９と逆導電型のソース・ドレイ
ン領域との境界に位置する一導電型半導体領域の表面に
設けた絶縁膜の膜厚を、ゲート電極の直下のゲート絶縁
膜４の膜厚より厚くしたことを特徴とする。
【００２９】この様に、一導電型のボディコンタクト領
域９と逆導電型のソース・ドレイン領域との境界に位置
する一導電型半導体領域の表面に設けた絶縁膜の膜厚
を、ゲート電極の直下のゲート絶縁膜４の膜厚より厚く
することによって、最終的にセパレータが不要になるの
で、セパレータに起因する寄生容量が発生することはな
く、且つ、セパレータ同士を分離するためのスペースも
不要になるのでトランジスタピッチの縮小が可能にな
る。
域９と逆導電型のソース・ドレイン領域との境界に位置
する一導電型半導体領域の表面に設けた絶縁膜の膜厚
を、ゲート電極の直下のゲート絶縁膜４の膜厚より厚く
することによって、最終的にセパレータが不要になるの
で、セパレータに起因する寄生容量が発生することはな
く、且つ、セパレータ同士を分離するためのスペースも
不要になるのでトランジスタピッチの縮小が可能にな
る。
【００３０】また、上記（２）において、ゲート電極の
側壁にサイドウォール８を設けるとともに、少なくとも
半導体層３の露出表面にシリサイド電極１０を設けるこ
とが望ましい。即ち、高いサイドウォール８を設けるこ
とによって隣接する素子のセパレータ間を確実に絶縁分
離されるので余分な分離のためのスペースが不要にな
り、且つ、セパレータと主ゲート電極６との接続部にお
けるトランジスタ性能の変化を考慮する必要がなくな
る。また、一導電型のボディコンタクト領域９と逆導電
型のソース・ドレイン領域との境界に位置する一導電型
半導体領域の表面には厚い絶縁膜、即ち、厚膜部５が設
けられているので、シリサイド電極１０を形成する際
に、一導電型のボディコンタクト領域９と逆導電型のソ
ース・ドレイン領域との境界に位置する一導電型半導体
領域の表面がシリサイド化される危険性が全くなくな
る。
側壁にサイドウォール８を設けるとともに、少なくとも
半導体層３の露出表面にシリサイド電極１０を設けるこ
とが望ましい。即ち、高いサイドウォール８を設けるこ
とによって隣接する素子のセパレータ間を確実に絶縁分
離されるので余分な分離のためのスペースが不要にな
り、且つ、セパレータと主ゲート電極６との接続部にお
けるトランジスタ性能の変化を考慮する必要がなくな
る。また、一導電型のボディコンタクト領域９と逆導電
型のソース・ドレイン領域との境界に位置する一導電型
半導体領域の表面には厚い絶縁膜、即ち、厚膜部５が設
けられているので、シリサイド電極１０を形成する際
に、一導電型のボディコンタクト領域９と逆導電型のソ
ース・ドレイン領域との境界に位置する一導電型半導体
領域の表面がシリサイド化される危険性が全くなくな
る。
【００３１】（３）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、一導電型
のボディコンタクト領域９と逆導電型のソース・ドレイ
ン領域との境界に位置する一導電型半導体領域の表面に
ゲート電極の直下のゲート絶縁膜４の膜厚より厚い埋込
絶縁膜を設けたことを特徴とする。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、一導電型
のボディコンタクト領域９と逆導電型のソース・ドレイ
ン領域との境界に位置する一導電型半導体領域の表面に
ゲート電極の直下のゲート絶縁膜４の膜厚より厚い埋込
絶縁膜を設けたことを特徴とする。
【００３２】この様に、一導電型のボディコンタクト領
域９と逆導電型のソース・ドレイン領域との境界に位置
する一導電型半導体領域の表面にゲート電極の直下のゲ
ート絶縁膜４の膜厚より厚い埋込絶縁膜、即ち、素子内
分離絶縁膜を設けることによって、セパレータが不要に
なるので、セパレータに起因する寄生容量が発生するこ
とはなく、且つ、セパレータと主ゲート電極６との接続
部におけるトランジスタ性能の変化を考慮する必要がな
くなる。また、セパレータ同士を分離するためのスペー
スも不要になるのでトランジスタピッチの縮小が可能に
なる。
域９と逆導電型のソース・ドレイン領域との境界に位置
する一導電型半導体領域の表面にゲート電極の直下のゲ
ート絶縁膜４の膜厚より厚い埋込絶縁膜、即ち、素子内
分離絶縁膜を設けることによって、セパレータが不要に
なるので、セパレータに起因する寄生容量が発生するこ
とはなく、且つ、セパレータと主ゲート電極６との接続
部におけるトランジスタ性能の変化を考慮する必要がな
くなる。また、セパレータ同士を分離するためのスペー
スも不要になるのでトランジスタピッチの縮小が可能に
なる。
【００３３】（４）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、支柱状の
主ゲート電極６と梁状導電体パターン７からなるＬ字状
或いは非対称なＴ字状のいずれかの形状のゲート電極を
設けるとともに、梁状導電体パターン７を挟んでボディ
コンタクト領域９とソース領域及びドレイン領域の一方
が分離されていることを特徴とする。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、支柱状の
主ゲート電極６と梁状導電体パターン７からなるＬ字状
或いは非対称なＴ字状のいずれかの形状のゲート電極を
設けるとともに、梁状導電体パターン７を挟んでボディ
コンタクト領域９とソース領域及びドレイン領域の一方
が分離されていることを特徴とする。
【００３４】ソース領域及びドレイン領域の一方とボデ
ィコンタクト領域９とを同電位にして使用する素子の場
合には、支柱状の主ゲート電極６と梁状導電体パターン
７からなるＬ字状或いは非対称なＴ字状のいずれかの形
状のゲート電極を設けることによって、隣接する素子間
におけるセパレータ同士の短絡が防止されるので、短絡
防止のためのスペースが不要になる。また、セパレータ
の長さが短くなるので、寄生容量も大幅に低減してトラ
ンジスタ性能が向上する。
ィコンタクト領域９とを同電位にして使用する素子の場
合には、支柱状の主ゲート電極６と梁状導電体パターン
７からなるＬ字状或いは非対称なＴ字状のいずれかの形
状のゲート電極を設けることによって、隣接する素子間
におけるセパレータ同士の短絡が防止されるので、短絡
防止のためのスペースが不要になる。また、セパレータ
の長さが短くなるので、寄生容量も大幅に低減してトラ
ンジスタ性能が向上する。
【００３５】（５）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、支柱状の
主ゲート電極６と梁状導電体パターン７からなるＬ字状
或いは非対称なＴ字状のいずれかの形状のゲート電極を
設けるとともに、梁状導電体パターン７の少なくとも一
部が実効的なゲート電極として機能することを特徴とす
る。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置において、支柱状の
主ゲート電極６と梁状導電体パターン７からなるＬ字状
或いは非対称なＴ字状のいずれかの形状のゲート電極を
設けるとともに、梁状導電体パターン７の少なくとも一
部が実効的なゲート電極として機能することを特徴とす
る。
【００３６】この様に、Ｌ字状或いは非対称なＴ字状の
ゲート電極を構成する梁状導電体パターン７の少なくと
も一部も実効的なゲート電極とすることによって、実効
的なチャネル幅が増加するのでトランジスタ性能が向上
する。また、梁状導電体パターン７はボディコンタクト
領域９を形成する際のマスクとして用いていないので、
梁状導電体パターン７の幅を主ゲート電極６の幅と同じ
にすることができる。
ゲート電極を構成する梁状導電体パターン７の少なくと
も一部も実効的なゲート電極とすることによって、実効
的なチャネル幅が増加するのでトランジスタ性能が向上
する。また、梁状導電体パターン７はボディコンタクト
領域９を形成する際のマスクとして用いていないので、
梁状導電体パターン７の幅を主ゲート電極６の幅と同じ
にすることができる。
【００３７】また、本発明は、上記（４）または（５）
において、ゲート電極の側壁にサイドウォール８を設け
るとともに、少なくとも半導体層３の露出表面にシリサ
イド電極１０を設けることが望ましい。即ち、このよう
にシリサイド電極１０を設けることによって、ボディコ
ンタクト領域９と同電位で使用する領域に対する電極を
一体に形成することができ、一方、ボディコンタクト領
域９と異電位に設定する領域はサイドウォール８によっ
て電気的に絶縁することができる。
において、ゲート電極の側壁にサイドウォール８を設け
るとともに、少なくとも半導体層３の露出表面にシリサ
イド電極１０を設けることが望ましい。即ち、このよう
にシリサイド電極１０を設けることによって、ボディコ
ンタクト領域９と同電位で使用する領域に対する電極を
一体に形成することができ、一方、ボディコンタクト領
域９と異電位に設定する領域はサイドウォール８によっ
て電気的に絶縁することができる。
【００３８】また、本発明は、上記（１）乃至（５）の
いずれかにおいて、ゲート電極の側端部の半導体層３
に、追い込み拡散領域を有することを特徴とする。即
ち、追い込み拡散領域を設けることによってゲート電極
の側端部にオフセット領域が形成されることが防止さ
れ、特に、サイドウォール８を設ける場合に有効にな
る。
いずれかにおいて、ゲート電極の側端部の半導体層３
に、追い込み拡散領域を有することを特徴とする。即
ち、追い込み拡散領域を設けることによってゲート電極
の側端部にオフセット領域が形成されることが防止さ
れ、特に、サイドウォール８を設ける場合に有効にな
る。
【００３９】（６）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置の製造方法におい
て、半導体層３の表面に部分的に膜厚の異なるゲート絶
縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状
導電体パターン７を設けるとともに、ゲート絶縁膜４上
に支柱状の主ゲート電極６を設けてＴ字状のゲート電極
を形成する工程、ゲート電極の側面にサイドウォール８
を形成する工程、主ゲート電極６及び梁状導電体パター
ン７をマスクとして不純物を導入してソース・ドレイン
領域を形成する工程、梁状導電体パターン７をマスクと
して不純物を導入してボディコンタクト領域９を形成す
る工程、及び、全面に金属膜を堆積させたのち熱処理を
行うことによってシリサイド電極１０を形成する工程を
有することを特徴とする。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置の製造方法におい
て、半導体層３の表面に部分的に膜厚の異なるゲート絶
縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状
導電体パターン７を設けるとともに、ゲート絶縁膜４上
に支柱状の主ゲート電極６を設けてＴ字状のゲート電極
を形成する工程、ゲート電極の側面にサイドウォール８
を形成する工程、主ゲート電極６及び梁状導電体パター
ン７をマスクとして不純物を導入してソース・ドレイン
領域を形成する工程、梁状導電体パターン７をマスクと
して不純物を導入してボディコンタクト領域９を形成す
る工程、及び、全面に金属膜を堆積させたのち熱処理を
行うことによってシリサイド電極１０を形成する工程を
有することを特徴とする。
【００４０】この様に、梁状導電体パターン７、即ち、
セパレータをゲート絶縁膜４の厚膜部５に設けることに
よって、サイドウォール８の高さを高くすることがで
き、それによって、シリサイド電極１０がサイドウォー
ル８上に形成されるのを防止することができ、シリサイ
ド電極１０間の短絡を防止することができる。
セパレータをゲート絶縁膜４の厚膜部５に設けることに
よって、サイドウォール８の高さを高くすることがで
き、それによって、シリサイド電極１０がサイドウォー
ル８上に形成されるのを防止することができ、シリサイ
ド電極１０間の短絡を防止することができる。
【００４１】（７）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置の製造方法におい
て、半導体層３の表面に部分的に膜厚の異なるゲート絶
縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状
導電体パターン７を設けるとともに、ゲート絶縁膜４上
に支柱状の主ゲート電極６を設けてＴ字状のゲート電極
を形成する工程、ゲート電極の側面にサイドウォール８
を形成する工程、主ゲート電極６及び梁状導電体パター
ン７をマスクとして不純物を導入してソース・ドレイン
領域を形成する工程、梁状導電体パターン７をマスクと
して不純物を導入してボディコンタクト領域９を形成す
る工程、及び、梁状導電体パターン７を除去したのち全
面に金属膜を堆積させ、熱処理を行うことによってシリ
サイド電極１０を形成する工程を有することを特徴とす
る。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置の製造方法におい
て、半導体層３の表面に部分的に膜厚の異なるゲート絶
縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状
導電体パターン７を設けるとともに、ゲート絶縁膜４上
に支柱状の主ゲート電極６を設けてＴ字状のゲート電極
を形成する工程、ゲート電極の側面にサイドウォール８
を形成する工程、主ゲート電極６及び梁状導電体パター
ン７をマスクとして不純物を導入してソース・ドレイン
領域を形成する工程、梁状導電体パターン７をマスクと
して不純物を導入してボディコンタクト領域９を形成す
る工程、及び、梁状導電体パターン７を除去したのち全
面に金属膜を堆積させ、熱処理を行うことによってシリ
サイド電極１０を形成する工程を有することを特徴とす
る。
【００４２】この様に、全面にシリサイド電極１０を形
成するための金属膜を堆積させる前に、不純物導入マス
クとなる梁状導電体パターン７、即ち、セパレータを除
去することによって、セパレータによる寄生容量をなく
すことができる。また、シリサイド化工程においては、
セパレータの除去部には、厚膜部５が存在するので、金
属膜の堆積工程の前の洗浄工程等において半導体層３が
露出することがなく、したがって、除去部にシリサイド
電極１０が形成されることがなくなる。
成するための金属膜を堆積させる前に、不純物導入マス
クとなる梁状導電体パターン７、即ち、セパレータを除
去することによって、セパレータによる寄生容量をなく
すことができる。また、シリサイド化工程においては、
セパレータの除去部には、厚膜部５が存在するので、金
属膜の堆積工程の前の洗浄工程等において半導体層３が
露出することがなく、したがって、除去部にシリサイド
電極１０が形成されることがなくなる。
【００４３】（８）また、本発明は、能動領域となる半
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置の製造方法におい
て、半導体層３の表面に深さの異なる溝を形成し、溝を
絶縁物によって埋め込むことによって素子分離絶縁膜と
素子内分離絶縁膜を形成する工程、ゲート絶縁膜４上に
ゲート電極を設ける工程、ゲート電極の側面にサイドウ
ォール８を形成する工程、ゲート電極及び素子内分離絶
縁膜をマスクとして不純物を導入してソース・ドレイン
領域を形成する工程、素子内分離絶縁膜をマスクとして
不純物を導入してボディコンタクト領域９を形成する工
程、及び、全面に金属膜を堆積させ、熱処理を行うこと
によってシリサイド電極１０を形成する工程を有するこ
とを特徴とする。
導体層３を基板分離用絶縁膜２によって半導体基板１か
ら分離した絶縁ゲート型半導体装置の製造方法におい
て、半導体層３の表面に深さの異なる溝を形成し、溝を
絶縁物によって埋め込むことによって素子分離絶縁膜と
素子内分離絶縁膜を形成する工程、ゲート絶縁膜４上に
ゲート電極を設ける工程、ゲート電極の側面にサイドウ
ォール８を形成する工程、ゲート電極及び素子内分離絶
縁膜をマスクとして不純物を導入してソース・ドレイン
領域を形成する工程、素子内分離絶縁膜をマスクとして
不純物を導入してボディコンタクト領域９を形成する工
程、及び、全面に金属膜を堆積させ、熱処理を行うこと
によってシリサイド電極１０を形成する工程を有するこ
とを特徴とする。
【００４４】この様に、ボディコンタクト領域９とソー
ス・ドレイン領域との間を埋込絶縁物からなる素子内分
離絶縁膜によって分離することによって、セパレータが
不要になり、トランジスタピッチの縮小が可能になり、
且つ、セパレータと主ゲート電極６との接続部における
トランジスタ特性の変化を考慮する必要がなくなる。
ス・ドレイン領域との間を埋込絶縁物からなる素子内分
離絶縁膜によって分離することによって、セパレータが
不要になり、トランジスタピッチの縮小が可能になり、
且つ、セパレータと主ゲート電極６との接続部における
トランジスタ特性の変化を考慮する必要がなくなる。
【００４５】また、本発明は、上記（６）乃至（８）の
いずれかにおいて、サイドウォール８を形成する前に、
不純物を導入してゲート電極の側端部に追い込み拡散領
域を形成する工程を有することが望ましい。即ち、サイ
ドウォール８を形成する前に、追い込み拡散領域を形成
することによって、サイドウォール８の直下がオフセッ
ト領域になることを防止することができる。
いずれかにおいて、サイドウォール８を形成する前に、
不純物を導入してゲート電極の側端部に追い込み拡散領
域を形成する工程を有することが望ましい。即ち、サイ
ドウォール８を形成する前に、追い込み拡散領域を形成
することによって、サイドウォール８の直下がオフセッ
ト領域になることを防止することができる。
【００４６】
【発明の実施の形態】ここで、図２乃至図６を参照して
本発明の第１の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製
造工程を説明するが、説明を簡単にするために、ｎチャ
ネル型ＭＯＳＦＥＴの製造工程として説明する。 図２（ａ）参照 図２（ａ）の上側の図は平面図であり、下側の図は平面
図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。ま
ず、シリコン基板１１の所定深さに酸素イオンを注入し
たのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に
変換して基板分離酸化膜１２を形成し、次いで、表面に
Ｂをイオン注入することによってｐ型シリコン層１３を
形成する。次いで、ＳＴＩ法を用いて素子形成領域の周
囲に素子分離酸化膜１４を形成したのち、ｐ型シリコン
層９３の表面に熱酸化によってゲート絶縁膜１５を形成
する。
本発明の第１の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製
造工程を説明するが、説明を簡単にするために、ｎチャ
ネル型ＭＯＳＦＥＴの製造工程として説明する。 図２（ａ）参照 図２（ａ）の上側の図は平面図であり、下側の図は平面
図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。ま
ず、シリコン基板１１の所定深さに酸素イオンを注入し
たのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に
変換して基板分離酸化膜１２を形成し、次いで、表面に
Ｂをイオン注入することによってｐ型シリコン層１３を
形成する。次いで、ＳＴＩ法を用いて素子形成領域の周
囲に素子分離酸化膜１４を形成したのち、ｐ型シリコン
層９３の表面に熱酸化によってゲート絶縁膜１５を形成
する。
【００４７】図２（ｂ）参照 次いで、ボディコンタクト形成領域を覆うレジストパタ
ーン１６をマスクとしてウェット・エッチングを施すこ
とによって、ゲート絶縁膜１５の露出部を除去する。
ーン１６をマスクとしてウェット・エッチングを施すこ
とによって、ゲート絶縁膜１５の露出部を除去する。
【００４８】図３（ｃ）参照 次いで、レジストパターン１６を除去したのち、熱酸化
によって厚さが、例えば、４ｎｍのゲート絶縁膜１７を
形成する。この際、ゲート絶縁膜１５の残部は、厚さ
が、例えば、３．５ｎｍ余分に厚い７．５ｎｍの厚膜部
１８となり、ゲート絶縁膜１７に膜厚差が形成される。
によって厚さが、例えば、４ｎｍのゲート絶縁膜１７を
形成する。この際、ゲート絶縁膜１５の残部は、厚さ
が、例えば、３．５ｎｍ余分に厚い７．５ｎｍの厚膜部
１８となり、ゲート絶縁膜１７に膜厚差が形成される。
【００４９】図３（ｄ）参照 なお、図３（ｄ）の上側の図は平面図であり、下側の図
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
る。次いで、全面に、厚さが、例えば、１８０ｎｍのア
モルファスシリコン膜を堆積させたのち、Ｐをイオン注
入し、次いで、アニールすることによってｎ型多結晶シ
リコン膜に変換したのち、Ｔ字状のレジストパターン１
９をマスクとしてドライ・エッチングすることによって
幅が、例えば、０．１８μｍの支柱状のゲート電極２０
と、幅が、例えば、０．５０μｍの梁状のセパレータ２
１を形成する。
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
る。次いで、全面に、厚さが、例えば、１８０ｎｍのア
モルファスシリコン膜を堆積させたのち、Ｐをイオン注
入し、次いで、アニールすることによってｎ型多結晶シ
リコン膜に変換したのち、Ｔ字状のレジストパターン１
９をマスクとしてドライ・エッチングすることによって
幅が、例えば、０．１８μｍの支柱状のゲート電極２０
と、幅が、例えば、０．５０μｍの梁状のセパレータ２
１を形成する。
【００５０】次いで、ウェット・エッチングを施すこと
によって、ゲート絶縁膜１７及び厚膜部１８の露出部を
除去してｐ型シリコン層１３の表面を露出させる。な
お、図においては、セパレータ２１とゲート電極２０と
を異なった砂地で表現しているが、同じｎ型多結晶シリ
コン膜によって構成されるものである。
によって、ゲート絶縁膜１７及び厚膜部１８の露出部を
除去してｐ型シリコン層１３の表面を露出させる。な
お、図においては、セパレータ２１とゲート電極２０と
を異なった砂地で表現しているが、同じｎ型多結晶シリ
コン膜によって構成されるものである。
【００５１】図４（ｅ）参照 なお、図４（ｅ）の上側の図は平面図であり、真中の図
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
り、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。次いで、ボディコンタクト形成
領域をレジストパターン（図示せず）で被覆したのち、
Ｐをイオン注入することによってゲート電極２０の側端
部直下にｎ型の追い込み拡散領域２７を形成する。
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
り、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。次いで、ボディコンタクト形成
領域をレジストパターン（図示せず）で被覆したのち、
Ｐをイオン注入することによってゲート電極２０の側端
部直下にｎ型の追い込み拡散領域２７を形成する。
【００５２】次いで、ＳｉＯ2 膜を全面に堆積させたの
ち、異方性エッチングを施すことによってゲート電極２
０とセパレータ２１の側面等にサイドウォール２２を形
成し、次いで、ボディコンタクト形成領域をレジストパ
ターン２３でマスクした状態で、ゲート電極２０、セパ
レータ２１、及び、サイドウォール２２をマスクとして
Ｐイオン２４を注入することによってｎ型ソース領域２
５及びｎ型ドレイン領域２６を形成する。
ち、異方性エッチングを施すことによってゲート電極２
０とセパレータ２１の側面等にサイドウォール２２を形
成し、次いで、ボディコンタクト形成領域をレジストパ
ターン２３でマスクした状態で、ゲート電極２０、セパ
レータ２１、及び、サイドウォール２２をマスクとして
Ｐイオン２４を注入することによってｎ型ソース領域２
５及びｎ型ドレイン領域２６を形成する。
【００５３】図５（ｆ）参照 次いで、レジストパターン２３を除去したのち、ｎ型ソ
ース領域２５及びｎ型ドレイン領域２６をレジストパタ
ーン２８でマスクした状態で、Ｂイオン２９を注入する
ことによってボディコンタクト領域３０を形成する。
ース領域２５及びｎ型ドレイン領域２６をレジストパタ
ーン２８でマスクした状態で、Ｂイオン２９を注入する
ことによってボディコンタクト領域３０を形成する。
【００５４】図５（ｇ）参照 なお、上側の図はＡ−Ａ′に沿った断面図であり、下側
の図はＢ−Ｂ′に沿った断面図である。次いで、レジス
トパターン２８を除去したのち、洗浄を行い、次いで、
スパッタリング法を用いて全面にＣｏ膜３１を堆積させ
る。
の図はＢ−Ｂ′に沿った断面図である。次いで、レジス
トパターン２８を除去したのち、洗浄を行い、次いで、
スパッタリング法を用いて全面にＣｏ膜３１を堆積させ
る。
【００５５】図６（ｈ）参照 なお、図６（ｈ）の上側の図は平面図であり、真中の図
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
り、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。次いで、Ｎ2 雰囲気中で、急速
熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ：ＲＴＡ）を施すことによって、Ｃｏ膜３１とＳｉ
とを反応させてＣｏＳｉ層を形成したのち、Ｈ2 Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ＝３：１の混合液でエッチングを行うこ
とによって素子分離酸化膜１４及びサイドウォール２２
等の絶縁膜の上の未反応Ｃｏ膜を除去する。
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
り、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。次いで、Ｎ2 雰囲気中で、急速
熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ：ＲＴＡ）を施すことによって、Ｃｏ膜３１とＳｉ
とを反応させてＣｏＳｉ層を形成したのち、Ｈ2 Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ＝３：１の混合液でエッチングを行うこ
とによって素子分離酸化膜１４及びサイドウォール２２
等の絶縁膜の上の未反応Ｃｏ膜を除去する。
【００５６】次いで、再び、Ｎ2 雰囲気中でＲＴＡ処理
を施すことによってＣｏＳｉ層とＳｉとを再び反応させ
て、ゲート電極２０、セパレータ２１、ｎ型ソース領域
２５、ｎ型ドレイン領域２６、及び、ボディコンタクト
領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成す
ることによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完
成する。
を施すことによってＣｏＳｉ層とＳｉとを再び反応させ
て、ゲート電極２０、セパレータ２１、ｎ型ソース領域
２５、ｎ型ドレイン領域２６、及び、ボディコンタクト
領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成す
ることによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完
成する。
【００５７】この場合、セパレータ２１の側面に形成さ
れたサイドウォール２２の高さは、厚膜部１８の存在に
よって高くなっているので、シリサイド化反応の際に、
サイドウォール２２の表面上のＣｏ膜３１がシリサイド
化することがなく、したがって、隣接する素子のセパレ
ータ２１同士がサイドウォール２２上に形成されたシリ
サイド層を介して電気的に接続されることがないので、
素子ピッチを縮小することができる。また、セパレータ
２１をイオン注入マスクとして作用する程度の膜厚にす
るために、結果的にゲート電極２０の膜厚も厚くなるの
でゲート電極２０の側壁のサイドウォール２２も高くな
るので、ＣｏＳｉ2 層３２間の短絡も防止することがで
きる。
れたサイドウォール２２の高さは、厚膜部１８の存在に
よって高くなっているので、シリサイド化反応の際に、
サイドウォール２２の表面上のＣｏ膜３１がシリサイド
化することがなく、したがって、隣接する素子のセパレ
ータ２１同士がサイドウォール２２上に形成されたシリ
サイド層を介して電気的に接続されることがないので、
素子ピッチを縮小することができる。また、セパレータ
２１をイオン注入マスクとして作用する程度の膜厚にす
るために、結果的にゲート電極２０の膜厚も厚くなるの
でゲート電極２０の側壁のサイドウォール２２も高くな
るので、ＣｏＳｉ2 層３２間の短絡も防止することがで
きる。
【００５８】また、セパレータ２１の直下には厚い厚膜
部１８が存在するので、セパレータ２１に起因する寄生
容量を大幅に低減することが可能になり、それによっ
て、ゲート遅延を低減することができる。なお、厚膜部
１８を形成するための２段階の工程は、周辺回路を構成
する高耐圧トランジスタの形成工程と同じ工程とするこ
とによって、工程数が増加することがない。
部１８が存在するので、セパレータ２１に起因する寄生
容量を大幅に低減することが可能になり、それによっ
て、ゲート遅延を低減することができる。なお、厚膜部
１８を形成するための２段階の工程は、周辺回路を構成
する高耐圧トランジスタの形成工程と同じ工程とするこ
とによって、工程数が増加することがない。
【００５９】次に、図７及び図８を参照して、本発明の
第２の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を
説明する。 図７（ａ）参照 まず、上記の第１の実施の形態と全く同様に、図５
（ｆ）までの工程を行ってボディコンタクト領域３０を
形成したのち、レジストパターン２８を除去することに
よって、図７（ａ）の構造が得られる。
第２の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を
説明する。 図７（ａ）参照 まず、上記の第１の実施の形態と全く同様に、図５
（ｆ）までの工程を行ってボディコンタクト領域３０を
形成したのち、レジストパターン２８を除去することに
よって、図７（ａ）の構造が得られる。
【００６０】図７（ｂ）参照 次いで、セパレータ２１に対応する形状の開口部を有す
るレジストパターン３３をマスクとしてドライ・エッチ
ングを行うことによって、セパレータ２１のみを選択的
に除去する。
るレジストパターン３３をマスクとしてドライ・エッチ
ングを行うことによって、セパレータ２１のみを選択的
に除去する。
【００６１】図７（ｃ）参照 次いで、レジストパターン３３を除去したのち、洗浄を
行い、次いで、スパッタリング法を用いて全面にＣｏ膜
３１を堆積させる。この洗浄工程において、セパレータ
２１の除去部には厚膜部１８が存在するので、エッチン
グによって、除去部においてＳｉＯ2 膜が除去されてｐ
型シリコン層が露出することがなく、この部分において
ｐ型シリコン層１３とＣｏ膜３１とが接触することがな
い。
行い、次いで、スパッタリング法を用いて全面にＣｏ膜
３１を堆積させる。この洗浄工程において、セパレータ
２１の除去部には厚膜部１８が存在するので、エッチン
グによって、除去部においてＳｉＯ2 膜が除去されてｐ
型シリコン層が露出することがなく、この部分において
ｐ型シリコン層１３とＣｏ膜３１とが接触することがな
い。
【００６２】図８（ｄ）参照 なお、図８（ｄ）の上側の図は平面図であり、真中の図
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
り、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。次いで、Ｎ2 雰囲気中で、ＲＴ
Ａ処理を施すことによって、Ｃｏ膜３１とＳｉとを反応
させてＣｏＳｉ層を形成したのち、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ
2 ＝３：１の混合液でエッチングを行うことによって素
子分離酸化膜１４、厚膜部１８、及び、サイドウォール
２２等の絶縁膜の上の未反応Ｃｏ膜を除去する。
は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であ
り、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線
に沿った断面図である。次いで、Ｎ2 雰囲気中で、ＲＴ
Ａ処理を施すことによって、Ｃｏ膜３１とＳｉとを反応
させてＣｏＳｉ層を形成したのち、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ
2 ＝３：１の混合液でエッチングを行うことによって素
子分離酸化膜１４、厚膜部１８、及び、サイドウォール
２２等の絶縁膜の上の未反応Ｃｏ膜を除去する。
【００６３】次いで、再び、Ｎ2 雰囲気中でＲＴＡ処理
を施すことによってＣｏＳｉ層とＳｉとを再び反応させ
て、ゲート電極２０、ｎ型ソース領域２５、ｎ型ドレイ
ン領域２６、及び、ボディコンタクト領域３０の表面に
低抵抗相のＣｏＳｉ2 層３２を形成することによって、
ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
を施すことによってＣｏＳｉ層とＳｉとを再び反応させ
て、ゲート電極２０、ｎ型ソース領域２５、ｎ型ドレイ
ン領域２６、及び、ボディコンタクト領域３０の表面に
低抵抗相のＣｏＳｉ2 層３２を形成することによって、
ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００６４】この第２の実施の形態においては、イオン
注入のためのマスクとなるセパレータ２１をイオン注入
後に除去しているので、セパレータ２１に起因する寄生
容量をなくすことができ、セパレータ２１に起因するゲ
ート遅延が発生することがない。
注入のためのマスクとなるセパレータ２１をイオン注入
後に除去しているので、セパレータ２１に起因する寄生
容量をなくすことができ、セパレータ２１に起因するゲ
ート遅延が発生することがない。
【００６５】また、シリサイド化工程において、ゲート
電極２０のゲート幅方向の端部に形成されたＣｏＳｉ2
層３２が多少突出したとしても、厚い厚膜部１８上であ
るので、寄生容量が問題となることがない。
電極２０のゲート幅方向の端部に形成されたＣｏＳｉ2
層３２が多少突出したとしても、厚い厚膜部１８上であ
るので、寄生容量が問題となることがない。
【００６６】また、セパレータ２１を除去しているの
で、ゲート電極２０とセパレータ２１との接続部がなく
なるので、接続部によるトランジスタ特性の変化を考慮
する必要がなくなる。
で、ゲート電極２０とセパレータ２１との接続部がなく
なるので、接続部によるトランジスタ特性の変化を考慮
する必要がなくなる。
【００６７】次いで、図９乃至図１２を参照して、本発
明の第３の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工
程を説明する。 図９（ａ）参照 まず、シリコン基板１１の所定深さに酸素イオンを注入
したのち熱処理を行って酸素イオン注入領域をＳｉＯ2
に変換して基板分離酸化膜１２を形成し、次いで、表面
にＢをイオン注入することによってｐ型シリコン層４１
を形成したのち、下地となるＳｉＯ2 膜４２及び、ＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）工程におけるストッパーとなるＳｉＮ膜
４３を順次形成する。
明の第３の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工
程を説明する。 図９（ａ）参照 まず、シリコン基板１１の所定深さに酸素イオンを注入
したのち熱処理を行って酸素イオン注入領域をＳｉＯ2
に変換して基板分離酸化膜１２を形成し、次いで、表面
にＢをイオン注入することによってｐ型シリコン層４１
を形成したのち、下地となるＳｉＯ2 膜４２及び、ＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）工程におけるストッパーとなるＳｉＮ膜
４３を順次形成する。
【００６８】図９（ｂ）参照 次いで、レジストパターン４４をマスクとしてドライ・
エッチングを施すことによって、ボディコンタクト形成
領域と他の領域とを分離するためのシャロートレンチ４
５を形成する。
エッチングを施すことによって、ボディコンタクト形成
領域と他の領域とを分離するためのシャロートレンチ４
５を形成する。
【００６９】図９（ｃ）参照 次いで、レジストパターン４４を除去したのち、新たに
設けたレジストパターン４６をマスクとしてドライ・エ
ッチングを施すことによって、素子形成領域を囲む基板
分離酸化膜１２に達する深さの素子分離用トレンチ４７
を形成する。
設けたレジストパターン４６をマスクとしてドライ・エ
ッチングを施すことによって、素子形成領域を囲む基板
分離酸化膜１２に達する深さの素子分離用トレンチ４７
を形成する。
【００７０】図１０（ｄ）参照 次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓ
ｍａ）−ＣＶＤ法を用いて全面にＳｉＯ2 膜４８を堆積
することによって、シャロートレンチ４５及び素子分離
用トレンチ４７をＳｉＯ2 膜４８によって完全に埋め込
む。
ｍａ）−ＣＶＤ法を用いて全面にＳｉＯ2 膜４８を堆積
することによって、シャロートレンチ４５及び素子分離
用トレンチ４７をＳｉＯ2 膜４８によって完全に埋め込
む。
【００７１】図１０（ｅ）参照 次いで、ＣＭＰ法によってＳｉＯ2 膜４８を研磨するこ
とによって、ＳｉＮ膜４３が露出するまでＳｉＯ2 膜４
８を除去することによって、素子分離用トレンチ４７を
埋め込む素子分離酸化膜４９とシャロートレンチ４５を
埋め込む素子内分離酸化膜５０を形成する。
とによって、ＳｉＮ膜４３が露出するまでＳｉＯ2 膜４
８を除去することによって、素子分離用トレンチ４７を
埋め込む素子分離酸化膜４９とシャロートレンチ４５を
埋め込む素子内分離酸化膜５０を形成する。
【００７２】図１０（ｆ）参照 次いで、ＳｉＮ膜４３及びＳｉＯ2 膜４２を除去したの
ち、全面にＢイオン５１を注入することによってシリコ
ン層４１をｐ型シリコン層５２に変換する。
ち、全面にＢイオン５１を注入することによってシリコ
ン層４１をｐ型シリコン層５２に変換する。
【００７３】図１１（ｇ）参照 次いで、素子形成領域の表面にＳｉＯＮ膜からなるゲー
ト絶縁膜５３を形成する。
ト絶縁膜５３を形成する。
【００７４】図１１（ｈ）参照 なお、上側の図は平面図であり、下側の図は平面図のＡ
−Ａ′を結ぶ一点鎖線に沿った断面図である。次いで、
全面に、厚さが、例えば、１８０ｎｍのアモルファスシ
リコン膜を堆積させたのち、Ｐをイオン注入し、次い
で、アニールすることによってｎ型多結晶シリコン膜に
変換したのち、ドライ・エッチングすることによって幅
が、例えば、０．１８μｍのゲート電極５４を形成す
る。次いで、ウェット・エッチングを施すことによっ
て、ゲート絶縁膜５３の露出部を除去してｐ型シリコン
層５２の表面を露出させる。
−Ａ′を結ぶ一点鎖線に沿った断面図である。次いで、
全面に、厚さが、例えば、１８０ｎｍのアモルファスシ
リコン膜を堆積させたのち、Ｐをイオン注入し、次い
で、アニールすることによってｎ型多結晶シリコン膜に
変換したのち、ドライ・エッチングすることによって幅
が、例えば、０．１８μｍのゲート電極５４を形成す
る。次いで、ウェット・エッチングを施すことによっ
て、ゲート絶縁膜５３の露出部を除去してｐ型シリコン
層５２の表面を露出させる。
【００７５】図１２（ｉ）参照 なお、図１２（ｉ）の上側の図は平面図であり、真中の
図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図で
あり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖
線に沿った断面図である。次いで、ボディコンタクト形
成領域をレジストパターンで被覆したのち、Ｐをイオン
注入することによってｎ型の追い込み拡散領域５６を形
成する。
図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図で
あり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖
線に沿った断面図である。次いで、ボディコンタクト形
成領域をレジストパターンで被覆したのち、Ｐをイオン
注入することによってｎ型の追い込み拡散領域５６を形
成する。
【００７６】次いで、ＳｉＯ2 膜を全面に堆積させたの
ち、異方性エッチングを施すことによってゲート電極５
４の側面等にサイドウォール５５を形成し、次いで、ボ
ディコンタクト形成領域をレジストパターンでマスクし
た状態で、ゲート電極５４、及びサイドウォール５５を
マスクとしてＰイオンを注入することによってｎ型ソー
ス領域５７及びｎ型ドレイン領域５８を形成する。
ち、異方性エッチングを施すことによってゲート電極５
４の側面等にサイドウォール５５を形成し、次いで、ボ
ディコンタクト形成領域をレジストパターンでマスクし
た状態で、ゲート電極５４、及びサイドウォール５５を
マスクとしてＰイオンを注入することによってｎ型ソー
ス領域５７及びｎ型ドレイン領域５８を形成する。
【００７７】次いで、レジストパターンを除去したの
ち、ｎ型ソース領域５７及びｎ型ドレイン領域５８をレ
ジストパターンでマスクした状態で、Ｂイオンを注入す
ることによってボディコンタクト領域３０を形成する。
ち、ｎ型ソース領域５７及びｎ型ドレイン領域５８をレ
ジストパターンでマスクした状態で、Ｂイオンを注入す
ることによってボディコンタクト領域３０を形成する。
【００７８】以降は上記の第１の実施の形態と全く同様
な工程によって、ゲート電極５４、ｎ型ソース領域５
７、ｎ型ドレイン領域５８、及び、ボディコンタクト領
域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成する
ことによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成
する。
な工程によって、ゲート電極５４、ｎ型ソース領域５
７、ｎ型ドレイン領域５８、及び、ボディコンタクト領
域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成する
ことによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成
する。
【００７９】この第３の実施の形態においては、予めボ
ディコンタクト形成領域を分離する素子内分離酸化膜５
０を形成しており、且つ、この素子内分離酸化膜５０の
厚さは不純物の導入を実質的に阻止する０．０８μｍ以
上の厚さであるので、セパレータが不要になり、したが
って、上記の第２の実施の形態と同様にセパレータに起
因する寄生容量をなくすことができ、また、素子ピッチ
を縮小することができる。
ディコンタクト形成領域を分離する素子内分離酸化膜５
０を形成しており、且つ、この素子内分離酸化膜５０の
厚さは不純物の導入を実質的に阻止する０．０８μｍ以
上の厚さであるので、セパレータが不要になり、したが
って、上記の第２の実施の形態と同様にセパレータに起
因する寄生容量をなくすことができ、また、素子ピッチ
を縮小することができる。
【００８０】次に、図１３を参照して本発明の第４の実
施の形態のＳＯＩ−ＭＯＳＦＥＴを説明するが、製造工
程自体は、ゲート絶縁膜に厚膜部を形成しない以外には
上記の第１の実施の形態と同様であるので、説明を省略
する。なお、図１３（ａ）は平面図であり、図１３
（ｂ）は図１３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線
に沿った断面図であり、また、図１３（ｃ）は図１３
（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図
である。 図１３（ａ）乃至（ｃ）参照 この第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴは、セパ
レータ６１をｎ型ドレイン領域２６側にのみ設けたもの
であり、したがって、ｐ型のボディコンタクト領域３０
とｎ型ソース領域２５とは一体のＣｏＳｉ2 層６４によ
って短絡した構造となっている。
施の形態のＳＯＩ−ＭＯＳＦＥＴを説明するが、製造工
程自体は、ゲート絶縁膜に厚膜部を形成しない以外には
上記の第１の実施の形態と同様であるので、説明を省略
する。なお、図１３（ａ）は平面図であり、図１３
（ｂ）は図１３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線
に沿った断面図であり、また、図１３（ｃ）は図１３
（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図
である。 図１３（ａ）乃至（ｃ）参照 この第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴは、セパ
レータ６１をｎ型ドレイン領域２６側にのみ設けたもの
であり、したがって、ｐ型のボディコンタクト領域３０
とｎ型ソース領域２５とは一体のＣｏＳｉ2 層６４によ
って短絡した構造となっている。
【００８１】即ち、通常の回路構成において、ソース領
域とチャネルが形成される基板領域とを同電位にして使
用する場合があるが、この様な場合に適用されるもので
あり、基板領域、即ち、ｐ型シリコン層１３はボディコ
ンタクト領域３０を介してｎ型ソース領域２５と実質的
に同電位に設定されることになる。
域とチャネルが形成される基板領域とを同電位にして使
用する場合があるが、この様な場合に適用されるもので
あり、基板領域、即ち、ｐ型シリコン層１３はボディコ
ンタクト領域３０を介してｎ型ソース領域２５と実質的
に同電位に設定されることになる。
【００８２】この第４の実施の形態においては、セパレ
ータ６１が短くなるので、セパレータ６１に起因する寄
生容量を大幅に低減することができ、それによって、ト
ランジスタ特性を向上することができる。また、セパレ
ータ６１を除去した側の面積が減少する。
ータ６１が短くなるので、セパレータ６１に起因する寄
生容量を大幅に低減することができ、それによって、ト
ランジスタ特性を向上することができる。また、セパレ
ータ６１を除去した側の面積が減少する。
【００８３】次に、図１４を参照して本発明の第５の実
施の形態のＳＯＩ−ＭＯＳＦＥＴを説明するが、製造工
程自体は、第１の実施の形態と共通する点が多いので、
相違点を中心に説明する。なお、図１４（ａ）は平面図
であり、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ′
を結ぶ一点鎖線に沿った断面図であり、また、図１４
（ｃ）は図１４（ａ）におけるＣ−Ｃ′を結ぶ一点鎖線
に沿った断面図である。 図１４（ａ）乃至（ｃ）参照 この第５の実施の形態のＳＯＩ−ＭＯＳＦＥＴは、ｎ型
多結晶シリコン層をパターニングする際に、ゲート電極
２０をボディコンタクト形成領域側に若干突出させると
ともに、セパレータ６５をドレイン領域形成側にのみ設
けたものである。
施の形態のＳＯＩ−ＭＯＳＦＥＴを説明するが、製造工
程自体は、第１の実施の形態と共通する点が多いので、
相違点を中心に説明する。なお、図１４（ａ）は平面図
であり、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ′
を結ぶ一点鎖線に沿った断面図であり、また、図１４
（ｃ）は図１４（ａ）におけるＣ−Ｃ′を結ぶ一点鎖線
に沿った断面図である。 図１４（ａ）乃至（ｃ）参照 この第５の実施の形態のＳＯＩ−ＭＯＳＦＥＴは、ｎ型
多結晶シリコン層をパターニングする際に、ゲート電極
２０をボディコンタクト形成領域側に若干突出させると
ともに、セパレータ６５をドレイン領域形成側にのみ設
けたものである。
【００８４】そして、ソース・ドレイン領域を形成する
際には、セパレータ６５のボディコンタクト形成領域側
の近傍が露出するようにレジストパターンを設け、この
レジストパターンをマスクとしてＰをイオン注入するこ
とによってｎ型ドレイン領域２６を形成するとともに、
セパレータ６５のボディコンタクト形成領域側及びセパ
レータ６５を設けない領域にｎ型ソース領域２５を形成
する。
際には、セパレータ６５のボディコンタクト形成領域側
の近傍が露出するようにレジストパターンを設け、この
レジストパターンをマスクとしてＰをイオン注入するこ
とによってｎ型ドレイン領域２６を形成するとともに、
セパレータ６５のボディコンタクト形成領域側及びセパ
レータ６５を設けない領域にｎ型ソース領域２５を形成
する。
【００８５】次いで、ｎ型ソース領域２５及びｎ型ドレ
イン領域２６を覆うレジストパターンを設け、このレジ
ストパターンをマスクとしてＢをイオン注入することに
よってボディコンタクト領域３０を形成する。以降は、
上記の第１の実施の形態と同様なシリサイド形成工程に
よって、ＣｏＳｉ2 層６２〜６４を形成することによっ
て、本発明の第５の実施の形態のＳＯＩ−ＭＯＳＦＥＴ
の基本構成が完成する。なお、この場合も、ｐ型のボデ
ィコンタクト領域３０とｎ型ソース領域２５とは一体の
ＣｏＳｉ2 層６４によって短絡した構造となっている。
イン領域２６を覆うレジストパターンを設け、このレジ
ストパターンをマスクとしてＢをイオン注入することに
よってボディコンタクト領域３０を形成する。以降は、
上記の第１の実施の形態と同様なシリサイド形成工程に
よって、ＣｏＳｉ2 層６２〜６４を形成することによっ
て、本発明の第５の実施の形態のＳＯＩ−ＭＯＳＦＥＴ
の基本構成が完成する。なお、この場合も、ｐ型のボデ
ィコンタクト領域３０とｎ型ソース領域２５とは一体の
ＣｏＳｉ2 層６４によって短絡した構造となっている。
【００８６】この第５の実施の形態においては、セパレ
ータ６５も実効的にゲート電極として機能するので、実
効的なゲート幅をセパレータ６５の長さ分だけ長くする
ことができ、それによって、トランジスタ特性を向上す
ることができる。
ータ６５も実効的にゲート電極として機能するので、実
効的なゲート幅をセパレータ６５の長さ分だけ長くする
ことができ、それによって、トランジスタ特性を向上す
ることができる。
【００８７】また、この場合のセパレータ６５の幅は、
トランジスタの動作特性を均一にするためには、ゲート
電極２０の幅と同じにする必要があるが、それに伴っ
て、セパレータ６５に起因するゲート容量を低減するこ
とが可能になる。
トランジスタの動作特性を均一にするためには、ゲート
電極２０の幅と同じにする必要があるが、それに伴っ
て、セパレータ６５に起因するゲート容量を低減するこ
とが可能になる。
【００８８】以上、本発明の実施の形態を説明してきた
が、本発明は各実施の形態に記載した構成及び条件に限
られるものではなく、各種の変更が可能である。例え
ば、本発明の実施の形態においては、ＳＯＩ構造を酸素
のイオン注入によるＳＩＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によって
形成しているが、基板貼り合わせ法を用いても良いもの
である。
が、本発明は各実施の形態に記載した構成及び条件に限
られるものではなく、各種の変更が可能である。例え
ば、本発明の実施の形態においては、ＳＯＩ構造を酸素
のイオン注入によるＳＩＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によって
形成しているが、基板貼り合わせ法を用いても良いもの
である。
【００８９】例えば、単結晶シリコン基板の表面にＳｉ
Ｏ2 膜を形成したのち、単結晶シリコン基板からなる貼
り合わせ基板をＳｉＯ2 膜の表面に接着させて貼り合わ
せ、次いで、研削及び通常の研磨によって、単結晶シリ
コン基板の大部分を除去してその表面を鏡面化すること
によって、ＳｉＯ2 膜によって貼り合わせ基板から絶縁
分離された素子形成層を設けても良いのである。
Ｏ2 膜を形成したのち、単結晶シリコン基板からなる貼
り合わせ基板をＳｉＯ2 膜の表面に接着させて貼り合わ
せ、次いで、研削及び通常の研磨によって、単結晶シリ
コン基板の大部分を除去してその表面を鏡面化すること
によって、ＳｉＯ2 膜によって貼り合わせ基板から絶縁
分離された素子形成層を設けても良いのである。
【００９０】また、上記の各実施の形態においては、素
子分離絶縁膜をＳＴＩ法によって形成しているが、ＳＴ
Ｉ法に限られるものではなく、ＬＯＣＯＳ（選択酸化）
法等を用いても良いものであり、さらには、ＢＯＸ（基
板分離酸化膜）を形成する前に素子分離絶縁膜を形成し
ても良いものである。
子分離絶縁膜をＳＴＩ法によって形成しているが、ＳＴ
Ｉ法に限られるものではなく、ＬＯＣＯＳ（選択酸化）
法等を用いても良いものであり、さらには、ＢＯＸ（基
板分離酸化膜）を形成する前に素子分離絶縁膜を形成し
ても良いものである。
【００９１】特に、基板貼り合わせ法を用いる場合に
は、単結晶シリコン基板に素子分離用溝形成したのち、
ＣＶＤ法によって全面にＣＶＤ−ＳｉＯ2 膜を堆積させ
ることによって、素子分離溝を埋め込むとともに表面を
平坦化し、次いで、単結晶シリコン基板からなる貼り合
わせ基板をＣＶＤ−ＳｉＯ2 膜の表面に接着させて貼り
合わせたのち、研削及び通常の研磨によって、単結晶シ
リコン基板の大部分を除去して、その表面を鏡面化する
ことによって素子分離絶縁膜を設けたＳＯＩ基板を形成
しても良いものである。
は、単結晶シリコン基板に素子分離用溝形成したのち、
ＣＶＤ法によって全面にＣＶＤ−ＳｉＯ2 膜を堆積させ
ることによって、素子分離溝を埋め込むとともに表面を
平坦化し、次いで、単結晶シリコン基板からなる貼り合
わせ基板をＣＶＤ−ＳｉＯ2 膜の表面に接着させて貼り
合わせたのち、研削及び通常の研磨によって、単結晶シ
リコン基板の大部分を除去して、その表面を鏡面化する
ことによって素子分離絶縁膜を設けたＳＯＩ基板を形成
しても良いものである。
【００９２】また、上記の第１、第２、第４、及び、第
５の実施の形態においては、ゲート絶縁膜として熱酸化
によるＳｉＯ2 膜を用いているが、ＣＶＤ膜でも良いも
のであり、さらには、ＳｉＯ2 膜に限られるものではな
く、上記の第３の実施の形態と同様にＳｉＯＮ膜を用い
ても良いものであり、逆に、第３の実施の形態において
ゲート絶縁膜としてＳｉＯ2 膜を用いても良いものであ
る。
５の実施の形態においては、ゲート絶縁膜として熱酸化
によるＳｉＯ2 膜を用いているが、ＣＶＤ膜でも良いも
のであり、さらには、ＳｉＯ2 膜に限られるものではな
く、上記の第３の実施の形態と同様にＳｉＯＮ膜を用い
ても良いものであり、逆に、第３の実施の形態において
ゲート絶縁膜としてＳｉＯ2 膜を用いても良いものであ
る。
【００９３】また、上記の各実施の形態においては、追
い込み拡散領域を設けているが、必ずしも必須のもので
はなく、さらに、追い込み拡散領域の代わりにｎ- 型の
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域を形成しても良いものである。
い込み拡散領域を設けているが、必ずしも必須のもので
はなく、さらに、追い込み拡散領域の代わりにｎ- 型の
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域を形成しても良いものである。
【００９４】また、上記の各実施の形態においては、シ
リサイド電極を形成する際に、Ｃｏ膜を用いてＣｏＳｉ
2 層を形成しているが、ＣｏＳｉ2 層に限られるもので
はなく、Ｔｉ膜を用いてＴｉＳｉ2 層をシリサイド電極
として用いても良いものである。
リサイド電極を形成する際に、Ｃｏ膜を用いてＣｏＳｉ
2 層を形成しているが、ＣｏＳｉ2 層に限られるもので
はなく、Ｔｉ膜を用いてＴｉＳｉ2 層をシリサイド電極
として用いても良いものである。
【００９５】また、上記の各実施の形態においては、説
明を簡単にするためにｎチャネル型ＭＯＳＦＥＴとして
説明しているが、ｐチャネル型ＭＯＳＦＥＴにも同様に
適当されるものであり、特に、互いに素子分離絶縁膜に
よって分離されたｐチャネル型ＭＯＳＦＥＴとｎチャネ
ル型ＭＯＳＦＥＴとを隣接して設け、互いのゲート電極
を共通接続することによって周知のインバータを構成し
ても良いものである。
明を簡単にするためにｎチャネル型ＭＯＳＦＥＴとして
説明しているが、ｐチャネル型ＭＯＳＦＥＴにも同様に
適当されるものであり、特に、互いに素子分離絶縁膜に
よって分離されたｐチャネル型ＭＯＳＦＥＴとｎチャネ
ル型ＭＯＳＦＥＴとを隣接して設け、互いのゲート電極
を共通接続することによって周知のインバータを構成し
ても良いものである。
【００９６】
【発明の効果】本発明によれば、セパレータに起因する
寄生容量を低減或いは消滅することができるとともに、
シリサイド電極間の短絡を防止することができ、それに
よって、ボディコンタクト電極とドレイン電極との短絡
或いは隣接するセパレータ同士の短絡を防止することが
でき、トランジスタピッチの縮小が可能になるので、絶
縁ゲート型集積回路装置の高集積化、高速化に寄与する
ところが大きい。
寄生容量を低減或いは消滅することができるとともに、
シリサイド電極間の短絡を防止することができ、それに
よって、ボディコンタクト電極とドレイン電極との短絡
或いは隣接するセパレータ同士の短絡を防止することが
でき、トランジスタピッチの縮小が可能になるので、絶
縁ゲート型集積回路装置の高集積化、高速化に寄与する
ところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図５】本発明の第１の実施の形態の図４以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図６】本発明の第１の実施の形態の図５以降の製造工
程の説明図である。
程の説明図である。
【図７】本発明の第２の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図８】本発明の第２の実施の形態の図７以降の製造工
程の説明図である。
程の説明図である。
【図９】本発明の第３の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図１０】本発明の第３の実施の形態の図９以降の途中
までの製造工程の説明図である。
までの製造工程の説明図である。
【図１１】本発明の第３の実施の形態の図１０以降の途
中までの製造工程の説明図である。
中までの製造工程の説明図である。
【図１２】本発明の第３の実施の形態の図１１以降の製
造工程の説明図である。
造工程の説明図である。
【図１３】本発明の第４の実施の形態のＳＯＩ−ＭＯＳ
ＦＥＴの説明図である。
ＦＥＴの説明図である。
【図１４】本発明の第５の実施の形態のＳＯＩ−ＭＯＳ
ＦＥＴの説明図である。
ＦＥＴの説明図である。
【図１５】従来のＭＯＳＦＥＴの説明図である。
【図１６】従来のＳＯＩ−ＭＯＳＦＥＴの説明図であ
る。
る。
１ 半導体基板 ２ 基板分離用絶縁膜 ３ 半導体層 ４ ゲート絶縁膜 ５ 厚膜部 ６ 主ゲート電極 ７ 梁状導電体パターン ８ サイドウォール ９ ボディコンタクト領域 １０ 電極 １１ シリコン基板 １２ 基板分離酸化膜 １３ ｐ型シリコン層 １４ 素子分離酸化膜 １５ ゲート絶縁膜 １６ レジストパターン １７ ゲート絶縁膜 １８ 厚膜部 １９ レジストパターン ２０ ゲート電極 ２１ セパレータ ２２ サイドウォール ２３ レジストパターン ２４ Ｐイオン ２５ ｎ型ソース領域 ２６ ｎ型ドレイン領域 ２７ 追い込み拡散領域 ２８ レジストパターン ２９ Ｂイオン ３０ ボディコンタクト領域 ３１ Ｃｏ膜 ３２ ＣｏＳｉ2 膜 ３３ レジストパターン ４１ シリコン層 ４２ ＳｉＯ2 膜 ４３ ＳｉＮ膜 ４４ レジストパターン ４５ シャロートレンチ ４６ レジストパターン ４７ 素子分離用トレンチ ４８ ＳｉＯ2 膜 ４９ 素子分離酸化膜 ５０ 素子内分離酸化膜 ５１ Ｂイオン ５２ ｐ型シリコン層 ５３ ゲート絶縁膜 ５４ ゲート電極 ５５ サイドウォール ５６ 追い込み拡散領域 ５７ ｎ型ソース領域 ５８ ｎ型ドレイン領域 ６１ セパレータ ６２ ＣｏＳｉ2 膜 ６３ ＣｏＳｉ2 膜 ６４ ＣｏＳｉ2 膜 ６５ セパレータ ７１ ｐ型シリコン基板 ７２ ｐ型ウエル領域 ７３ 素子分離酸化膜 ７４ 素子内分離酸化膜 ７５ ゲート酸化膜 ７６ ゲート電極 ７７ 追い込み拡散領域 ７８ サイドウォール ７９ ｎ型ソース領域 ８０ ｎ型ドレイン領域 ８１ ボディコンタクト領域 ８２ ＣｏＳｉ2 膜 ８３ ＣｏＳｉ2 膜 ８４ ＣｏＳｉ2 膜 ８５ ＣｏＳｉ2 膜 ９１ シリコン基板 ９２ 基板分離酸化膜 ９３ ｐ型シリコン層 ９４ 素子分離酸化膜 ９５ ゲート絶縁膜 ９６ ゲート電極 ９７ セパレータ ９８ 追い込み拡散領域 ９９ サイドウォール １００ ｎ型ソース領域 １０１ ｎ型ドレイン領域 １０２ ボディコンタクト領域 １０３ ＣｏＳｉ2 膜 １０４ ＣｏＳｉ2 膜 １０５ ＣｏＳｉ2 膜 １０６ ＣｏＳｉ2 膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古谷 和弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 渡邊 久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F110 AA02 AA04 AA15 AA26 BB04 CC02 DD05 DD13 DD25 EE05 EE09 EE14 EE22 EE24 EE32 EE42 FF02 FF03 FF04 FF13 FF23 FF29 GG12 GG22 GG23 GG37 HJ01 HJ13 HK05 HM12 HM13 NN62 NN65 NN66 QQ17
Claims (8)
- 【請求項１】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置において、支柱状の主ゲート電極と梁状導電体パ
ターンからなるＴ字状のゲート電極を設けるとともに、
前記梁状導電体パターンの直下のゲート絶縁膜の膜厚を
前記主ゲート電極の直下のゲート絶縁膜の膜厚より厚く
したことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置において、一導電型のボディコンタクト領域と逆
導電型のソース・ドレイン領域との境界に位置する一導
電型半導体領域の表面に設けた絶縁膜の膜厚を、ゲート
電極の直下のゲート絶縁膜の膜厚より厚くしたことを特
徴とする絶縁ゲート型半導体装置。 - 【請求項３】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置において、一導電型のボディコンタクト領域と逆
導電型のソース・ドレイン領域との境界に位置する一導
電型半導体領域の表面にゲート電極の直下のゲート絶縁
膜の膜厚より厚い埋込絶縁膜を設けたことを特徴とする
絶縁ゲート型半導体装置。 - 【請求項４】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置において、支柱状の主ゲート電極と梁状導電体パ
ターンからなるＬ字状或いは非対称なＴ字状のいずれか
の形状のゲート電極を設けるとともに、前記梁状導電体
パターンを挟んでボディコンタクト領域とソース領域及
びドレイン領域の一方が分離されていることを特徴とす
る絶縁ゲート型半導体装置。 - 【請求項５】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置において、支柱状の主ゲート電極と梁状導電体パ
ターンからなるＬ字状或いは非対称なＴ字状のいずれか
の形状のゲート電極を設けるとともに、前記梁状導電体
パターンの少なくとも一部が実効的なゲート電極として
機能することを特徴とする絶縁ゲート型半導体装置。 - 【請求項６】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置の製造方法において、前記半導体層の表面に部分
的に膜厚の異なるゲート絶縁膜を設ける工程、前記ゲー
ト絶縁膜の厚膜部に梁状導電体パターンを設けるととも
に、前記ゲート絶縁膜上に支柱状の主ゲート電極を設け
てＴ字状のゲート電極を形成する工程、前記ゲート電極
の側面にサイドウォールを形成する工程、前記主ゲート
電極及び梁状導電体パターンをマスクとして不純物を導
入してソース・ドレイン領域を形成する工程、前記梁状
導電体パターンをマスクとして不純物を導入してボディ
コンタクト領域を形成する工程、及び、全面に金属膜を
堆積させたのち熱処理を行うことによってシリサイド電
極を形成する工程を有することを特徴とする絶縁ゲート
型半導体装置の製造方法。 - 【請求項７】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置の製造方法において、前記半導体層の表面に部分
的に膜厚の異なるゲート絶縁膜を設ける工程、前記ゲー
ト絶縁膜の厚膜部に梁状導電体パターンを設けるととも
に、前記ゲート絶縁膜上に支柱状の主ゲート電極を設け
てＴ字状のゲート電極を形成する工程、前記ゲート電極
の側面にサイドウォールを形成する工程、前記主ゲート
電極及び梁状導電体パターンをマスクとして不純物を導
入してソース・ドレイン領域を形成する工程、前記梁状
導電体パターンをマスクとして不純物を導入してボディ
コンタクト領域を形成する工程、及び、前記梁状導電体
パターンを除去したのち全面に金属膜を堆積させ、熱処
理を行うことによってシリサイド電極を形成する工程を
有することを特徴とする絶縁ゲート型半導体装置の製造
方法。 - 【請求項８】 能動領域となる半導体層を基板分離用絶
縁膜によって半導体基板から分離した絶縁ゲート型半導
体装置の製造方法において、前記半導体層の表面に深さ
の異なる溝を形成し、前記溝を絶縁物によって埋め込む
ことによって素子分離絶縁膜と素子内分離絶縁膜を形成
する工程、ゲート絶縁膜上にゲート電極を設ける工程、
前記ゲート電極の側面にサイドウォールを形成する工
程、前記ゲート電極及び前記素子内分離絶縁膜をマスク
として不純物を導入してソース・ドレイン領域を形成す
る工程、前記素子内分離絶縁膜をマスクとして不純物を
導入してボディコンタクト領域を形成する工程、及び、
全面に金属膜を堆積させ、熱処理を行うことによってシ
リサイド電極を形成する工程を有することを特徴とする
絶縁ゲート型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029928A JP3716406B2 (ja) | 2000-02-08 | 2000-02-08 | 絶縁ゲート型半導体装置及びその製造方法 |
| US09/717,143 US7135742B1 (en) | 2000-02-08 | 2000-11-22 | Insulated gate type semiconductor device and method for fabricating same |
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