JP2003229494A - 垂直シリコン−オン−インシュレータ構造の円筒形トランジスタ及びその製造方法 - Google Patents
垂直シリコン−オン−インシュレータ構造の円筒形トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 半導体素子の電気的な特性と信頼性を改
善しながら高集積化が可能な垂直ＳＯＩ構造の円筒形ト
ランジスタ及びその製造方法を提供する。 【解決手段】 第１導電型のウェル領域１２と、ウェル
領域１２の所定深さに形成される第２導電型のドレイン
１３と、ドレイン１３の上部のウェル領域１２に位置す
る垂直円筒形状のシリコンバルクと、シリコンバルク上
に形成される第２導電型のソース１４と、シリコンバル
クの内部を満たすように形成されるゲート１８と、結果
構造物の全面に形成されてゲート１８とソース１４とド
レイン１３の一部を各々露出させる分離酸化膜１９と、
ゲート１８とソース１４とドレイン１３に各々電気的に
連結されるコンタクトプラグを含み、トランジスタチャ
ンネルがシリコンバルクのそれぞれの内部に形成され、
分離酸化膜１９がシリコンバルクの外壁間の空間を満た
す。
善しながら高集積化が可能な垂直ＳＯＩ構造の円筒形ト
ランジスタ及びその製造方法を提供する。 【解決手段】 第１導電型のウェル領域１２と、ウェル
領域１２の所定深さに形成される第２導電型のドレイン
１３と、ドレイン１３の上部のウェル領域１２に位置す
る垂直円筒形状のシリコンバルクと、シリコンバルク上
に形成される第２導電型のソース１４と、シリコンバル
クの内部を満たすように形成されるゲート１８と、結果
構造物の全面に形成されてゲート１８とソース１４とド
レイン１３の一部を各々露出させる分離酸化膜１９と、
ゲート１８とソース１４とドレイン１３に各々電気的に
連結されるコンタクトプラグを含み、トランジスタチャ
ンネルがシリコンバルクのそれぞれの内部に形成され、
分離酸化膜１９がシリコンバルクの外壁間の空間を満た
す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路素子
のトランジスタ製造方法に関するものであり、より具体
的には垂直シリコン−オン−インシュレータ構造（ｖｅ
ｒｔｉｃａｌ ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔ
ｏｒ ｓｔｒｕｃｔｕｒｅ）の円筒形トランジスタ及び
その製造方法に関するものである。
のトランジスタ製造方法に関するものであり、より具体
的には垂直シリコン−オン−インシュレータ構造（ｖｅ
ｒｔｉｃａｌ ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔ
ｏｒ ｓｔｒｕｃｔｕｒｅ）の円筒形トランジスタ及び
その製造方法に関するものである。
【０００２】
【従来の技術】公知のように、半導体集積回路素子は一
般的にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）を単位トランジスタで採用し、数
多い単位トランジスタを同じ素子内に形成させて集積回
路を具現する。このような一般的なトランジスタは水平
方式の構造を有し、素子の集積度が増加するほどリソグ
ラフィ（Ｌｉｔｈｏｇｒａｐｈｙ）に対する依存性が益
々ひどくなるだけでなく有効チャンネルが顕著に弱まっ
て次のような色々な問題点が発生する。
般的にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）を単位トランジスタで採用し、数
多い単位トランジスタを同じ素子内に形成させて集積回
路を具現する。このような一般的なトランジスタは水平
方式の構造を有し、素子の集積度が増加するほどリソグ
ラフィ（Ｌｉｔｈｏｇｒａｐｈｙ）に対する依存性が益
々ひどくなるだけでなく有効チャンネルが顕著に弱まっ
て次のような色々な問題点が発生する。
【０００３】例えば、トランジスタのチャンネル長さが
短くなるほど閾値電圧が減少する短チャンネル効果（Ｓ
ｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）または閾値
電圧が逆に増加する逆短チャンネル効果（Ｒｅｖｅｒｓ
ｅ Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）が発
生し、薄いゲート酸化膜を使用する素子でゲート誘導ド
レインリーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ
Ｌｅａｋａｇｅ；ＧＩＤＬ）現象が現れる。また、パ
ンチスルー（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）現象が深化
され、トランジスタが動作しない時のリーク電流（Ｉ
ｏｆｆ Ｌｅａｋａｇｅ）の増加、ソース／ドレイン領
域の接合容量（Ｊｕｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎ
ｃｅ）の増加、閾値電圧の変動などが発生する。
短くなるほど閾値電圧が減少する短チャンネル効果（Ｓ
ｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）または閾値
電圧が逆に増加する逆短チャンネル効果（Ｒｅｖｅｒｓ
ｅ Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）が発
生し、薄いゲート酸化膜を使用する素子でゲート誘導ド
レインリーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ
Ｌｅａｋａｇｅ；ＧＩＤＬ）現象が現れる。また、パ
ンチスルー（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）現象が深化
され、トランジスタが動作しない時のリーク電流（Ｉ
ｏｆｆ Ｌｅａｋａｇｅ）の増加、ソース／ドレイン領
域の接合容量（Ｊｕｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎ
ｃｅ）の増加、閾値電圧の変動などが発生する。
【０００４】併せて、高電流駆動性（Ｈｉｇｈ Ｃｕｒ
ｒｅｎｔ Ｄｒｉｖａｂｉｌｉｔｙ）、超高速動作、超
低電力消費などを実現するために多様な研究と開発がな
されている実情である。
ｒｅｎｔ Ｄｒｉｖａｂｉｌｉｔｙ）、超高速動作、超
低電力消費などを実現するために多様な研究と開発がな
されている実情である。
【０００５】
【発明が解決しようとする課題】本発明はこのような従
来技術の限界を克服して前記の問題点を解決するために
案出されたものであり、本発明の目的は半導体素子の電
気的な特性と信頼性を改善しながら高集積化が可能な新
しい構造の垂直シリコン−オン−インシュレータ構造の
円筒形トランジスタ及びその製造方法を提供するための
ものである。
来技術の限界を克服して前記の問題点を解決するために
案出されたものであり、本発明の目的は半導体素子の電
気的な特性と信頼性を改善しながら高集積化が可能な新
しい構造の垂直シリコン−オン−インシュレータ構造の
円筒形トランジスタ及びその製造方法を提供するための
ものである。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために提供される本発明の円筒形トランジスタは、シ
リコン基板に形成される第１導電型のウェル領域と、前
記ウェル領域の所定深さに形成される第２導電型のドレ
インと、前記ドレインの上部の前記ウェル領域に位置す
る多数個の垂直円筒形状のシリコンバルクと、前記ドレ
インと垂直方向に離隔される前記シリコンバルク上に形
成される第２導電型のソースと、前記シリコンバルクの
内部に挿入されるゲート酸化膜で前記シリコンバルクの
内部を満たすように形成されるゲートと、結果構造物の
全面に形成されて前記ゲートと前記ソースと前記ドレイ
ンの一部を各々露出させる分離酸化膜と、前記分離酸化
膜を通じて露出される前記ゲートと前記ソースと前記ド
レインに各々電気的に連結されるコンタクトプラグを含
んで、特にトランジスタチャンネルが前記シリコンバル
クのそれぞれの内部に形成され、前記分離酸化膜が前記
シリコンバルクの外壁間の空間を満たされてシリコン−
オン−インシュレータ構造をなすことが特徴である。
るために提供される本発明の円筒形トランジスタは、シ
リコン基板に形成される第１導電型のウェル領域と、前
記ウェル領域の所定深さに形成される第２導電型のドレ
インと、前記ドレインの上部の前記ウェル領域に位置す
る多数個の垂直円筒形状のシリコンバルクと、前記ドレ
インと垂直方向に離隔される前記シリコンバルク上に形
成される第２導電型のソースと、前記シリコンバルクの
内部に挿入されるゲート酸化膜で前記シリコンバルクの
内部を満たすように形成されるゲートと、結果構造物の
全面に形成されて前記ゲートと前記ソースと前記ドレイ
ンの一部を各々露出させる分離酸化膜と、前記分離酸化
膜を通じて露出される前記ゲートと前記ソースと前記ド
レインに各々電気的に連結されるコンタクトプラグを含
んで、特にトランジスタチャンネルが前記シリコンバル
クのそれぞれの内部に形成され、前記分離酸化膜が前記
シリコンバルクの外壁間の空間を満たされてシリコン−
オン−インシュレータ構造をなすことが特徴である。
【０００７】本発明による円筒形トランジスタはシリコ
ンバルクの上部に形成されるマスキング酸化膜とマスキ
ング窒化膜を更に含むことができる。また、ゲート酸化
膜はソースとドレインの表面で形成された厚さがウェル
領域の表面で形成された厚さより大きいものが望まし
い。
ンバルクの上部に形成されるマスキング酸化膜とマスキ
ング窒化膜を更に含むことができる。また、ゲート酸化
膜はソースとドレインの表面で形成された厚さがウェル
領域の表面で形成された厚さより大きいものが望まし
い。
【０００８】また、本発明による円筒形トランジスタの
製造方法は、シリコン基板に第１導電型のウェル領域を
形成する段階と、前記ウェル領域の所定深さに第２導電
型のドレインを形成して前記ウェル領域の上部に前記ド
レインと垂直方向に離隔されるように第２導電型のソー
スを形成する段階と、円形の露出領域を有するトランジ
スタマスクを使用して前記ドレインが露出されるように
前記ソースと前記ウェル領域を順次エッチングして円筒
形のトレンチを形成する段階と、前記トレンチの内部表
面にゲート酸化膜を形成し、前記トレンチの内部にゲー
トを形成する段階と、前記トランジスタマスクの円形露
出領域の直径より大きい直径の円形遮蔽領域を有する素
子分離マスクを使用して、前記ドレインが露出されるよ
うに前記ソースと前記ウェル領域をエッチングして、内
部が前記ゲート酸化膜と前記ゲートで満たされて外壁が
露出された円筒形のシリコンバルクを形成する段階と、
前記ゲートと前記ソースと前記ドレインの一部が各々露
出されるように結果物の全面に分離酸化膜を堆積させる
段階と、前記分離酸化膜を通じて露出される前記ゲート
と前記ソースと前記ドレインに各々電気的に連結される
コンタクトプラグを形成する段階とを含む。
製造方法は、シリコン基板に第１導電型のウェル領域を
形成する段階と、前記ウェル領域の所定深さに第２導電
型のドレインを形成して前記ウェル領域の上部に前記ド
レインと垂直方向に離隔されるように第２導電型のソー
スを形成する段階と、円形の露出領域を有するトランジ
スタマスクを使用して前記ドレインが露出されるように
前記ソースと前記ウェル領域を順次エッチングして円筒
形のトレンチを形成する段階と、前記トレンチの内部表
面にゲート酸化膜を形成し、前記トレンチの内部にゲー
トを形成する段階と、前記トランジスタマスクの円形露
出領域の直径より大きい直径の円形遮蔽領域を有する素
子分離マスクを使用して、前記ドレインが露出されるよ
うに前記ソースと前記ウェル領域をエッチングして、内
部が前記ゲート酸化膜と前記ゲートで満たされて外壁が
露出された円筒形のシリコンバルクを形成する段階と、
前記ゲートと前記ソースと前記ドレインの一部が各々露
出されるように結果物の全面に分離酸化膜を堆積させる
段階と、前記分離酸化膜を通じて露出される前記ゲート
と前記ソースと前記ドレインに各々電気的に連結される
コンタクトプラグを形成する段階とを含む。
【０００９】本発明による円筒形トランジスタの製造方
法は、ドレイン及びソースの形成段階後、マスキング酸
化膜とマスキング窒化膜を順次形成する段階を更に含む
ことができ、またゲート酸化膜の形成段階は熱酸化によ
ってなされることが望ましい。
法は、ドレイン及びソースの形成段階後、マスキング酸
化膜とマスキング窒化膜を順次形成する段階を更に含む
ことができ、またゲート酸化膜の形成段階は熱酸化によ
ってなされることが望ましい。
【００１０】以上のような本発明の目的と別の特徴及び
長所などは次に参照する本発明の好適な実施例に対する
以下の説明から明確になるであろう。
長所などは次に参照する本発明の好適な実施例に対する
以下の説明から明確になるであろう。
【００１１】
【発明の実施の形態】以下、添付図面を参照して本発明
の望ましい実施例をより詳細に説明する。図１は本発明
の実施例による垂直シリコン−オン−インシュレータ構
造の円筒形トランジスタ製造に使用されるマスクレイア
ウトを示す配置図であり、図２ないし図７は本発明の実
施例による垂直シリコン−オン−インシュレータ構造の
円筒形トランジスタ及びその製造方法を示す工程断面図
である。
の望ましい実施例をより詳細に説明する。図１は本発明
の実施例による垂直シリコン−オン−インシュレータ構
造の円筒形トランジスタ製造に使用されるマスクレイア
ウトを示す配置図であり、図２ないし図７は本発明の実
施例による垂直シリコン−オン−インシュレータ構造の
円筒形トランジスタ及びその製造方法を示す工程断面図
である。
【００１２】まず、図１には、トランジスタマスク（Ｔ
ｒａｎｓｉｓｔｏｒ Ｍａｓｋ）Ａと素子分離マスク
（Ｉｓｏｌａｔｉｏｎ Ｍａｓｋ）Ｂとワードラインマ
スク（Ｗｏｒｄ Ｌｉｎｅ Ｍａｓｋ）Ｃとビットライ
ンマスク（Ｂｉｔ ＬｉｎｅＭａｓｋ） Ｄ とワード
ラインコンタクトマスク（Ｗｏｒｄ Ｌｉｎｅ Ｃｏｎ
ｔａｃｔ Ｍａｓｋ）Ｅとビットラインコンタクトマス
ク（Ｂｉｔ ＬｉｎｅＣｏｎｔａｃｔ Ｍａｓｋ）Ｆの
配置関係を例示している。このような形態のマスクＡ、
Ｂ、Ｃ、Ｄ、Ｅ、Ｆを使用して本実施例の垂直シリコン
−オン−インシュレータ構造の円筒形トランジスタが製
造される。
ｒａｎｓｉｓｔｏｒ Ｍａｓｋ）Ａと素子分離マスク
（Ｉｓｏｌａｔｉｏｎ Ｍａｓｋ）Ｂとワードラインマ
スク（Ｗｏｒｄ Ｌｉｎｅ Ｍａｓｋ）Ｃとビットライ
ンマスク（Ｂｉｔ ＬｉｎｅＭａｓｋ） Ｄ とワード
ラインコンタクトマスク（Ｗｏｒｄ Ｌｉｎｅ Ｃｏｎ
ｔａｃｔ Ｍａｓｋ）Ｅとビットラインコンタクトマス
ク（Ｂｉｔ ＬｉｎｅＣｏｎｔａｃｔ Ｍａｓｋ）Ｆの
配置関係を例示している。このような形態のマスクＡ、
Ｂ、Ｃ、Ｄ、Ｅ、Ｆを使用して本実施例の垂直シリコン
−オン−インシュレータ構造の円筒形トランジスタが製
造される。
【００１３】図２を参照すれば、シリコン基板（Ｓｉｌ
ｉｃｏｎ Ｓｕｂｓｔｒａｔｅ）１１にＰ−ウェルマス
ク（図示せず、Ｐ−Ｗｅｌｌ Ｍａｓｋ）を使用してＰ
−ウェル領域（Ｐ−Ｗｅｌｌ）１２を形成し、Ｎ型高濃
度ドレイン（Ｎ＋ Ｄｒａｉｎ）１３とＮ型高濃度ソー
ス（Ｎ＋ Ｓｏｕｒｃｅ）１４を形成した後に、Ｐ−ウ
ェルマスクを除去する。この時、ドレイン１３とソース
１４はイオン注入工程によって形成され、各々注入イオ
ンエネルギーを異なるように設定することによってお互
い異なる深さで形成することができる。
ｉｃｏｎ Ｓｕｂｓｔｒａｔｅ）１１にＰ−ウェルマス
ク（図示せず、Ｐ−Ｗｅｌｌ Ｍａｓｋ）を使用してＰ
−ウェル領域（Ｐ−Ｗｅｌｌ）１２を形成し、Ｎ型高濃
度ドレイン（Ｎ＋ Ｄｒａｉｎ）１３とＮ型高濃度ソー
ス（Ｎ＋ Ｓｏｕｒｃｅ）１４を形成した後に、Ｐ−ウ
ェルマスクを除去する。この時、ドレイン１３とソース
１４はイオン注入工程によって形成され、各々注入イオ
ンエネルギーを異なるように設定することによってお互
い異なる深さで形成することができる。
【００１４】続いて、結果物の全面にマスキング酸化膜
（Ｍａｓｋｉｎｇ Ｏｘｉｄｅ）１５とマスキング窒化
膜（Ｍａｓｋｉｎｇ Ｎｉｔｒｉｄｅ）１６を順次形成
し、トランジスタマスクＡを使用してドライエッチング
を実施する。この時のドライエッチングはドレイン１３
が露出される時まで進行され、マスキング窒化膜１６と
マスキング酸化膜１５とソース１４とＰ−ウェル領域１
２が順次エッチングされる。トランジスタマスクＡは円
形の露出領域と残り部分の遮蔽領域でなされる。したが
って、円筒形のトレンチＡ’がエッチングされて形成さ
れる。
（Ｍａｓｋｉｎｇ Ｏｘｉｄｅ）１５とマスキング窒化
膜（Ｍａｓｋｉｎｇ Ｎｉｔｒｉｄｅ）１６を順次形成
し、トランジスタマスクＡを使用してドライエッチング
を実施する。この時のドライエッチングはドレイン１３
が露出される時まで進行され、マスキング窒化膜１６と
マスキング酸化膜１５とソース１４とＰ−ウェル領域１
２が順次エッチングされる。トランジスタマスクＡは円
形の露出領域と残り部分の遮蔽領域でなされる。したが
って、円筒形のトレンチＡ’がエッチングされて形成さ
れる。
【００１５】続いて、トランジスタマスクＡを除去した
後、円筒形のトレンチＡ’の内部に、図３に示すよう
に、ゲート酸化膜１７とゲート１８を形成する。ゲート
酸化膜１７は熱酸化によって形成され、ゲート１８はゲ
ート物質の全面蒸着後の化学的機械研磨（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；Ｃ
ＭＰ）または全面エッチバック（Ｂｌａｎｋｅｔ Ｅｔ
ｃｈｂａｃｋ）のような平坦化工程を経て形成される。
後、円筒形のトレンチＡ’の内部に、図３に示すよう
に、ゲート酸化膜１７とゲート１８を形成する。ゲート
酸化膜１７は熱酸化によって形成され、ゲート１８はゲ
ート物質の全面蒸着後の化学的機械研磨（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；Ｃ
ＭＰ）または全面エッチバック（Ｂｌａｎｋｅｔ Ｅｔ
ｃｈｂａｃｋ）のような平坦化工程を経て形成される。
【００１６】ゲート酸化膜１７は円筒形トレンチ（図２
のＡ’）の内部に露出されたマスク酸化膜１５、ソース
１４、ドレイン１３、Ｐ−ウェル領域１２の表面全体に
成長し、特に高濃度でドーピングされたソース１４及び
ドレイン１３で他の部分に比べて約５倍以上、多くは約
１０倍の厚さで堆積される。例えば、Ｐ−ウェル領域１
２の表面に形成されたゲート酸化膜１７の厚さが約２０
Åならば、ソース１４とドレイン１３の表面に形成され
た厚さは１００Å以上である。したがって、ソース１４
またはドレイン１３とゲート１８との間の寄生容量を減
らすことができ、ソース１４またはドレイン１３からゲ
ート１８方向へのリーク電流を減らすことができる。
のＡ’）の内部に露出されたマスク酸化膜１５、ソース
１４、ドレイン１３、Ｐ−ウェル領域１２の表面全体に
成長し、特に高濃度でドーピングされたソース１４及び
ドレイン１３で他の部分に比べて約５倍以上、多くは約
１０倍の厚さで堆積される。例えば、Ｐ−ウェル領域１
２の表面に形成されたゲート酸化膜１７の厚さが約２０
Åならば、ソース１４とドレイン１３の表面に形成され
た厚さは１００Å以上である。したがって、ソース１４
またはドレイン１３とゲート１８との間の寄生容量を減
らすことができ、ソース１４またはドレイン１３からゲ
ート１８方向へのリーク電流を減らすことができる。
【００１７】続いて、図４に示すように、それぞれのト
ランジスタを分離するために素子分離マスクＢを堆積さ
せた後、ドライエッチングを実施する。この時のドライ
エッチングはドレイン１３が露出される時まで進行さ
れ、マスキング窒化膜１６とマスキング酸化膜１５とソ
ース１４とＰ−ウェル領域１２が順次エッチングされ
る。素子分離マスクＢは円形の遮蔽領域と残り部分の露
出領域でなされる。また、素子分離マスクＢの円形遮蔽
領域はトランジスタマスクＡの円形露出領域より大きい
直径を有する。したがって、エッチング後、円筒形のシ
リコンバルク（Ｓｉｌｉｃｏｎ Ｂｕｌｋ）Ｂ’が作ら
れて、シリコンバルクＢ’の内部がゲート酸化膜１７と
ゲート１８とで満たされており外壁が露出される形態と
なる。
ランジスタを分離するために素子分離マスクＢを堆積さ
せた後、ドライエッチングを実施する。この時のドライ
エッチングはドレイン１３が露出される時まで進行さ
れ、マスキング窒化膜１６とマスキング酸化膜１５とソ
ース１４とＰ−ウェル領域１２が順次エッチングされ
る。素子分離マスクＢは円形の遮蔽領域と残り部分の露
出領域でなされる。また、素子分離マスクＢの円形遮蔽
領域はトランジスタマスクＡの円形露出領域より大きい
直径を有する。したがって、エッチング後、円筒形のシ
リコンバルク（Ｓｉｌｉｃｏｎ Ｂｕｌｋ）Ｂ’が作ら
れて、シリコンバルクＢ’の内部がゲート酸化膜１７と
ゲート１８とで満たされており外壁が露出される形態と
なる。
【００１８】続いて、素子分離マスクＢを除去した後、
図５に示すように、結果物の全面に分離酸化膜（Ｉｓｏ
ｌａｔｉｏｎ Ｏｘｉｄｅ）１９を蒸着する。したがっ
て、円筒形シリコンバルク（図４のＢ’）の内部にトラ
ンジスタのチャンネルが形成されて外壁に分離酸化膜１
９が満たされるようになるために、いわゆるシリコン−
オン−インシュレータ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓ
ｕｌａｔｏｒ；ＳＯＩ）構造が得られる。
図５に示すように、結果物の全面に分離酸化膜（Ｉｓｏ
ｌａｔｉｏｎ Ｏｘｉｄｅ）１９を蒸着する。したがっ
て、円筒形シリコンバルク（図４のＢ’）の内部にトラ
ンジスタのチャンネルが形成されて外壁に分離酸化膜１
９が満たされるようになるために、いわゆるシリコン−
オン−インシュレータ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓ
ｕｌａｔｏｒ；ＳＯＩ）構造が得られる。
【００１９】そうしてから、図６に示すように、ワード
ラインコンタクトマスクＥとビットラインコンタクトマ
スクＦを積層して、露出された分離酸化膜１９をドライ
エッチングにより形成する。したがって、各々ゲート１
８の上部面とソース１４との側面が露出されるワードラ
インコンタクトホール（Ｗｏｒｄ Ｌｉｎｅ Ｃｏｎｔ
ａｃｔ ｈｏｌｅ）２０ａとビットラインコンタクトホ
ール（Ｂｉｔ Ｌｉｎｅ Ｃｏｎｔａｃｔ ｈｏｌｅ）
２０ｂが形成される。
ラインコンタクトマスクＥとビットラインコンタクトマ
スクＦを積層して、露出された分離酸化膜１９をドライ
エッチングにより形成する。したがって、各々ゲート１
８の上部面とソース１４との側面が露出されるワードラ
インコンタクトホール（Ｗｏｒｄ Ｌｉｎｅ Ｃｏｎｔ
ａｃｔ ｈｏｌｅ）２０ａとビットラインコンタクトホ
ール（Ｂｉｔ Ｌｉｎｅ Ｃｏｎｔａｃｔ ｈｏｌｅ）
２０ｂが形成される。
【００２０】引き続いて、コンタクトマスクＥ、Ｆを除
去した後、図７に示すように、それぞれのコンタクトホ
ールの内部にワードラインコンタクトプラグ（Ｗｏｒｄ
Ｌｉｎｅ Ｃｏｎｔａｃｔ Ｐｌｕｇ）２１ａとビッ
トラインコンタクトプラグ（Ｂｉｔ Ｌｉｎｅ Ｃｏｎ
ｔａｃｔ Ｐｌｕｇ）２１ｂを形成する。コンタクトプ
ラグ２１ａ，２１ｂは金属物質を全面に蒸着した後平坦
化工程を進行することによって形成することができる。
続いて、図１に図示されたワードラインマスクＣとビッ
トラインマスクＤを使用し、各々ワードラインコンタク
トプラグ２１ａとビットラインコンタクトプラグ２１ｂ
に接触するワードラインとビットラインを形成する。
去した後、図７に示すように、それぞれのコンタクトホ
ールの内部にワードラインコンタクトプラグ（Ｗｏｒｄ
Ｌｉｎｅ Ｃｏｎｔａｃｔ Ｐｌｕｇ）２１ａとビッ
トラインコンタクトプラグ（Ｂｉｔ Ｌｉｎｅ Ｃｏｎ
ｔａｃｔ Ｐｌｕｇ）２１ｂを形成する。コンタクトプ
ラグ２１ａ，２１ｂは金属物質を全面に蒸着した後平坦
化工程を進行することによって形成することができる。
続いて、図１に図示されたワードラインマスクＣとビッ
トラインマスクＤを使用し、各々ワードラインコンタク
トプラグ２１ａとビットラインコンタクトプラグ２１ｂ
に接触するワードラインとビットラインを形成する。
【００２１】一方、ワードラインはワードラインコンタ
クトプラグを通じないで直接ゲート１８に接触され得
る。この場合、図７の参照番号２１ａはワードラインコ
ンタクトプラグでなくワードラインの断面になる。また
は、ビットラインがビットラインコンタクトプラグを通
じないで直接ソース１４に接触され得る。この場合、図
７の参照番号２１ｂはビットラインコンタクトプラグで
なくビットラインの断面になる。
クトプラグを通じないで直接ゲート１８に接触され得
る。この場合、図７の参照番号２１ａはワードラインコ
ンタクトプラグでなくワードラインの断面になる。また
は、ビットラインがビットラインコンタクトプラグを通
じないで直接ソース１４に接触され得る。この場合、図
７の参照番号２１ｂはビットラインコンタクトプラグで
なくビットラインの断面になる。
【００２２】以上説明した本発明の実施例はＮＭＯＳ構
造のトランジスタを製造する方法に関するものである。
しかし、本発明の製造方法はＰＭＯＳトランジスタ、メ
モリー素子及び非メモリー素子などの全般にわたり適用
することができる。また、シリコンバルクの外壁がトラ
ンジスタに対応し、内部が絶縁膜で満たされるシリコン
−オン−インシュレータ構造も可能である。
造のトランジスタを製造する方法に関するものである。
しかし、本発明の製造方法はＰＭＯＳトランジスタ、メ
モリー素子及び非メモリー素子などの全般にわたり適用
することができる。また、シリコンバルクの外壁がトラ
ンジスタに対応し、内部が絶縁膜で満たされるシリコン
−オン−インシュレータ構造も可能である。
【００２３】
【発明の効果】以上説明したように、本発明による垂直
シリコン−オン−インシュレータ構造の円筒形トランジ
スタ及びその製造方法は電気的な特性と信頼性が向上さ
れ、高集積化が可能になるという利点がある。
シリコン−オン−インシュレータ構造の円筒形トランジ
スタ及びその製造方法は電気的な特性と信頼性が向上さ
れ、高集積化が可能になるという利点がある。
【００２４】すなわち、トランジスタのチャンネルが垂
直型で形成されるために集積度に影響を受けないで有効
チャンネルの長さを増加させることができる。したがっ
て、短チャンネル効果などの電気的な特性を改善するこ
とができる。また、高濃度でドーピングされたソース及
びドレイン領域で熱酸化膜が厚く成長されるために、メ
モリーセルに適用する場合に接合容量がほとんどなく、
接合部のリーク電流が減少される。合わせて、接合部の
リーク電流が減少されるためにリフレッシュ特性の改善
効果も期待することができる。また、垂直構造のトラン
ジスタを形成するためにトランジスタの高集積化が可能
である。
直型で形成されるために集積度に影響を受けないで有効
チャンネルの長さを増加させることができる。したがっ
て、短チャンネル効果などの電気的な特性を改善するこ
とができる。また、高濃度でドーピングされたソース及
びドレイン領域で熱酸化膜が厚く成長されるために、メ
モリーセルに適用する場合に接合容量がほとんどなく、
接合部のリーク電流が減少される。合わせて、接合部の
リーク電流が減少されるためにリフレッシュ特性の改善
効果も期待することができる。また、垂直構造のトラン
ジスタを形成するためにトランジスタの高集積化が可能
である。
【００２５】本明細書と図面において本発明の望ましい
実施例に対して開示し、特定用語を使用して説明を行っ
たが、これは単に本発明の技術内容を容易に説明して発
明の理解を助けるための一般的な意味で使われたもので
あり、本発明の範囲を限定しようとするものではない。
ここに開示された実施例の他にも本発明の技術的思想に
土台をおいた他の変形例が可能であるということは本発
明が属する技術分野で通常の知識を有した者には自明な
ことである。
実施例に対して開示し、特定用語を使用して説明を行っ
たが、これは単に本発明の技術内容を容易に説明して発
明の理解を助けるための一般的な意味で使われたもので
あり、本発明の範囲を限定しようとするものではない。
ここに開示された実施例の他にも本発明の技術的思想に
土台をおいた他の変形例が可能であるということは本発
明が属する技術分野で通常の知識を有した者には自明な
ことである。
【図１】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ製造に使用され
るマスクレイアウトを示す配置図である
ンシュレータ構造の円筒形トランジスタ製造に使用され
るマスクレイアウトを示す配置図である
【図２】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
【図３】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
【図４】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
【図５】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
【図６】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
【図７】本発明の実施例による垂直シリコン−オン−イ
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
ンシュレータ構造の円筒形トランジスタ及びその製造方
法を示す工程断面図である
Ａ トランジスタマスク
Ｂ 素子分離マスク
Ｃ ワードラインマスク
Ｄ ビットラインマスク
Ｅ ワードラインコンタクトマスク
Ｆ ビットラインコンタクトマスク
Ａ’ 円筒形トレンチ
Ｂ’ 円筒形シリコンバルク
１１ シリコン基板
１２ Ｐ−ウェル領域
１３ ドレイン
１４ ソース
１５ マスキング酸化膜
１６ マスキング窒化膜
１７ ゲート酸化膜
１８ ゲート
１９ 分離酸化膜
２０ａ，２０ｂ コンタクトホール
２１ａ，２１ｂ コンタクトプラグ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６１３Ｂ
６５２ ６５８Ａ
６５８Ｆ
６５３ 27/10 ６７１Ｂ
29/786 27/08 １０２Ｃ
29/78 ３０１Ｘ
Ｆターム(参考） 5F048 AA07 AB01 AC01 BA01 BA16
BB05 BD07 BF15 BF16 BG01
BG13 CB07
5F083 AD04 LA12 LA16 MA06 MA16
5F110 AA04 AA06 BB05 CC09 DD05
EE22 FF02 FF12 FF23 GG02
GG12 HJ13 HL21 NN62 NN65
QQ19
5F140 AA01 AA06 AA12 AA18 AA24
AC32 AC36 BA01 BB04 BD18
BE07 BF01 BF42 BF43 BF51
BF60 BG27 BG36 BG40 BG46
BH02 BH05 BH25 BH30 BJ01
BJ23 BJ27 BK13 BK25 BK40
CB04 CB08 CB10
Claims (6)
- 【請求項１】 シリコン基板に形成される第１導電型の
ウェル領域と、 前記ウェル領域の所定深さに形成される第２導電型のド
レインと、 前記ドレインの上部の前記ウェル領域に位置する多数個
の垂直円筒形状のシリコンバルクと、 前記ドレインと垂直方向に離隔される前記シリコンバル
ク上に形成される第２導電型のソースと、 前記シリコンバルクの内部に挿入されるゲート酸化膜で
前記シリコンバルクの内部を満たすように形成されるゲ
ートと、 結果構造物の全面に形成されて前記ゲートと前記ソース
と前記ドレインの一部を各々露出させる分離酸化膜と、 前記分離酸化膜を通じて露出される前記ゲートと前記ソ
ースと前記ドレインに各々電気的に連結されるコンタク
トプラグを含み、 トランジスタチャンネルが前記シリコンバルクのそれぞ
れの内部に形成され、前記分離酸化膜が前記シリコンバ
ルクの外壁間の空間を満たすことを特徴とする垂直シリ
コン−オン−インシュレータ構造の円筒形トランジス
タ。 - 【請求項２】 前記シリコンバルクのそれぞれの上部に
形成されるマスキング酸化膜とマスキング窒化膜とを更
に含むことを特徴とする請求項１に記載の円筒形トラン
ジスタ。 - 【請求項３】 前記ソース及び前記ドレインの表面に形
成される前記ゲート酸化膜の厚さが前記ウェル領域の表
面に形成される前記ゲート酸化膜の厚さより大きいこと
を特徴とする請求項１または請求項２に記載の円筒形ト
ランジスタ。 - 【請求項４】 シリコン基板に第１導電型のウェル領域
を形成する段階と、 前記ウェル領域の所定深さに第２導電型のドレインを形
成して前記ウェル領域の上部に前記ドレインと垂直方向
に離隔されるように第２導電型のソースを形成する段階
と、 円形の露出領域を有するトランジスタマスクを使用して
前記ドレインが露出されるように前記ソースと前記ウェ
ル領域を順次エッチングして円筒形のトレンチを形成す
る段階と、 前記トレンチの内部表面にゲート酸化膜を形成し、前記
トレンチの内部にゲートを形成する段階と、 前記トランジスタマスクの円形露出領域の直径より大き
い直径の円形遮蔽領域を有する素子分離マスクを使用し
て、前記ドレインが露出されるように前記ソースと前記
ウェル領域をエッチングして、内部が前記ゲート酸化膜
と前記ゲートで満たされて外壁が露出された円筒形のシ
リコンバルクを形成する段階と、 前記ゲートと前記ソースと前記ドレインの一部が各々露
出されるように結果物の全面に分離酸化膜を堆積させる
段階と、 前記分離酸化膜を通じて露出される前記ゲートと前記ソ
ースと前記ドレインに各々電気的に連結されるコンタク
トプラグを形成する段階とを含む垂直シリコン−オン−
インシュレータ構造の円筒形トランジスタの製造方法。 - 【請求項５】 前記ドレイン及び前記ソースの形成段階
後、マスキング酸化膜とマスキング窒化膜を順次形成す
る段階を更に含むことを特徴とする請求項４に記載の円
筒形トランジスタの製造方法。 - 【請求項６】 前記ゲート酸化膜の形成段階は熱酸化に
よって行われることを特徴とする請求項４または請求項
５に記載の円筒形トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081788A KR100422412B1 (ko) | 2001-12-20 | 2001-12-20 | 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법 |
| KR2001-081788 | 2001-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229494A true JP2003229494A (ja) | 2003-08-15 |
Family
ID=19717315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002370479A Pending JP2003229494A (ja) | 2001-12-20 | 2002-12-20 | 垂直シリコン−オン−インシュレータ構造の円筒形トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030116803A1 (ja) |
| JP (1) | JP2003229494A (ja) |
| KR (1) | KR100422412B1 (ja) |
| DE (1) | DE10259701A1 (ja) |
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|---|---|---|---|---|
| JP2009043990A (ja) * | 2007-08-09 | 2009-02-26 | Elpida Memory Inc | 縦型ｍｏｓトランジスタの製造方法 |
| US8378415B2 (en) | 2007-08-01 | 2013-02-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing semiconductor device |
| KR20160111978A (ko) * | 2014-01-22 | 2016-09-27 | 마이크론 테크놀로지, 인크. | 메모리 셀의 수직 스트링 및 지지 회로가 있는 장치 및 방법 |
| US9570514B2 (en) | 2014-06-06 | 2017-02-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541515B1 (ko) | 2004-07-22 | 2006-01-11 | 삼성전자주식회사 | 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법 |
| KR100852456B1 (ko) | 2007-01-25 | 2008-08-14 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US8416538B2 (en) | 2011-07-29 | 2013-04-09 | Seagate Technology Llc | Shaped shield for a magnetoresistive head |
| US9461160B2 (en) | 2011-12-19 | 2016-10-04 | Intel Corporation | Non-planar III-N transistor |
| US9054215B2 (en) * | 2012-12-18 | 2015-06-09 | Intel Corporation | Patterning of vertical nanowire transistor channel and gate with directed self assembly |
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|---|---|---|---|---|
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| KR0123751B1 (ko) * | 1993-10-07 | 1997-11-25 | 김광호 | 반도체장치 및 그 제조방법 |
| DE4340967C1 (de) * | 1993-12-01 | 1994-10-27 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor |
| JPH09129873A (ja) * | 1995-11-01 | 1997-05-16 | Sony Corp | 埋込ゲート構造ｍｏｓトランジスタ及びその製造方法 |
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| US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
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2001
- 2001-12-20 KR KR10-2001-0081788A patent/KR100422412B1/ko not_active IP Right Cessation
-
2002
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