KR100538297B1 - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 상승부의 상부 표면에서의 평면 채널 영역이 상승부의 횡방향 표면에서의 부가 수직 채널 영역에 의해 폭으로 연장되는, 전계 효과 트랜지스터에 관한 것이다. 상기 부가의 수직 채널 영역은 평면 채널 영역(수직 연장된 채널 영역)에 바로 인접한다. 상기 전계 효과 트랜지스터는, 얻어질 수 있는 집적 밀도가 감소될 필요 없이, 순방향 전류(ION)에 대한 효과적인 채널 폭이 지금까지 사용된 종래의 트랜지스터 구조에 비해 현저히 증가될 수 있다는 장점을 갖는다. 상기 전계 효과 트랜지스터는 또한 작은 역방향 전류(IOFF)를 갖는다. 상기 장점은 게이트 절연체의 두께가 전하 캐리어의 터널링 영역까지 감소되거나 안정성이 감소될 필요 없이 얻어질 수 있다.

Description

전계 효과 트랜지스터 및 그 제조 방법 {FIELD EFFECT TRANSISTOR AND METHOD FOR PRODUCTION THEREOF}
본 발명은 전계 효과 트랜지스터와 그 제조 방법에 관한 것이다.
종래의 전계 효과 트랜지스터, 특히 플레이너 MIS 전계 효과 트랜지스터(MISFET)의 특성 파라미터는 집적 회로의 구조 축소화(스케일링) 및 패킹 밀도 증가에 따라 매우 저하된다. 예컨대, 트랜지스터의 채널 길이가 감소됨에 따라 트랜지스터의 문턱 전압(VT)이 감소된다. 동시에, 채널 길이 감소에 따라 채널 영역 내의 전계 세기 및 역방향 전류(IOFF)가 증가된다(SCE: short channel effect; roll-off). 나아가, 채널 폭 감소에 따라 순방향 전류(ION)가 비선형적으로 변동된다. 또한, 채널과 절연체 사이의 접합부에서 전계 효과 트랜지스터의 지오메트리 및 도핑이 수정된다. 일반적으로, 스케일링 시에 중앙 채널 영역에 비해 채널 경계가 상대적으로 중요해진다(NCE: narrow channel effect, INCE: inverse narrow channel effect).
상기 어려움에도 불구하고, 구조 축소(스케일링) 진행 시에 전계 효과 트랜지스터의 성능을 개선/유지시키기 위해, 일련의 조치들이 제안되거나 구현된다. 따라서, 예컨대 MISFET 스케일링과 동시에 내부 동작 전압 레벨의 매칭된 스케일링이 이루어진다. 또한, 일반적으로 웰 영역 및 채널 영역 그리고 소오스 영역 및 드레인 영역의 도핑 프로파일의 최적화가 이루어진다. 동시에, 통상적으로 두께 및 재료에 관한 게이트 절연체의 스케일링이 실시된다.
또 다른 개선들이 살리사이드(salicided) 소오스 영역 및 드레인 영역(S/D) 그리고 살리사이드 게이트 전극의 사용에 의해 얻어진다. 접속 금속층(connection metallization)의 기생 저항 또는 커패시턴스의 최소화에 의해, 예컨대 구리 와이어링 및 중간 절연체의 사용에 의해, 예컨대 소위 "낮은-k" 재료의 사용에 의해, 또 다른 개선이 얻어질 수 있다. DRAM 메모리 셀의 경우, 각각의 어레이 트랜지스터의, 각각의 "슈링크(shrink)"에 의해 감소(예컨대, 게이트 트랙의 저항 감소)되는 "온(ON)" 전류에 대한 판독 로직의 조정이 이루어질 수도 있다.
전계 효과 트랜지스터의 성능을 유지 또는 개선시키기 위한 또 다른 가능성은, 예컨대 상승된 소오스/드레인 영역("elevated S/D")을 가지거나 또는 소위 "SOI(silicon on insulator)" 기술을 기초로 하거나 또는 채널 영역에 보다 높은 캐리어 이동성을 가진 재료, 예컨대 SiGe를 포함하는, 수정된 트랜지스터 장치의 사용에 있다. 작동 온도의 감소 시에 주어지는 부가의 가능성은 여기에 나타나 있지 않다.
종래의 LOCOS 필드 절연체 대신에 트렌치 필드 절연체(STI : shallow trench isolation)의 도입도 상기 상황의 개선에 기여한다. 트렌치 필드 절연체(STI: shallow trench isolation)가 종래의 LOCOS 필드 절연체 대신에 사용되면, 일반적으로 소위 "역 협 채널 효과(INCE: inverse narrow channel effect)"의 최소화를 위한 부가의 조치가 취해져야 한다. 따라서, 소위 "랩어라운드 게이트(wraparound gate)를 피하기 위해, 예컨대 반도체 표면 위의 STI 상부 에지의 포지티브 단차 높이가 설정된다. 또한, 필드 절연체, 소위 "코너 영역"과의 접합부에서 트랜지스터 채널의 국부적 도핑이 정상 채널 도핑에 부가해서 제공될 수 있다.
STI 프로세싱 동안 STI 측벽의 산화에 의해, 트렌치 절연체와의 접합부에 활성 영역의 에지 라운딩 및 소위 "새부리(bird's beak) 지오메트리"가 형성될 수 있다. 상기 프로세스 시퀀스에서 "코너 라운딩", "미니 LOCOS" 또는 "포스트(post) CMP 산화"가 다루어진다. 이러한 조치들은 "역 협 채널 효과"(INCE)를 저지하기 위해서도 사용된다. 이러한 효과는 패드 산화물의 이전의 횡방향 에칭-백 (etching-back)에 의해 강화될 수 있다. 활성 영역의 에지 라운딩은 또한 열적 표면 변형에 의해서도 형성될 수 있다. 또한, 질화물 스페이서 가아드 링(nitride spacer guard ring)이 제공될 수 있다. 코너 영역 위의 게이트 중첩을 피하기 위하여, 필드 절연체 경계 앞에서 게이트 에지의 자체-정렬 종단(self-aligned termination)이 제공될 수 있다. 이것은 예컨대 STI 패터닝시에 폴리-게이트와 활성 영역의 조인트 패터닝에 의해 행해질 수 있다.
그러나, 이러한 모든 조치에도 불구하고, 터널링의 위험 또는 MISFET의 게이트 산화물의 안정성 저하의 위험 없이, 100 nm 정도의 피처 크기 이상의 적절한 순방향 전류(ION)를 보장하는 것이 더욱 더 어려워진다. 따라서, 일련의 대안적 트랜지스터 장치가 제안되었다.
미국 공보 제4,979,014호에는 반도체 기판 상에 웨브형 상승부를 가진 MOS 트랜지스터를 개시되어 있다. 이러한 트랜지스터의 채널은 웨브형 상승부를 따라 배치되고, 상기 웨브형 상승부의 상부 표면에 있는 채널 영역 이외에, 상기 웨브형 상승부의 측벽에 2개의 다른 채널 영역을 갖는다. 미국 공보 제4,979,014호에 따른 트랜지스터는 탁월한 "코너 효과(corner effect)"를 갖는데, 상기 효과는 큰 공핍 구역(depletion zone)을 형성하는데 사용된다.
Huang 등 저, "Sub 50 nm FinFET ; PMOS" IEDM 1999년 간행물에는 웨브형 상승부("Fin")의 측벽에 2중 게이트 구조를 갖는 소위 "FinFET" 트랜지스터가 공지되어 있다. 상기 FinFET는 좁은 Fin 커버면 상의 보다 두꺼운 절연층에 의해 INCE를 피한다.
유감스럽게도, 상기 모든 조치들은 제한된 효과만을 갖거나 또는 고비용의 프로세스 엔지니어링을 필요로 한다.
도 1 및 도 2는 본 발명에 따른 전계 효과 트랜지스터의 제 1 실시예.
도 3a-3h는 전계 효과 트랜지스터를 제조하기 위한 본 발명에 따른 방법의 제 1 실시예.
도 4는 본 발명에 따른 전계 효과 트랜지스터의 다른 실시예.
도 5는 본 발명에 따른 전계 효과 트랜지스터의 또 다른 실시예.
도 6는 본 발명에 따른 전계 효과 트랜지스터의 또 다른 실시예.
따라서, 본 발명의 목적은 상기 문제점들을 감소시키거나 또는 피하는 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 것이다. 특히, 본 발명의 목적은 적절한 순방향 전류(ION)를 제공하며, 저비용으로 플레이너 MOSFET의 앞선 종래의 집적 프로세스와 호환가능하게 제조될 수 있는 전계 효과 트랜지스터를 제공하는 것이다.
상기 목적은 독립 청구항 제 1항에 따른 전계 효과 트랜지스터 또는 독립 청구항 제 4항에 따른 전계 효과 트랜지스터 및 독립 청구항 제 12항에 따른 전계 효과 트랜지스터의 제조 방법에 의해 달성된다. 본 발명의 또 다른 바람직한 실시예, 개선예 및 실시형태는 종속 청구항, 이하의 설명 및 첨부된 도면에 제시된다.
본 발명의 제 1 실시형태에 따라,
a) 반도체 기판 상에 배치되며 상부 표면과 횡방향 표면을 가진 하나 이상의 웨브형 상승부,
b) 상기 웨브형 상승부의 상부 표면 상에 배치되는 제 1 게이트 산화물 층,
c) 상기 제 1 게이트 산화물 층 상에 배치되며 상부 표면 및 횡방향 표면을 갖는 제 1 게이트 전극,
d) 상기 제 1 게이트 전극과 웨브형 상승부의 횡방향 표면의 적어도 일부 상에 배치되는 제 2 게이트 산화물 층,
e) 상기 제 2 게이트 산화물 층과 제 1 게이트 전극의 상부 표면 상에 배치되는 제 2 게이트 전극, 및
f) 상기 상승부 상에 배치되는 소오스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 실시형태에 따라,
a) 반도체 기판 상에 배치되며 상부 표면과 횡방향 표면을 가진 하나 이상의 웨브형 상승부,
b) 상기 웨브형 상승부의 횡방향 표면의 적어도 일부 상에 배치되는 제 1 게이트 산화물 층,
c) 상기 제 1 게이트 산화물 층 상에 배치되며 상부 표면 및 횡방향 표면을 갖는 제 1 게이트 전극,
d) 상기 웨브형 상승부의 상부 표면과 제 1 게이트 전극의 상부 표면 상에 배치되는 제 2 게이트 산화물 층,
e) 상기 제 2 게이트 산화물 층과 제 1 게이트 전극의 횡방향 표면 상에 배치되는 제 2 게이트 전극, 및
f) 상기 상승부 상에 배치되는 소오스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터가 제공된다.
또한, 본 발명에 따라,
a) 상부에 제공된 제 1 게이트 산화물 층 및 상기 게이트 산화물 층 상에 제공된 제 1 게이트 전극 층을 가진 반도체 기판을 준비하는 단계,
b) 상기 제 1 게이트 산화물 층과 제 1 게이트 전극 층이 배치되는 상부 표면 및 횡방향 표면을 가진 하나 이상의 웨브형 상승부를 형성하는 단계,
c) 상기 웨브형 상승부의 횡방향 표면의 적어도 일부 및 제 1 게이트 전극 층 상에 제 2 게이트 산화물 층을 형성하는 단계,
d) 상기 제 2 게이트 산화물 층과 제 1 게이트 전극 층의 상부 표면 상에 배치되도록 제 2 게이트 전극 층을 제공하는 단계, 및
e) 제 1 및 제 2 게이트 전극을 형성하도록 상기 제 1 및 제 2 게이트 전극 층을 패터닝하고 소오스 및 드레인 영역을 형성하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법이 제공된다.
본 발명에 따른 전계 효과 트랜지스터는, 얻어질 수 있는 집적 밀도의 감소 없이, 순방향 전류(ION)에 대한 효과적인 채널 폭이 지금까지 사용된 종래의 트랜지스터 구조에 비해 현저히 증가될 수 있다는 장점을 갖는다. 본 발명에 따른 전계 효과 트랜지스터의 경우, 상승부의 상부 표면에 있는 평면 채널 영역의 폭은 상승부의 횡방향 표면에 있는 부가의 수직 채널 영역을 통해 연장된다. 상기 부가의 수직 채널 영역은 평면 채널 영역(수직 연장된 채널 영역)에 바로 인접한다. 또한, 본 발명에 따른 전계 효과 트랜지스터는 작은 역방향 전류(IOFF)를 갖는다. 이러한 장점들은, 게이트 절연체의 두께가 전하 캐리어의 터널링 영역까지 감소되거나 또는 안정성이 감소될 필요 없이 얻어진다.
이 경우, 상기 부가의 수직 채널 영역은, 본 발명에 따라 바람직하게는 STI 패터닝("shallow trench isolation") 시에 종래의 플레이너 트랜지스터 장치와 유사하게 형성될 수 있으며 수직의 STI 측벽들을 형성하는 수직의 반도체 표면의 사용에 의해 얻어진다. 따라서, 본 발명에 따른 트랜지스터의 제조 방법은, 종래의 STI-절연된 플레이너 트랜지스터의 프로세스 시퀀스에 밀접하게 관련됨으로써, 종래의 플레이너 트랜지스터가 본 발명에 따른 트랜지스터를 가진 동일한 칩에 매우 간단히 집적되고 조합될 수 있다.
평면 채널 영역과 수직 채널 영역 사이에서는, 활성 채널의 구성 부분으로서 웨브형 상승부 상에, 소오스/드레인 방향으로 배치된 볼록하게 만곡된 에지 형태의 전이 영역이 존재한다. 앞서 제안된 트랜지스터 장치의 경우, 상기 에지는 항상 트랜지스터의 문턱 전압에 부정적인 영향을 미치는 뚜렷한 "코너 효과"를 야기한다. 본 발명에 따른 전계 효과 트랜지스터의 경우, 상기 문제는 제 1 및 제 2 게이트 산화물 층 및 제 1 및 제 2 게이트 전극을 가진 특별한 엔클로저(enclosure) 장치에 의해 피해진다.
본 발명에 따른 전계 효과 트랜지스터의 바람직한 실시예에 따르면, 제 2 게이트 산화물 층은 웨브형 상승부의 횡방향 표면상에서 보다 제 1 게이트 전극의 횡방향 표면상에 더 두껍게 형성된다. 또한, 제 2 게이트 산화물 층에는 제 1 게이트 전극의 높이로 절연 스페이서가 배치되는 것이 바람직하다. 이로 인해, 에지에서 전계 세기가 더욱 감소될 수 있다.
본 발명에 따른 전계 효과 트랜지스터의 또 다른 바람직한 실시예에 따르면, 웨브형 상승부의 에지들은 상부 표면과 횡방향 표면 사이에서 라운딩된다. 상기 라운딩은 바람직하게는 짧은 고온 프로세스에 의해 형성될 수 있다. 따라서, 본 발명에 따른 트랜지스터는 현저히 감소된 온도로 처리될 수 있다. 이로 인해, 특히 도핑 프로파일 및 성능에 관련한 장점이 얻어진다. 또한, 평면 채널 영역과 수직 채널 영역 사이의 전이 영역이 작게 유지되고, 매우 높게 스케일링된 트랜지스터 지오메트리 경우에도, 사실상 기하학 구조의 채널 영역의 전체 폭 및 깊이가 활성 채널로서 사용될 수 있다.
이 경우, 상기 에지의 곡률 반경이 제 1 또는 제 2 게이트 산화물 층의 층 두께 크기 정도인 것이 특히 바람직하다. 따라서, 소위 "기생 코너 디바이스"의 문턱 전압이 평면 채널 영역의 문턱 전압의 값보다 큰 값으로 될 수 있다. 따라서, 에지 곡률의 표면을 따라 발생하는 전계 세기가 채널의 평평한 부분에서 주어지는 전계 세기를 초과하지 않는다.
본 발명에 따른 전계 효과 트랜지스터의 또 다른 바람직한 실시예에 따르면, 소오스 영역과 게이트 전극 사이에 그리고 드레인 영역과 게이트 전극 사이에 스페이서가 배치된다. 또한, 제 1 게이트 전극이 폴리실리콘 층을 갖는 것이 바람직하다. 더욱이, 제 2 게이트 전극은 폴리실리콘-금속 2중 층 또는 폴리사이드 층을 갖는 것이 특히 바람직하다.
본 발명에 따른 전계 효과 트랜지스터의 또 다른 바람직한 실시예에 따르면, 게이트 산화물 층에 의해 커버된 웨브형 상승부의 횡방향 표면 부분이 트렌치 절연체에 의해 한정된다. 또한, 소오스 및 드레인 영역의 도핑 프로파일 깊이가 게이트 산화물 층에 의해 커버되는 웨브형 상승부의 횡방향 표면 부분의 크기 보다 큰 것이 특히 바람직하다.
본 발명에 따른 제조 방법의 바람직한 실시예에 따르면, 웨브형 상승부는 트렌치 절연체용 트렌치의 패터닝에 의해 형성된다. 이 경우, 트렌치 절연체용 트렌치가 산화물로 채워지고, 바람직하게는 CMP 단계 후에 에칭-백이 수행됨으로써, 웨브형 상승부의 횡방향 표면의 일부가 노출되는 것이 특히 바람직하다.
본 발명에 따른 제조 방법의 또 다른 바람직한 실시예에 따르면, 하나 이상의 열적 프로세스는 상부 표면과 횡방향 표면 사이의 웨브형 상승부의 에지 라운딩을 위해 수행된다. 또한, 게이트 산화물 층이 각각의 경우에 열적 산화에 의해 형성되는 것이 특히 바람직하다.
본 발명에 따른 제조 방법의 또 다른 바람직한 실시예에 따르면, 제 2 게이트 산화물 층이 선택적 산화에 의해 형성됨으로써, 제 2 게이트 산화물 층이 웨브형 상승부의 횡방향 표면상에서 보다 제 1 게이트 전극의 횡방향 표면상에 더 두껍게 형성된다. 또한, 제 1 게이트 전극 층의 형성 후에 절연 스페이서가 형성됨으로써, 제 2 게이트 산화물 층에는 제 1 게이트 전극의 높이로 절연 스페이서가 배치되는 것이 바람직하다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도 1 및 도 2는 본 발명에 따른 전계 효과 트랜지스터의 제 1 실시예를 도시한다. 이 경우, 도 1은 본 발명에 따른 전계 효과 트랜지스터의 상기 실시예의 일반적인 구조를 나타내는 한편, 도 2는 본 발명에 따른 전계 효과 트랜지스터의 상기 실시예를 횡단면도로 도시한다. 도 1에 나타나는 바와 같이, 본 발명에 따른 전계 효과 트랜지스터는 반도체 기판(1)상에 배치되는 웨브형 상승부(2)를 포함한다. 상기 상승부(2)는 상부 표면(2a) 및 2개의 횡방향 표면(2b)을 갖는다. 이 경우에 상기 웨브형 상승부(2)는 활성 반도체 영역을 구성한다.
상기 반도체 기판(1)에 대한 수직 접속부를 가진 활성 반도체 영역(2)은 STI 필드 절연 영역(3)에 의해 인접한 활성 영역(도시되지 않음)으로부터 횡방향으로 절연된다. 상기 활성 영역의 표면(2a, 2b)은 소오스 및 드레인 영역에 그리고 평면 채널 영역에서 패터닝된다. 상기 웨브형 상승부(2)는 STI 표면 위로 돌출되므로, 상기 활성 영역의 측면(2b)이 부분적으로 절연체(3)에 의해 커버되지 않는다. 상응하는 평면 영역에 직접 연결되어 있는 상기 노출된 측면들은, 소오스 영역, 드레인 영역 및 채널 영역에서 동일한 방식으로 패터닝된다. 이 경우, 활성 반도체 영역과 STI 표면 사이의 높이 차이는 수직 채널 영역의 폭에 상응한다. 소오스 및 드레인 영역의 도핑 프로파일 깊이는 바람직하게는 상기 높이 차이 보다 크다.
도 2에 나타나는 바와 같이, 본 발명에 따른 전계 효과 트랜지스터는 제 1 게이트 산화물 층(4)을 갖는다. 상기 게이트 산화물 층(4)은 웨브형 상승부(2)의 상부 표면(2a)상에 배치된다. 또한, 제 1 게이트 산화물 층(4)상에 배치되는 제 1 게이트 전극(5)이 제공된다. 상기 제 1 게이트 전극은 상부 표면 및 2개의 횡방향 표면을 갖는다. 제 2 게이트 산화물 층(6)은 웨브형 상승부(2)의 횡방향 표면(2b) 및 제 1 게이트 전극(4)상에 배치된다. 또한, 상기 제 2 게이트 산화물 층(6) 및 제 1 게이트 전극(5)의 상부 표면 상에는 제 2 게이트 전극(7)도 배치된다.
따라서, 활성의 침전된 STI 표면을 포함하는 릴리프(relief) 구조물은 채널 영역에서 2중 게이트 전극에 의해 커버된다. 이 경우, 제 1 게이트 전극(5)은 바람직하게는 고도핑 폴리실리콘으로 이루어지는 한편, 제 2 게이트 전극(7)은 바람직하게는 폴리실리콘-금속 층 스택을 포함한다. 이 경우, 2개의 게이트 전극(5, 7)은 제 1 게이트 전극(5)이 활성 영역의 평면 부분만을 커버하고 근사적으로 그 측벽으로 끝나는 한편, 제 2 게이트 전극(7)은 활성 영역의 수직 측벽을 커버하고 제 1 게이트 전극(5)을 둘러싸도록 배치된다. 이 경우, 제 2 게이트 전극(7)은 그 평면 표면 상의 제 1 게이트 전극(5)과 접촉하도록 하는 한편, 제 2 게이트 산화물 층(6)에 의해 그 횡방향 측벽으로부터 절연된다.
본 발명에 따른 전계 효과 트랜지스터의 본 실시예의 경우, 활성 영역의 에지(8)는 라운딩된다. 상기 라운딩의 곡률 반경은 게이트 산화물 두께의 크기 정도이다. 또한, 상기 채널 영역은 스페이서(도시되지 않음)에 의해 소오스 및 드레인 측에 플랭크되며, 상기 스페이서는 S/D 콘택면으로부터 횡방향으로 2중 게이트 전극(5, 7)을 절연시킨다.
도 3a - 3h는 전계 효과 트랜지스터를 제조하기 위한 본 발명에 따른 방법의 제 1 실시예를 도시한다. 몇 가지 준비 제조 단계 후에, 반도체 기판(1), 특히 실리콘 기판 상에, 제 1 게이트 산화물 층(4)과 제 1 게이트 전극 층(5) 및 패드 질화물 층(10)이 형성된다. 이 경우, 게이트 산화는 예컨대 열적 산화에 의해 실시될 수 있다. 상기 게이트 전극 층 및 패드 질화물 적층은 예컨대 CVD 방법에 의해 이루어진다. 이로부터 얻어지는 상황이 도 3a에 도시된다.
그리고 나서, 레지스트 마스크(11)를 사용하여, 상기 층 스택이 STI 패터닝과 함께 패터닝된다. 상기 조인트 패터닝은 예컨대 화학적-물리적 건식 에칭에 의해 이루어진다. 따라서, 상부 표면(2a)과 2개의 횡방향 표면(2b)을 가진 웨브형 상승부(2)가 형성되며, 상기 제 1 게이트 산화물 층(4) 및 제 1 게이트 전극 층(5)은 상부 표면(2a)상에 배치된다. 상기 상부 표면(2a)과 2개의 횡방향 표면(2b) 사이의 에지(8)는 상기 프로세싱 스테이지에서 거의 90°로 예리하게 절단된다. 이로부터 얻어지는 상황이 도 3b에 도시된다.
그리고 나서, 레지스트 마스크(11)의 제거 및 세정 그리고 간단한 열적 산화가 수직 측면의 품질 개선을 위해 수행되고, 제 1 게이트 전극 층(5)의 측벽이 실링된다. 그 다음에, 형성된 표면 릴리프는 산화물(3)로 채워지고(도 3c), 열적으로 밀도를 높이며, CMP(chemical mechanical polishing) 방법에 의해 질화물 잔류 두께까지 평탄화된다(도 3d). 상기 프로세싱 섹션의 열적 프로세스에 의해 에지(8)에서 제 1 게이트 산화물 층(4)이 약각 확대되고, 웨브형 상승부(2)의 상부 표면(2a)과 2개의 횡방향 표면(2b) 사이에서 에지(8)가 라운딩된다.
후속하여, 의도적인 수직 채널 확장 없이 트랜지스터의 모든 영역을 커버하는 블록 마스크(12)를 이용한 이방성 에칭에 의하여, STI 산화물(3)이 정해진 깊이까지 평면으로 에칭백된다. 상기 에칭은 패드 질화물 층(10)에 대한 소정의 선택성을 가지므로, 웨브형 상승부(2)의 상부 표면(2a)은 실리콘 질화물(10)에 의해 확실히 커버된 채로 있다. 남은 STI 충전 깊이는 나중에 확실한 필드 절연이 보장되도록 설정된다. 이로 부터 얻어지는 상황이 도 3e에 도시된다.
블록 마스크의 제거, 세정/오버에칭 후에, 두번째 게이트 산화가 이루어진다 (도 3f). 이 경우, 웨브형 상승부(2)의 노출된 측벽 상에 그리고 제 1 게이트 전극 층(5)의 노출된 측벽 상에 제 2 게이트 산화물 층(6)이 성장한다. 상기 산화 단계는 에지(8)에서 제 1 게이트 산화물 층(4)을 추가로 확대시키고, 기판 에지 및 폴리 에지의 곡률을 더욱 감소시킨다. 그리고 나서, 제 1 게이트 전극 층의 표면 상에 남은 패드 질화물 잔여 층(10)의 제거가 이루어지고(도 3g), 추가 세정 후에, 제 2 게이트 전극 층(7)이 적층된다(도 3h).
그 후에, 마스크(도시되지 않음)를 이용해서 제 1 및 제 2 게이트 전극 층이 에칭, 바람직하게는 플라즈마 에칭에 의해 공동으로 패터닝되며, 상기 에칭은 제 1 게이트 산화물 층에서 중단된다. 그리고 나서, 소오스/드레인 영역의 제조를 포함하는 추가 프로세싱이 종래의 프로세스 시퀀스에 따라 완성된 회로까지 이루어진다.
도 4는 본 발명에 따른 전계 효과 트랜지스터의 또 다른 실시예를 도시한다. 도 4에 나타나는 바와 같이, 본 발명에 따른 전계 효과 트랜지스터의 또 다른 실시예는 반도체 기판(1)상에 배치되는 웨브형 상승부(2)를 가지며, 상기 상승부(2)는 상부 표면(2a) 및 2개의 횡방향 표면(2b)를 갖는다. 이 경우, 상기 웨브형 상승부(2)는 활성 반도체 영역을 구성한다.
반도체 기판에 대한 수직 접속부를 가진 활성 반도체 영역은 다시 STI 필드 절연 영역(3)에 의해 인접한 활성 영역으로부터 횡방향으로 절연된다. 상기 활성 영역의 표면은 소오스 영역, 드레인 영역 및 평면 채널 영역에서 패터닝된다. 이것은 STI 표면 위로 돌출됨으로써, 상기 활성 영역의 측벽이 부분적으로 노출되게 된다. 상기 노출된 측벽들은 상응하는 평면 영역에 바로 인접하여, 소오스 영역, 드레인 영역 및 채널 영역에서 동일한 방식으로 패터닝된다. 상기 활성 표면과 STI 표면 사이의 높이 차이는 수직 채널 영역의 폭에 상응한다. 소오스 영역 및 드레인 영역의 도핑 프로파일 깊이는 바람직하게는 상기 높이 차이 보다 크다.
따라서, 활성의 침전된 STI 표면을 포함하는 릴리프 구조물은 채널 영역에서 2중 게이트 전극(5, 7)에 의해 커버된다. 이 경우, 제 1 게이트 전극(5)는 바람직하게는 고도핑 폴리실리콘으로 이루어지는 한편, 제 2 게이트 전극(7)은 바람직하게는 폴리실리콘-금속 층 스택을 갖는다. 2개의 게이트 전극(5, 7)은 제 1 게이트 전극(5)이 활성 영역(2)의 수직 부분만을 커버하고 근사적으로 그 상부 표면으로 끝나는 한편, 제 2 게이트 전극(7)은 활성 영역(2)의 상부 표면을 커버하고 제 1 게이트 전극(5)을 둘러싸도록 배치된다. 이 경우, 상기 제 2 게이트 전극은 그 횡방향 표면 상의 제 1 게이트 전극과 접촉하도록 하는 한편, 제 2 게이트 산화물 층(6)에 의해 그 상부 측벽으로부터 절연된다. 채널 영역의 평면 부분은 제 2 게이트 산화물 층(6)에 의해 커버되고, 채널 영역의 수직 표면은 제 1 게이트 산화물(4)에 의해 커버된다.
도 5는 본 발명에 따른 전계 효과 트랜지스터의 또 다른 실시예를 도시한다. 도 5에 도시된 본 발명에 따른 전계 효과 트랜지스터의 실시예는, 제 2 게이트 산화물 층(6)이 웨브형 상승부(2)의 횡방향 표면(2b)에서 보다 제 1 게이트 전극(5)의 횡방향 표면에 더 두껍게 형성된다는 점을 제외하면, 도 2에 도시된 본 발명에 따른 전계 효과 트랜지스터 실시예에 상응한다. 제 1 게이트 전극(5)의 횡방향 표면 상의 제 2 게이트 산화물 층(6)을 두껍게 하는 것은 선택적 게이트 산화에 의해 이루어지며, 폴리실리콘에 대한 적합한 프로세스 파라미터를 선택하면 단결정 실리콘에서 보다 더 높은 산화율이 얻어진다는 사실이 이용된다.
도 6은 본 발명에 따른 전계 효과 트랜지스터의 또 다른 실시예를 도시한다. 도 6에 도시된 본 발명에 따른 전계 효과 트랜지스터의 실시예는, 제 2 게이트 산화물 층(6)에 제 1 게이트 전극(5)의 높이로 스페이서(14), 특히 산화물 스페이서가 배치된다는 점을 제외하면, 도 2에 도시된 본 발명에 따른 전계 효과 트랜지스터에 상응한다. 이 경우, 제 1 게이트 전극 층(5)의 측벽 상에 스페이서(14)를 형성하는 것은 그것의 패터닝 직후에, 웨브형 상승부(2)가 형성되기 전에 이루어질 수 있다. 제 2 게이트 산화물 층(6)을 형성하기 위한 산화는 제 1 게이트 전극 층(5)의 횡방향 표면에서 직접 추가 산화물 층에 의해 상기 스페이서(14)를 강화한다.
본 발명에 따른 전계 효과 트랜지스터는, 얻어질 수 있는 집적 밀도가 감소될 필요 없이, 순방향 전류(ION)에 대한 효과적인 채널 폭이 지금까지 사용된 종래의 트랜지스터 구조에 비해 현저히 증가될 수 있다는 장점을 갖는다. 본 발명에 따른 전계 효과 트랜지스터의 경우, 상승부의 상부 표면에 있는 평면 채널 영역의 폭이 상승부의 횡방향 표면에 있는 부가의 수직 채널 영역을 통해 연장된다. 상기 부가의 수직 채널 영역은 평면 채널 영역(수직 연장된 채널 영역)에 바로 인접한다. 또한, 본 발명에 따른 전계 효과 트랜지스터는 작은 역방향 전류(IOFF)를 갖는다. 이러한 장점은, 게이트 절연체의 두께가 전하 캐리어의 터널링 영역까지 감소되거나 또는 안정성이 감소될 필요 없이 얻어진다.

Claims (19)

  1. 전계 효과 트랜지스터, 특히 MIS 전계 효과 트랜지스터에 있어서,
    a) 반도체 기판(1)상에 배치되며 상부 표면(2a)과 횡방향 표면(2b)을 가진 하나 이상의 웨브형 상승부(2),
    b) 상기 웨브형 상승부(2)의 상부 표면(2a)상에 배치되는 제 1 게이트 산화물 층(4),
    c) 상기 제 1 게이트 산화물 층(4)상에 배치되며 상부 표면 및 횡방향 표면을 갖는 제 1 게이트 전극(5),
    d) 상기 제 1 게이트 전극(4)과 웨브형 상승부(2)의 횡방향 표면(2b)의 적어도 일부 상에 배치되는 제 2 게이트 산화물 층(6),
    e) 상기 제 2 게이트 산화물 층(6)과 제 1 게이트 전극(5)의 상부 표면 상에 배치되는 제 2 게이트 전극(7), 및
    f) 상기 웨브형 상승부(2)상에 배치되는 소오스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 제 2 게이트 산화물 층(6)은, 상기 웨브형 상승부(2)의 횡방향 표면(2b)상에서 보다 제 1 게이트 전극(5)의 횡방향 표면에 더 두껍게 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1항 또는 제 2항에 있어서,
    절연 스페이서(14)가 제 1 게이트 전극(5)의 높이로 상기 제 2 게이트 산화물 층(6) 상에 배치되는 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 전계 효과 트랜지스터, 특히 MIS 전계 효과 트랜지스터에 있어서,
    a) 반도체 기판(1)상에 배치되며 상부 표면(2a)과 횡방향 표면(2b)을 가진 하나 이상의 웨브형 상승부(2),
    b) 상기 웨브형 상승부(2)의 횡방향 표면(2b)의 적어도 일부 상에 배치되는 제 1 게이트 산화물 층(4),
    c) 상기 제 1 게이트 산화물 층(4)상에 배치되며 상부 표면 및 횡방향 표면을 갖는 제 1 게이트 전극(5),
    d) 상기 웨브형 상승부(2)의 상부 표면(2a)과 제 1 게이트 전극(5)의 상부 표면 상에 배치되는 제 2 게이트 산화물 층(6),
    e) 상기 제 2 게이트 산화물 층(6)과 제 1 게이트 전극(5)의 횡방향 표면 상에 배치되는 제 2 게이트 전극(7), 및
    f) 상기 웨브형 상승부(2) 상에 배치되는 소오스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 웨브형 상승부(2)의 에지(8)들은 상부 표면(2a)과 횡방향 표면(2b) 사이에서 라운딩되는 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 5항에 있어서,
    상기 에지(8)들의 곡률 반경은 제 1 또는 제 2 게이트 산화물 층(4, 6)의 층 두께의 크기 정도인 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 소오스 영역과 게이트 전극 사이에 그리고 드레인 영역과 게이트 전극 사이에 스페이서들이 배치되는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극(5)이 폴리실리콘 층을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 제 2 게이트 전극(7)이 폴리실리콘-금속 2중 층 또는 폴리사이드 층을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    게이트 산화물 층(4, 6)에 의해 커버되는 상기 웨브형 상승부(2)의 횡방향 표면(2b)의 부분이 트렌치 절연체(3)에 의해 한정되는 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 소오스 영역 및 드레인 영역의 도핑 프로파일 깊이가 상기 게이트 산화물 층(4, 6)에 의해 커버되는 상기 웨브형 상승부(2)의 횡방향 표면(2b)의 부분의 크기 보다 더 큰 것을 특징으로 하는 전계 효과 트랜지스터.
  12. 전계 효과 트랜지스터, 특히 MIS 전계 효과 트랜지스터의 제조 방법에 있어서,
    a) 상부에 제공된 제 1 게이트 산화물 층(4) 및 상기 게이트 산화물 층(4) 상에 제공된 제 1 게이트 전극 층(5)을 가진 반도체 기판(1)을 준비하는 단계,
    b) 상기 제 1 게이트 산화물 층(4)과 제 1 게이트 전극 층(5)이 배치되는 상부 표면(2a) 및 횡방향 표면(2b)을 가진 하나 이상의 웨브형 상승부(2)를 형성하는 단계,
    c) 상기 웨브형 상승부(2)의 횡방향 표면(2b)의 적어도 일부 및 제 1 게이트 전극 층(5) 상에 제 2 게이트 산화물 층(6)을 형성하는 단계,
    d) 상기 제 2 게이트 산화물 층(6)과 제 1 게이트 전극 층(5)의 상부 표면 상에 배치되도록 제 2 게이트 전극 층(7)을 제공하는 단계, 및
    e) 제 1 및 제 2 게이트 전극을 형성하도록 상기 제 1 및 제 2 게이트 전극 층(5, 7)을 패터닝하고 소오스 및 드레인 영역을 형성하는 단계를 구비하는 전계 효과 트랜지스터의 제조 방법
  13. 제 12항에 있어서,
    상기 웨브형 상승부(2)는 트렌치 절연체(3)를 위한 트렌치의 패터닝에 의해 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  14. 제 13항에 있어서,
    상기 트렌치 절연체용 트렌치가 산화물(3)로 채워지고, 에칭-백(etching-back)이 수행되어, 상기 웨브형 상승부(2)의 횡방향 표면(2b)의 일부가 노출되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  15. 제 14항에 있어서,
    상기 에칭-백에 앞서 CMP 단계가 수행되는 것을 특징으로 하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  16. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    하나 이상의 열적 프로세스가 상부 표면(2a)과 횡방향 표면(2b) 사이에서 상기 웨브형 상승부(2)의 에지(8)의 라운딩을 위해 수행되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  17. 제 12항 내지 제 16항 중 어느 한 항에 있어서,
    상기 게이트 산화물 층(4, 6)이 각각의 경우에 열적 산화에 의해 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  18. 제 12항 내지 제 17항 중 어느 한 항에 있어서,
    상기 제 2 게이트 산화물 층(6)이 선택적 산화에 의해 형성되어, 상기 제 2 게이트 산화물 층(6)이 상기 웨브형 상승부(2)의 횡방향 표면(2b)상에서 보다 제 1 게이트 전극(5)의 횡방향 표면상에 더 두껍게 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  19. 제 12항 내지 제 18항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극 층(5)의 형성 후에 절연 스페이서 형성되어, 상기 제 2 게이트 산화물 층(6)에 제 1 게이트 전극(5)의 높이로 절연 스페이서(14)가 배치되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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