KR20020020175A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로, 높은 집적도와 안정된 품질 양쪽 모두를 용이하게 실현하는 것을 목적으로 한다.
게이트 전극(14)의 측면 및 저면을 덮는 게이트 절연막(12)을 포함한다. 게이트 절연막(12)을 통해 게이트 전극(14) 양측에 한 쌍의 소스 드레인 영역(18)을 배치한다. 게이트 절연막(12)을 통해 게이트 전극(14) 하측에 채널 영역(15)을 설치한다. 게이트 전극(14)의 표면과, 소스 드레인 영역(18)의 표면은 동일한 평면을 형성하고 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 높은 집적도와 안정된 품질을 얻는데다가 적합한 구조를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 6은 종래의 반도체 장치를 포함하는 트랜지스터의 단면도를 나타낸다. 도 6에 도시하는 트랜지스터는 P형 웰(10)을 포함하는 실리콘 기판을 구비하고 있다. P형 웰(10)의 표면에는 게이트 절연막(12)이 형성되어 있다. 게이트 절연막(12) 상에는 폴리실리콘으로 구성된 게이트 전극(14)이 형성되어 있다. 게이트 전극(14) 하에는 P형 불순물을 저농도로 함유하는 채널 영역(15)이 형성되어 있다. 또한, 게이트 전극(14)의 측면에는 SiN으로 구성된 측벽(16)이 형성되어 있다.
P형 웰(10)에는 LDD(Lightly Doped Drain) 구조의 소스 드레인 영역(18)이 형성되어 있다. 소스 드레인 영역(18)은 N형 불순물을 낮은 농도로 포함하는 저농도 N형 영역(20)과, N형 불순물을 높은 농도로 포함하는 고농도 N형 영역(22)이 포함되어 있다.
저농도 N형 영역(20)은 게이트 절연막(12) 상에 게이트 전극(14)이 형성된 후, 이들 위에서부터 N형 불순물을 주입함으로써 형성된다. 또한, 고농도 N형 영역(22)은 게이트 전극(14) 측면에 측벽(16)이 형성된 후, 게이트 절연막(12) 상에서부터 N형 불순물을 주입함으로써 형성된다. 트랜지스터의 제조 공정에서는 상기한 바와 같이 P형 웰에 불순물이 주입된 후, 그 불순물을 활성화시키기 때문에 실리콘 기판 전체에 소정의 열 처리가 실시된다.
상기한 열 처리 후, 게이트 전극(14)이나 측벽(16)을 덮는 층간 절연막(24)이 형성된다. 또한, 층간 절연막(24)에 컨택트홀이 형성되며, 그 중에 원하는 컨택트 플러그(26)가 형성됨으로써 도 6에 도시하는 구조가 형성된다.
상술한 바와 같이, 종래의 반도체 장치는 소스 드레인 영역(18)을 포함하는 층 상에 게이트 전극(14)를 포함하고 있다. 즉, 종래의 반도체 장치에서 게이트 전극(14) 및 측벽(16)은 소스 드레인 영역(18)을 포함하는 층으로부터 상측으로 돌출되어 있다. 이 경우, 인접하는 게이트 전극(14) 간은 층간 절연막(20)에 의해 매립하는 것이 필요하다.
그러나, 반도체 장치의 집적도가 높아짐에 따라, 인접하는 게이트 전극(14)간을 층간 절연막(20)으로 매립하는 것이 곤란해지고 있다. 이러한 점에서, 종래의 반도체 장치의 구조는 집적도가 높아짐에 따라 안정된 품질의 확보가 어렵다는 문제를 가지고 있었다.
또한, 종래의 반도체 장치의 제조 방법에서는, 상기와 같이, 게이트 절연막(12)이나 게이트 전극(14)이 형성된 후에 불순물의 활성화를 목적으로 하는 열 처리가 실행된다. 이 경우, 그 열 처리의 영향으로 게이트 절연막(12)이나 게이트 전극(14)의 특성이 열화하는 것이 있다. 종래의 반도체 장치의 구조 및 그 제조 방법은 그 점에서도 안정된 품질을 확보하는데 있어서 문제를 가지고 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 높은 집적도와 안정된 품질 양쪽 모두를 용이하게 실현하는데에 있어서 적합한 구조를 갖는 반도체 장치를 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 높은 집적도가 요구되는 상황 하에서도 품질이 안정된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 제2 목적으로 한다.
도 1은 본 발명의 실시 형태 1의 반도체 장치의 단면도.
도 2는 본 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 제1 단면도.
도 3은 본 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 제2 단면도.
도 4는 본 발명의 실시 형태 1의 반도체 장치의 변형예의 단면도.
도 5는 본 발명의 실시 형태 2의 반도체 장치의 단면도.
도 6은 종래의 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : P형 웰
12 : 게이트 절연막
14 : 게이트 전극
15 : 채널 영역
18 : 소스 드레인 영역
20 : 저농도 N형 영역
22 : 고농도 N형 영역
24 : 층간 절연막
26 : 컨택트 플러그
30 : 홈
32 : 실리콘 산화막
34 : 폴리실리콘
40 : 측벽
본 발명에 있어서, MOSFET을 포함하는 반도체 장치는,
게이트 전극과,
상기 게이트 전극의 측면 및 저면을 덮는 게이트 절연막과,
상기 게이트 절연막을 통해 상기 게이트 전극 양측에 배치되는 한 쌍의 소스 드레인 영역과,
상기 게이트 절연막을 통해 상기 게이트 전극 하측에 배치되는 채널 영역을 포함하고,
상기 게이트 전극의 표면과, 상기 소스 드레인 영역의 표면은 동일한 평면을 형성하고 있는 것을 특징으로 하는 것이다.
본 발명에 있어서, 반도체 장치의 제조 방법은,
실리콘 기판에 제1 도전형 불순물을 주입하여 제1형 웰을 형성하는 단계와,
상기 제1형 웰에 소정의 깊이로 제2 도전형 불순물을 주입하여 소스 드레인 영역을 형성하는 단계와,
상기 소스 드레인 영역의 일부를 포함하는 소정 부위를 제거함으로써, 상기 제1형 웰에 한 쌍의 소스 드레인 영역 사이에 둔 홈을 형성하는 단계와,
상기 홈의 벽면 및 상기 홈의 저부에 노출하는 상기 제1형 웰의 표면이 덮어지도록 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막으로 덮힌 홈 중에 도전 재료를 매립하는 단계와,
상기 도전 재료 중 상기 홈으로부터 비어져 나오는 부분을 제거하여 상기 홈 중에 게이트 전극을 형성하는 단계와,
상기 소스 드레인 영역 및 상기 게이트 전극이 속하는 층 상에 배선층을 형성하는 단계
를 포함하는 것을 특징으로 하는 것이다.
본 발명에 있어서, 반도체 장치의 제조 방법은,
실리콘 기판에 제1 도전형 불순물을 주입하여 제1형 웰을 형성하는 단계와,
상기 제1형 웰에 소정의 깊이로 제2 도전형 불순물을 주입하여 소스 드레인 영역을 형성하는 단계와,
상기 소스 드레인 영역의 일부를 포함하는 소정 부위를 제거함으로써, 상기 제1형 웰에 한 쌍의 소스 드레인 영역 사이에 둔 홈을 형성하는 단계와,
실리콘 질화막을 포함하여 상기 홈의 측벽을 덮는 측벽을 형성하는 단계와,
상기 홈의 저부에 노출하는 상기 제1형 웰의 표면이 덮어지도록 게이트 절연막을 형성하는 단계와,
상기 측벽 및 상기 게이트 절연막으로 덮힌 홈 중에 도전 재료를 매립하는 단계와,
상기 도전 재료 중 상기 홈으로부터 비어져 나오는 부분을 제거하여 상기 홈 중에 게이트 전극을 형성하는 단계와,
상기 소스 드레인 영역 및 상기 게이트 전극이 속하는 층 상에 배선층을 형성하는 단계
를 포함하는 것을 특징으로 하는 것이다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 또한, 각 도면에서 공통되는 요소에는 동일한 부호를 붙여서 중복된 설명을 생략한다.
실시 형태 1.
도 1은 본 발명의 실시 형태 1의 반도체 장치가 구비하는 MOSFET의 단면도를 나타낸다. 도 1에 도시하는 MOSFET는 P형 웰(10)을 포함하는 실리콘 기판을 구비하고 있다. P형 웰(10)에는 N형 불순물을 낮은 농도로 포함하는 저농도 N형 영역(20)과, N형 불순물을 높은 농도로 포함하는 고농도 N형 영역(22)으로 이루어지는 소스 드레인 영역(18)이 형성되어 있다. 본 실시 형태에 있어서, 저농도 N형 영역(20)은 소스 드레인 영역(18)의 하층 부분에 형성되며 또한 고농도 N형 영역(22)은 저농도 N형 영역(20)의 상층에 형성되어 있다.
P형 웰(10)에는 또한 두개의 소스 드레인 영역(18) 사이에 둔 위치에 소스 드레인 영역(18)과 동일 깊이의 홈이 형성되어 있다. 그 홈 하에는 P형 불순물을 저농도로 함유하는 채널 영역(15)이 형성되어 있다. 또한, 그 홈 중에는 소스 드레인 영역(18)의 측면 및 채널 영역(15)의 표면을 덮는 게이트 절연막(12) 및 폴리실리콘으로 이루어지는 게이트 전극(14)이 형성되어 있다. 본 실시 형태에서, 게이트 절연막(12) 및 게이트 전극(14)은 그 표면이 소스 드레인 영역(18)의 표면과 동일면을 이루어지도록 형성되어 있다. 즉, 게이트 절연막(12) 및 게이트 전극(14)은 소스 드레인 영역(18)의 표면으로부터 돌출하지 않도록 P형 웰(10) 중에 매립되어 있다.
P형 웰(10) 상층에는 P형 웰(10) 전면에서 거의 균일한 막 두께를 갖는 층간 절연막(24)이 형성되어 있다. 또한, 층간 절연막(24)에는 복수의 컨택트홀이 형성되어 있고, 이들 중에 소스 드레인 영역(18), 게이트 전극(14) 및 P형 웰(10) 각각에 통하는 컨택트 플러그(26)가 형성되어 있다.
다음에, 도 2 및 도 3을 참조하여 본 실시 형태의 MOSFET의 제조 방법에 대하여 설명한다.
도 2는 도 1에 도시하는 MOSFET의 제조 과정에서 이하에 설명하는 단계 1 ∼ 5의 처리가 실행됨으로써 형성되는 상태의 단면도를 나타낸다.
(단계 1) 본 실시 형태의 제조 방법에서는, 우선 개개의 MOSFET에 대응하는 활성 영역을 구분하기 위해서, 도시하지 않은 STI(Shallow Trench Isolation)를 실리콘 기판 상에 형성한다.
(단계 2) STI에 의해 구분된 활성 영역에 P형 불순물이 주입하여 P형 웰(10)을 형성한다.
(단계 3) P형 웰(10)의 소정 영역 즉 소스 드레인 영역(18)을 형성해야 할 영역에 제1 깊이로 N형 불순물을 주입하여 저농도 N형 영역(20)을 형성한다.
(단계 4) 계속해서, 저농도 N형 영역(20)에 제1 깊이보다 얕은 제2 깊이로 N형 불순물을 주입하여 고농도 N형 영역(22)을 형성한다.
(단계 5) P형 웰(10)의 소정 영역에 저농도 N형 영역(20)의 저면 위치와 동일 깊이가 되도록 이방성 에칭에 의해서 게이트 전극(14)을 매립하기 위한 홈(30)을 형성한다.
상기한 처리로 이어져, 이하에 설명하는 단계 6 ∼ 12의 처리가 실행됨으로써 도 3에 도시하는 상태가 형성된다.
(단계 6) 실리콘 기판에 소정의 열 처리를 실시하여 그 전면에 10㎚ 정도의 막 두께로 도시하지 않은 패드 산화막을 형성한다.
(단계 7) 패드 산화막 상에서부터 홈(30) 중에 P형 불순물을 주입하여 채널 영역(15)을 형성한다.
(단계 8) HF를 이용한 웨트 에칭에 의해서 상기한 패드 산화막을 제거하고, 또한 실리콘 기판의 표면을 세정한다.
(단계 9) 소스 드레인 영역(18) 및 채널 영역(15)에 주입되어 있는 불순물을 활성화시키기 위해서 필요한 열처리를 행한다. 또한, 이 열 처리는 게이트 절연막(12) 및 게이트 전극(14)이 형성되는 이전이면, 다른 타이밍으로 행해도 된다. 이와 같이, 본 실시 형태에서는 게이트 절연막(12) 및 게이트 전극(14)이 형성되기 이전에 소스 드레인 영역(18) 및 채널 영역(15)에 주입된 불순물을 활성화시키기 위한 열 처리를 종료시킬 수 있다.
(단계 10) 상술한 일련의 처리로 이어지고 실리콘 기판 전면에 게이트 절연막(12)이 되어야 하는 실리콘 산화막(32)을 형성한다.
(단계 11) 다음에, 실리콘 기판 전면에 홈(30)이 매립되도록 폴리실리콘(34)을 피착한다.
이후, 이하에 설명하는 단계 12 ∼ 15의 처리가 실행됨으로써, 도 1에 도시하는 상태가 실현된다.
(단계 12) 실리콘 기판 상에 피착된 폴리실리콘(34) 및 실리콘 산화막(32)을 홈(30) 내부를 제외하여 에치백에 의해서 제거한다. 그 결과, 홈(30) 중에 소스 드레인 영역(18)과 동일면을 이루는 게이트 절연막(12) 및 게이트 전극(14)이 형성된다.
(단계 13) CVD법에 의해 실리콘 기판 상에 층간 절연막(24)을 피착시킨다.
(단계 14) 층간 절연막(24)에 소스 드레인 영역(18), 게이트 전극(14) 및 P형 웰(10)에 통하는 컨택트 홀을 형성한다.
(단계 15) 컨택트 홀 내부에 텅스텐 등의 메탈 재료를 매립하여 컨택트 플러그(26)를 형성한다.
상술한 바와 같이, 본 실시 형태의 반도체 장치의 구조 및 그 제조 방법에 의하면, 게이트 절연막(12) 및 게이트 전극(14)에 고온의 열 부하가 걸리는 것을 막을 수 있다. 따라서, 그 구조 및 제조 방법에 따르면 열 부하에 기인하는 게이트 절연막(12) 등의 열화를 방지하여 품질이 안정된 반도체 장치를 실현할 수 있다.
또한, 본 실시 형태의 반도체 장치의 구조 및 그 제조 방법에 따르면, 게이트 전극(14)의 표면과 소스 드레인 영역(18) 표면을 동일면으로 할 수 있다. 이러한 경우, 층간 절연막(24)은 평탄한 면 상에 피착되게 되며, MOSFET가 높은 집적도를 가지고 있어도 용이하게 적정한 상태를 실현할 수 있다. 따라서, 본 실시 형태의 구조 및 제조 방법에 따르면, 반도체 장치가 높은 집적도를 갖는 경우에도 안정된 품질을 용이하게 확보할 수 있다.
그런데, 상술한 실시 형태 1의 제조 방법에서는 폴리실리콘(34) 및 실리콘 산화막(32)을 전면 에치백함으로써 게이트 절연막(12) 및 게이트 전극(14)을 형성하는 것으로 하고 있지만, 이들의 형성 방법은 이에 한정되지는 않는다. 즉, 게이트 절연막(12)이나 게이트 전극(14)은 폴리실리콘(34)이나 실리콘 산화막(32)을 CMP로 제거함으로써 형성해도 된다.
또한, 상술한 실시 형태 1에서는 게이트 절연막(12)을 실리콘 산화물(SiO2)로 구성하는 것으로 하고 있지만, 게이트 절연막(12)의 재질은 이에 한정되지는 않는다. 즉, 본 실시 형태에서는 게이트 절연막(12)에 고온의 열이 가해지지 않기 때문에, 그 재질로서 SiO2에 비하여 유전율이 높은 재료, 예를 들면 Al2O3나 ZrO2등을 이용할 수 있다. 이 경우, 실리콘 산화물이 이용되는 경우에 비하여 더욱 고품질인 게이트 절연막(12)을 형성할 수 있다.
또한, 상술한 실시 형태 1에서는 게이트 전극(14)을 폴리실리콘으로 구성하고 있지만, 본 발명은 이에 한정되지는 않는다. 즉, 도 4에 도시한 바와 같이, 게이트 절연막(12)을 고유전율 재료(ZrO2)로 구성하고 또한 게이트 전극(14)을 텅스텐 등의 메탈 재료로 구성하는 것으로 해도 된다. 본 실시 형태에서는 게이트 전극(14)에 고온의 열이 가해지지 않기 때문에 도 4에 도시하는 구성을 채용함으로써 고품질인 게이트 전극(14)을 실현할 수 있다.
실시 형태 2.
다음에, 도 5를 참조하여, 본 발명의 실시 형태 2에 대하여 설명한다.
도 5는 본 실시 형태의 반도체 장치가 구비하는 MOSFET의 단면도를 나타낸다. 도 5에 도시한 바와 같이, 본 실시 형태의 MOSFET는 게이트 전극(14)과 소스 드레인 영역(18)과의 경계부에 측벽(40)을 구비하고, 게이트 전극(14) 저부에만 게이트 산화막(12)을 구비하고 있다. 측벽(40)은 실리콘 질화막(SiN)과 패드 산화막(SiO2)의 적층막이다.
본 실시 형태의 MOSFET는 이하에 나타내는 수순으로 제조할 수 있다.
(단계 1 ∼ 5) 실시 형태 1에서의 단계 1 ∼ 5의 처리에 의해 도 2에 도시하는 상태를 형성한다.
(단계 6, 7) 실시 형태 1에서의 단계 6 및 7의 처리에 의해, 10㎚ 정도의 패드 산화막(도시하지 않음)과, 도 3에 도시하는 채널 영역(15)을 형성한다.
(단계 9) 소스 드레인 영역(18) 및 채널 영역(15)에 주입되어 있는 불순물을 활성화시키기 위해서 필요한 열 처리를 행한다. 또한, 이 열 처리는 실시 형태 1의 경우와 마찬가지로, 게이트 절연막(12) 및 게이트 전극(14)이 형성되는 이전이면 다른 타이밍으로 행해도 된다.
(단계 20) 실리콘 기판 전면에 패드 산화막과 중첩하여, CVD법에 의해 실리콘 질화막을 피착시킨다.
(단계 21) 이방성 에칭에 의해 홈(30)의 측면을 덮는 부분을 제외하고, 그 실리콘 질화막과 패드 산화막을 제거한다. 그 결과, 도 5에 도시하는 측벽(40)이 형성된다.
(단계 22) CVD법에 의해 혹은 열 산화법에 의해 홈(30) 저부에 노출하고 있는 P형 웰(10) 표면에 게이트 산화막(12)을 형성한다.
(단계 11 ∼ 15) 이후, 실시 형태 1의 경우와 마찬가지의 수순으로 게이트 전극(14)이나 컨택트 플러그(26)를 형성하여 도 5에 도시하는 상태를 실현한다.
상술한 바와 같이, 본 실시 형태에서는 게이트 전극(14)와 소스 드레인 영역(18) 간에 실리콘 질화막을 포함하는 측벽(40)을 개재시킬 수 있다. 이 경우,소스 드레인 영역에 게이트 전위가 끼치는 영향을 작게 할 수 있어, 트랜지스터의 전기 특성을 안정화시킬 수 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로 이하에 도시한 바와 같은 효과를 발휘한다.
본 발명에 따르면, 소스 드레인 영역을 형성한 후에 게이트 절연막 및 게이트 전극을 형성할 수 있다. 따라서, 본 실시 형태에 따르면 게이트 절연막이나 게이트 전극에 고열이 가해지는 것을 방지하고, 품질이 안정된 반도체 장치를 실현할 수 있다. 또한, 본 발명에 따르면 게이트 전극의 표면과 소스 드레인 영역의 표면이 평탄해지기 때문에, 높은 집적도가 요구되는 경우라도 이들 위에 품질이 안정된 배선층을 실현할 수 있다.
본 발명에 따르면, 한 쌍의 소스 드레인 영역 간에 게이트 전극을 사이에 둔 구조를 채용하면서, 소스 드레인 영역을 LDD 구조로 할 수 있다.
본 발명에 따르면, 한 쌍의 소스 드레인 영역 간에 게이트 전극을 사이에 둔 구조를 채용하면서, 소스 드레인 영역과 게이트 전극을 동일 두께로 할 수 있다.
본 발명에 따르면, 게이트 절연막을 고유전 재료로 구성할 수 있다. 본 발명에서는 게이트 절연막에 고온의 열이 가해지지 않기 때문에, 그 재질에 고유전 재료를 사용할 수 있다. 그 결과, 본 발명에 따르면 고품질인 게이트 절연막을 갖는 반도체 장치를 실현할 수 있다.
본 발명에 따르면, 게이트 전극을 메탈 재료로 구성할 수 있다. 본 발명에서는 게이트 전극에 고온의 열이 가해지지 않기 때문에 그 재질에 메탈 재료를 사용할 수 있다. 그 결과, 본 발명에 따르면 고품질인 게이트 전극을 갖는 반도체 장치를 실현할 수 있다.
본 발명에 따르면, 한 쌍의 소스 드레인 영역 간에 게이트 전극을 끼우는 구조를 채용하면서 소스 드레인 영역과 게이트 전극 간에 실리콘 질화막을 포함하는 측벽을 개재시킬 수 있다. 이 경우, 소스 드레인 영역에 대한 게이트 전위의 영향이 억제되므로, 반도체 장치의 전기 특성을 안정화시킬 수 있다.
본 발명에 따르면, 게이트 전극의 표면과 소스 드레인 영역의 표면을 에치백의 수법에 의해 용이하게 평탄화시킬 수 있다.
본 발명에 따르면, 게이트 전극의 표면과 소스 드레인 영역의 표면을 CMP의 수법에 의해 용이하게 평탄화시킬 수 있다.
Claims (3)
- 반도체 장치에 있어서,게이트 전극과,상기 게이트 전극의 측면 및 저면을 덮는 게이트 절연막과,상기 게이트 절연막을 통해 상기 게이트 전극 양측에 배치되는 한 쌍의 소스 드레인 영역과,상기 게이트 절연막을 통해 상기 게이트 전극 하측에 배치되는 채널 영역을 포함하고,상기 게이트 전극의 표면과, 상기 소스 드레인 영역의 표면은 동일한 평면을 형성하고 있는 것을 특징으로 하는 반도체 장치.
- 반도체 장치의 제조 방법에 있어서,실리콘 기판에 제1 도전형 불순물을 주입하여 제1형 웰을 형성하는 단계와,상기 제1형 웰에 소정의 깊이로 제2 도전형 불순물을 주입하여 소스 드레인 영역을 형성하는 단계와,상기 소스 드레인 영역의 일부를 포함하는 소정 부위를 제거함으로써, 상기 제1형 웰에 한 쌍의 소스 드레인 영역 사이에 둔 홈을 형성하는 단계와,상기 홈의 벽면 및 상기 홈의 저부에 노출하는 상기 제1형 웰의 표면이 덮어지도록 게이트 절연막을 형성하는 단계와,상기 게이트 절연막으로 덮힌 홈 중에 도전 재료를 매립하는 단계와,상기 도전 재료 중 상기 홈으로부터 비어져 나오는 부분을 제거하여 상기 홈 중에 게이트 전극을 형성하는 단계와,상기 소스 드레인 영역 및 상기 게이트 전극이 속하는 층 상에 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 장치의 제조 방법에 있어서,실리콘 기판에 제1 도전형 불순물을 주입하여 제1형 웰을 형성하는 단계와,상기 제1형 웰에 소정의 깊이로 제2 도전형 불순물을 주입하여 소스 드레인 영역을 형성하는 단계와,상기 소스 드레인 영역의 일부를 포함하는 소정 부위를 제거함으로써, 상기 제1형 웰에 한 쌍의 소스 드레인 영역 사이에 둔 홈을 형성하는 단계와,실리콘 질화막을 포함하고, 상기 홈의 측벽을 덮는 측벽을 형성하는 단계와,상기 홈의 저부에 노출하는 상기 제1형 웰의 표면이 덮어지도록 게이트 절연막을 형성하는 단계와,상기 측벽 및 상기 게이트 절연막으로 덮힌 홈 중에 도전 재료를 매립하는 단계와,상기 도전 재료 중 상기 홈으로부터 비어져 나오는 부분을 제거하여 상기 홈 중에 게이트 전극을 형성하는 단계와,상기 소스 드레인 영역 및 상기 게이트 전극이 속하는 층 상에 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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