KR20050025206A - 모스 전계효과 트랜지스터의 제조방법 및 그에 의해제조된 모스 전계효과 트랜지스터 - Google Patents
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Abstract
모스 전계 효과 트랜지스터의 제조방법 및 그에 의해 제조된 모스 전계 효과 트랜지스터를 제공한다. 이 방법은 반도체기판의 활성영역 내에 소정깊이를 갖는 채널 트렌치를 형성한다. 상기 채널 트렌치를 갖는 반도체기판 상의 전면에 상기 채널 트렌치를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막을 에치백하여 상기 채널 트렌치의 하부 공간을 채우는 제1 게이트 전극을 형성한다. 이어서, 상기 제1 게이트 전극을 갖는 반도체기판 상에 콘포말한 절연막을 형성하고, 상기 절연막을 에치백하여 상기 채널 트렌치의 노출된 양측벽에 절연막 스페이서를 형성한다. 상기 절연막 스페이서를 갖는 상기 반도체기판 상에 평평한 상부면을 갖는 제2 도전막 및 제3 도전막을 차례로 형성한다. 상기 제3 도전막 및 상기 제2 도전막을 차례로 패터닝하여 게이트를 형성하되, 상기 게이트는 차례로 적층된 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 갖도록 형성한다. 상기 게이트를 갖는 상기 반도체기판 내에 불순물이온들을 주입하여 상기 게이트 양옆의 활성영역 내에 소오스/드레인 영역을 형성한다.
Description
본 발명은 반도체 소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 모스 트랜지스터라 한다.)의 제조방법 및 그에 의해 제조된 모스 전계효과 트랜지스터에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 이에 제공되는 모스 트랜지스터의 미세화가 함께 요구된다. 그 결과 종래의 평면 타입(planar type) 게이트를 갖는 모스 트랜지스터에 있어서 게이트의 폭이 감소함에 따라 상기 게이트 하부의 반도체기판 내에 형성되는 상기 모스 트랜지스터의 채널길이도 함께 감소된다. 모스 트랜지스터에 있어서 채널길이가 감소하는 것은 구동전류(drive current)를 향상시키는 한 요소로 작용한다. 그러나 상기 채널길이가 짧아지는 경우 단채널 효과 (short channel effect)에 의해 문턱전압(threshold voltage)이 변동 하고, 펀치 스루(punch through)가 발생하는 등 상기 모스 트랜지스터의 특성이 열화된다. 따라서, 감소된 게이트 폭을 갖는 미세화된 모스 트랜지스터에 있어서 상기 단채널 효과를 방지하기 위한 채널길이를 확보하기 위하여 게이트 전극을 트렌치 (trench) 매립형으로 형성하는 모스 트랜지스터(이하 트렌치타입 모스 트랜지스터라 한다.)에 대한 연구가 시도되고 있다.
도 1 은 종래의 트렌치타입 모스 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 소자분리막(102)이 배치되어 활성영역(104)을 한정한다. 상기 활성영역(104) 내에 상기 반도체 기판(100) 표면으로 부터 소정깊이를 갖는 채널 트렌치(106)가 배치되며 상기 채널 트렌치 (106)의 양측벽 및 바닥면을 덮는 게이트 산화막(108)이 배치된다. 상기 채널 트렌치(106)를 갖는 반도체기판의 활성영역(104)에 게이트(114)가 배치된다. 상기 게이트(114)는 차례로 적층된 폴리실리콘막 패턴(110)과 및 텅스텐 실리사이드막 패턴(112)을 갖는다. 상기 폴리실리콘막 패턴(110)은 상기 채널 트렌치(106)를 채우고 상기 반도체기판(100)의 상부 표면으로부터 소정높이 만큼 돌출되는 두께를 갖는다. 상기 게이트(116) 양옆의 상기 활성영역(104) 내에 불순물영역(116)이 배치된다. 상기 불순물영역(116)은 모스 트랜지스터에 있어서 소오스 또는 드레인 역할을 한다.
상술한 바와 같은 구조를 갖는 종래의 트렌치타입 모스트랜지스터에 있어서 상기 게이트(114)의 형성과정을 살펴보면 먼저, 상기 채널 트렌치(106)를 갖는 반도체기판(100) 상의 전면에 폴리실리콘막 및 텅스텐 실리사이드막을 차례로 형성한다. 상기 폴리실리콘막은 상기 채널 트렌치(106)를 채우고 상기 반도체기판(100)의 상부 표면으로부터 소정높이 만큼의 두께를 갖도록 형성한다. 그 후 상기 텅스텐 실리사이드막 및 상기 폴리실리콘막을 차례로 패터닝하여 상기 게이트(114)를 형성한다.
상기 반도체기판(100) 상에 상기 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 과정에서, 상기 폴리실리콘막 및 텅스텐 실리사이드막은 상기 반도체기판 (100)의 상부표면과 상기 채널 트렌치(106) 바닥면과의 단차로 인하여 상기 트렌치 (106)영역의 상부에서 리세스(recess)된 형태를 갖는다. 그 결과 후속의 열처리 공정을 수행하는 동안 상기 채널 트렌치(106) 상부의 상기 텅스텐 실리사이드막 또는 상기 텅스텐 실리사이드막 패턴(112)이 균열되는 현상이 발생할 수 있다. 이러한 텅스텐 실리사이드막 또는 텅스텐 실리사이드막 패턴(112)의 균열은 상기 게이트(114)의 저항을 증가시켜 상기 모스 트랜지스터의 특성을 악화시킬 수 있다.
또한, 상기 도 1에 나타낸 바와 같이 트렌치타입 모스 트랜지스터에 있어서 상기 폴리실리콘막 패턴(110)은 상기 채널 트렌치(106) 내에도 형성된다. 따라서 상기 채널 트렌치(106) 내에 형성된 상기 게이트 전극(110)의 양측벽의 소정부분이 상기 게이트산화막 (108)을 사이에 두고 상기 불순물영역(116)과 중첩된다. 그 결과 상기 모스 트랜지스터의 동작중에 상기 중첩부위에서 로딩 캐패시턴스 (loading capacitance; C)가 증가하게 되어 상기 모스 트랜지스터의 동작특성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 모스 트랜지스터의 게이트 전극을 구성하는 금속실리사이드막의 균열을 방지하여 게이트 전극의 저항증가를 방지 하고, 게이트 전극과 불순물영역간의 로딩 캐패시턴스를 감소시켜 상기 모스 트랜지스터의 동작특성을 향상시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 모스 트랜지스터의 제조방법에 의하여 제조된 모스 트랜지스터를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여, 본발명은 모스 트랜지스터의 제조방법 을 제공한다. 이 방법은 반도체기판의 활성영역 내에 소정깊이를 갖는 채널 트렌치를 형성한다. 상기 채널 트렌치를 갖는 반도체기판 상의 전면에 상기 채널 트렌치를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막을 에치백하여 상기 채널 트렌치의 하부 공간을 채우는 제1 게이트 전극을 형성한다. 이어서, 상기 제1 게이트 전극을 갖는 반도체기판 상에 콘포말한 절연막을 형성하고, 상기 절연막을 에치백하여 상기 채널 트렌치의 노출된 양측벽에 절연막 스페이서를 형성한다. 상기 절연막 스페이서를 갖는 상기 반도체기판 상에 평평한 상부면을 갖는 제2 도전막 및 제3 도전막을 차례로 형성한다. 상기 제3 도전막 및 상기 제2 도전막을 차례로 패터닝하여 게이트를 형성하되, 상기 게이트는 차례로 적층된 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 갖도록 형성한다. 상기 게이트를 갖는 상기 반도체기판 내에 불순물이온들을 주입하여 상기 게이트 양옆의 활성영역 내에 소오스/드레인 영역을 형성한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 상기 모스 트랜지스터의 제조방법에 의하여 제조된 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체기판의 소정영역에 한정된 활성영역 및 상기 활성영역의 중심부를 가로지르도록 형성되어 서로 이격된 한 쌍의 서브 활성영역들을 한정하는 채널 트렌치를 포함한다. 상기 채널 트렌치의 내 측벽을 덮는 게이트 절연막, 상기 서브 활성영역들 내에 형성된 소오스/드레인 영역들 및 상기 채널 트렌치의 하부 공간을 채우는 제1 게이트 전극을 포함한다. 또한, 상기 제1 게이트 전극의 가장자리 상에 형성되고 적어도 상기 소오스/드레인 영역들의 측벽들과 중첩된 절연막 스페이서를 포함한다. 상기 절연막 스페이서에 의해 둘러싸여진 상기 채널 트렌치를 채우고, 평평한 상부면을 갖되, 상기 제1 게이트 전극과 직접 접촉하는 제2 게이트 전극 및 상기 제2 게이트 전극 상에 적층된 제3 게이트 전극을 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 내지 도 6은 본 발명의 일 실시예에 의한 트렌치 타입 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체기판(200)의 소정영역에 소자분리막(202)을 형성하여 활성영역(204)을 한정한다. 상기 소자분리막(202)은 공지의 STI(shallow trench isolation)공정 또는 LOCOS(local oxidation of silicon)공정에 의하여 형성할 수 있다. 상기 소자분리막(202)을 갖는 상기 반도체기판(200) 상에 버퍼산화막(206)을 형성한다. 상기 버퍼산화막(206)은 열산화막으로 형성할 수 있다. 바람직하게는 상기 버퍼산화막 상에 실리콘질화막(도시하지 않음)을 더 형성할 수 있다. 이 후 상기 반도체기판(200)의 소정영역을 식각하여 상기 활성영역(204) 내에 소정깊이를 갖는 채널 트렌치(208)를 형성한다. 상기 채널 트렌치(208)는 상기 활성영역(204)의 중심부를 가로지르도록 형성되어 서로 이격된 한 쌍의 서브 활성영역들(204a)을 한정한다.
도 3을 참조하면, 먼저, 습식식각 공정을 수행하여 상기 버퍼산화막(206)을 제거한다. 이후 상기 활성영역(204) 상에 게이트 절연막(210)을 형성한다. 상기 게이트 절연막(210)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(210)은 도 3에 나타낸 바와 같이 상기 활성영역(204)의 반도체기판 표면과 상기 트렌치 (208)의 측벽 및 바닥면을 덮도록 형성된다. 이어서, 상기 게이트 절연막(210)을 갖는 상기 반도체기판(200) 상의 전면에 상기 채널 트렌치(208)를 채우도록 제1 도전막(도시하지 않음)을 형성한다. 상기 제1 도전막은 폴리실리콘막으로 형성할 수 있다. 이어서, 상기 제1 도전막을 에치백 하여 상기 채널 트렌치(208)의 하부 공간을 채우는 제1 게이트 전극(212)을 형성한다. 상술한 바와 같이 상기 채널 트렌치 (208) 내에 상기 제1 게이트 전극(212)을 형성함으로써 상기 반도체기판(200)의 표면과 상기 채널 트렌치(208) 바닥면과의 단차는 상기 반도체기판(200)의 표면과 상기 제1 게이트 전극(212)의 상부면과의 단차로 감소한다. 즉, 상기 채널 트렌치 (208)에 의하여 상기 반도체기판(200) 표면에 형성된 단차가 상기 제1 게이트 전극 (212)의 두께만큼 감소 한다.
도 4를 참조하면, 상기 제1 게이트 전극(212)을 갖는 상기 반도체기판 상의 전면에 콘포말한 절연막을 형성한다. 상기 절연막은 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다. 이어서 상기 절연막을 에치백하여 상기 채널 트렌치 (208)의 노출된 측벽에 절연막 스페이서(214)를 형성한다. 상기 절연막 스페이서 (214)는 상기 도 4에 나타낸 바와 같이 상기 제1 게이트 전극(212)에 의하여 채워지고 남은 부분의 상기 채널 트렌치(214)의 노출된 측벽을 덮도록 형성된다.
도 5를 참조하면, 상기 절연막 스페이서(214)를 갖는 반도체기판 상의 전면에 제2 도전막(216) 및 제3 도전막(218)을 차례로 형성한다. 바람직하게는 상기 제3 도전막(218) 상에 캐핑 절연막(220)을 더 형성할 수 있다. 상기 제2 도전막 (216)은 상기 제1 게이트 전극(212) 및 상기 절연막 스페이서(214)에 의하여 채워지고 남은 부분의 상기 채널 트렌치(208)를 채우도록 형성한다. 상기 제2 도전막 (216)은 상기 트렌치(214)의 남은 부분을 채우고 상기 반도체기판(100)의 상부 표면으로부터 소정높이 만큼의 두께를 갖도록 형성할 수 있다. 상기 제2 도전막 (216)은 폴리실리콘막으로 형성할 수 있다. 상기 제3 도전막(218)은 금속 실리사이드막으로 형성할 수 있다. 바람직하게는 상기 제3 도전막(218)은 텅스텐실리사이드막(218)으로 형성할 수 있다. 상기 캐핑절연막(220)은 실리콘질화막으로 형성할 수 있다.
상술한 바와 같이 상기 채널 트렌치(208)에 의하여 상기 반도체기판(200)의 표면에 형성된 단차가 상기 제1 게이트 전극(212)의 두께만큼 감소한다. 또 상기 트렌치(208)의 노출된 측벽에 형성된 상기 절연막 스페이서(214)에 의하여 상기 채널 트렌치(208)의 개구부의 폭이 감소하게 된다. 그결과 상기 제2 도전막(216) 및 제3 도전막(218)은 상기 채널 트렌치(208)의 상부에서 리세스 되는 정도가 감소하게 된다. 바람직하게는 상기 제2 도전막(216) 및 상기 제3 도전막(218)은 상기 트렌치(208)의 상부에서 평탄한 형태를 갖는다.
도 6을 참조하면, 상기 캐핑절연막(220), 상기 제3 도전막(218) 및 상기 제2 도전막(216)을 차례로 패터닝하여 상기 제1 게이트 전극(212) 상에 차례로 적층된 제2 게이트 전극(216a), 제3 게이트 전극(218a) 및 캐핑 절연막 패턴(220a)를 형성한다. 그 결과 상기 반도체기판(200)의 활성영역에 제1 게이트 전극(212), 제2 게이트 전극(216a) 및 제3 게이트 전극(218a)의 적층구조를 갖는 게이트(224)가 형성된다. 이후 상기 게이트(224)를 이온주입 마스크로 하여 상기 반도체기판(200) 내에 불순물 이온들(226)을 주입하여 상기 게이트(224) 양옆의 상기 서브 활성영역 (204a) 내에 소오스/드레인 영역들(228)을 형성한다. 상기 소오스/드레인 영역들 (228)은 LDD 소오스/LDD 드레인 영역들 일 수 있다.
상기 도 6에 나타낸 바와 같이 상기 소오스/드레인 영역들(228)과 상기 제2 게이트 전극(216a) 사이에 게이트 절연막(210) 및 절연막 스페이서(214)가 게재된다. 상기 절연막 스페이서(214)는 상기 소오스/드레인 영역들(228)과 상기 제1 게이트 전극(212) 또는 제2 게이트 전극(216a) 사이에 로딩캐피시턴스가 증가하는 것을 방지하는 역할을 한다. 상기 절연막 스페이서(214)가 그 하부면이 상기 소오스 /드레인 영역들(228)의 측벽의 깊이 보다 상부에 위치하도록 형성되는 경우 상기 제1 게이트 전극(216a)과 상기 소오스/드레인 영역들(228) 간에 로딩캐패시턴스가 증가하게 된다. 따라서 상기 절연막 스페이서(214)는 적어도 상기 소오스/드레인영역들 (228)의 측벽들과 중첩되도록 형성하는 것이 바람직하다. 바꾸어 말하면, 상기 제1 게이트 전극(212)은 그 상부면이 상기 소오스/드레인영역들(228)의 측벽의 깊이 보다 아래에 위치하는 두께를 갖도록 형성하는 것이 바람직하다.
이어서, 도면에 도시하지는 않았지만, 상기 게이트(224)의 측벽에 게이트 스페이서를 형성하고 통상의 방법에 의하여 모스 트랜지스터를 제조한다.
도 7은 본 발명의 일실시예 의해 제조된 트렌치 타입 모스 트랜지스터의 단면도이다.
도 7을 참조하면, 본 발명에 의한 트렌치 타입 모스 트랜지스터는 하기와 같은 구조를 갖는다. 먼저, 반도체기판의 소정영역에 소자분리막에 의하여 한정된 활성영역(204)이 배치된다. 상기 활성영역(204)의 중심부를 가로지르도록 형성되어 서로 이격된 한 쌍의 서브 활성영역들(204a)을 한정하는 채널 트렌치(208)가 배치된다. 적어도 상기 채널 트렌치(208)의 내 측벽들을 덮는 게이트 절연막(210)이 배치된다. 상기 서브 활성영역들(204a) 내에 소오스/드레인 영역들(228)이 배치된다. 상기 채널 트렌치 (208)내에 상기 채널 트렌치(208)의 하부 공간을 채우는 제1 게이트 전극(212)이 배치된다. 적어도 상기 소오스/드레인 영역들(228)의 측벽들과 중첩되는 절연막 스페이서가 상기 제1 게이트 전극(212)의 가장자리 상에 배치된다. 상기 제1 게이트 전극(212) 상에 상기 절연막 스페이서(214)에 의해 둘러싸여진 상기 채널 트렌치(208)를 채우고, 평평한 상부면을 갖되, 상기 제1 게이트 전극(212)과 직접 접촉하는 제2 게이트 전극(216a)이 배치된다. 상기 제2 게이트 전극(216a) 상에 금속 실리사이드, 바람직하게는 텅스텐 실리사이드로 이루어진 제3 게이트 전극(218a)이 배치된다.
상술한 바와 같이 본 발명에 따르면, 모스 트랜지스터에 있어서 반도체기판의 활성영역 내에 형성된 채널 트렌치 내에 제1 게이트 전극을 형성하여 상기 반도체기판 표면의 단차를 감소시킴으로써 상기 모스 트랜지스터의 게이트 전극을 구성하는 금속 실리사이드막의 균열을 방지할 수 있게 된다. 또한 소오스/드레인 영역과 게이트 전극이 중첩되는 영역에 절연막 스페이서를 게재시킴으로써 상기 모스트랜지스터의 유효채널 길이의 감소를 최소화 하면서 게이트전극과 소오스/드레인 영역간의 로딩 캐패시턴스를 감소시켜 상기 모스 트랜지스터의 동작특성을 향상시킬 수 있게 된다
도 1은 종래의 트렌치 타입 모스 트랜지스터를 도시한 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 의한 트렌치 타입 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 일 실시예에 의해 제조된 트렌치 타입 모스트랜지스터의 단면도이다.
* 도면의 주요부분에 대한 설명*
100,200 : 반도체기판 102,202 : 소자분리막
104,204 : 활성영역 106,208 : 채널 트렌치
108,210 : 게이트 절연막 114,224 : 게이트
228 : 소오스/드레인 영역들 212 : 제1 게이트 전극
214 : 절연막 스페이서 216a : 제2 게이트 전극
218a : 제3 게이트 전극
Claims (8)
- 반도체기판의 활성영역 내에 소정깊이를 갖는 채널 트렌치를 형성하고,상기 채널 트렌치를 갖는 반도체기판 상의 전면에 상기 채널 트렌치를 채우도록 제1 도전막을 형성하고,상기 제1 도전막을 에치백하여 상기 채널 트렌치의 하부 공간을 채우는 제1 게이트 전극을 형성하고,상기 제1 게이트 전극을 갖는 반도체기판 상에 콘포말한 절연막을 형성하고,상기 절연막을 에치백하여 상기 채널 트렌치의 노출된 양측벽에 절연막 스페이서를 형성하고,상기 절연막 스페이서를 갖는 상기 반도체기판 상에 평평한 상부면을 갖는 제2 도전막 및 제3 도전막을 차례로 형성하고,상기 제3 도전막 및 상기 제2 도전막을 차례로 패터닝하여 게이트를 형성하되, 상기 게이트는 차례로 적층된 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 갖도록 형성하고,상기 게이트를 갖는 상기 반도체기판 내에 불순물이온들을 주입하여 상기 게이트 양옆의 활성영역 내에 소오스/드레인 영역을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제2 도전막은 상기 절연막 스페이서에 의해 둘러싸여진 상기 채널 트렌치를 채우고, 상기 반도체기판 상부 표면으로부터 소정높이 만큼의 두께를 갖도록 형성하는 것 을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제1 게이트 전극은 상기 제1 게이트 전극의 상부면이 상기 소오스/드레인 영역의 상기 채널 트렌치 쪽 측벽의 깊이 보다 아래에 위치하는 두께를 갖도록 형성하는 것 을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제1 도전막 및 상기 제2 도전막은 폴리실리콘막인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제3 도전막은 텅스텐 실리사이드막인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 실리콘질화물 또는 실리콘산화물인 것 을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제1 도전막을 형성하기 전에 상기 채널 트렌치를 갖는 활성영역 상에 게이트절연막을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
- 반도체기판의 소정영역에 한정된 활성영역;상기 활성영역의 중심부를 가로지르도록 형성되어 서로 이격된 한 쌍의 서브 활성영역들을 한정하는 채널 트렌치;상기 채널 트렌치의 내 측벽을 덮는 게이트 절연막;상기 서브 활성영역들 내에 형성된 소오스/드레인 영역들;상기 채널 트렌치의 하부 공간을 채우는 제1 게이트 전극;상기 제1 게이트 전극의 가장자리 상에 형성되고 적어도 상기 소오스/드레인 영역들의 측벽들과 중첩된 절연막 스페이서;상기 절연막 스페이서에 의해 둘러싸여진 상기 채널 트렌치를 채우고, 평평한 상부면을 갖되, 상기 제1 게이트 전극과 직접 접촉하는 제2 게이트 전극; 및상기 제2 게이트 전극 상에 적층된 제3 게이트 전극을 포함하되, 상기 제3 게이트 전극은 텅스텐 실리사이드인 것을 특징으로 하는 모스트랜지스터.
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|---|---|---|---|---|
| KR101374323B1 (ko) * | 2008-01-07 | 2014-03-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US8889539B2 (en) | 2008-04-17 | 2014-11-18 | Samsung Electronics Co., Ltd. | Recess gate transistor |
| CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
-
2003
- 2003-09-05 KR KR1020030062223A patent/KR20050025206A/ko not_active Application Discontinuation
Cited By (4)
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| KR101374323B1 (ko) * | 2008-01-07 | 2014-03-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US8889539B2 (en) | 2008-04-17 | 2014-11-18 | Samsung Electronics Co., Ltd. | Recess gate transistor |
| CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
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