CN113471292A - 半导体结构及半导体结构的制作方法 - Google Patents
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Abstract
本发明实施例属于半导体制造技术领域，具体涉及一种半导体结构及半导体结构的制作方法。本发明实施例用以解决相关技术中半导体结构传输速度较低的问题。栅极结构设置在所述基底内部且位于源区和漏区之间，源区和漏区之间形成第一沟道结构和第二沟道结构，并且第一沟道结构和第二沟道结构设置于栅极结构的相对两侧，相比于将栅极设置在基底的表面上，本发明实施例中的导电沟道结构增多，从而提高了半导体结构的传输速度，提高了半导体器件性能。
Description
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
存储器、控制器等电子设备上通常设置有半导体结构，半导体结构包括MOS管，MOS管用于实现开关、放大等功能。相关技术中，MOS管全称为金属氧化物半导体场效应管，包括形成于基底以及栅极，其中，基底上具有间隔设置的源区和漏区，栅极设置在基底的表面上，并且栅极在基底上的投影位于源区和漏区之间；以使得源区和漏区之间构成沟道结构。
相关技术中，栅极位于基底的表面上，源区和漏区之间构成沟道结构，导致半导体结构传输速度较低，半导体结构的性能不足。
发明内容
本发明实施例提供一种半导体结构及半导体结构的制作方法，用以解决相关技术中半导体结构传输速度较低的问题。
一方面，本发明实施例提供一种半导体结构，包括：
基底，所述基底内具有间隔设置的源区和漏区；
栅极结构，设置在所述基底内部且位于所述源区和漏区之间；
其中，所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。
在一种可实现的方式中，所述基底具有预设表面，所述源区和所述漏区沿所述预设表面向所述基底内延伸。
在一种可实现的方式中，所述预设表面上、且位于所述源区和所述漏区之间的位置设置有凹槽，所述栅极结构设置在所述凹槽内；所述凹槽内填充有半导体填充物，所述半导体填充物位于所述栅极结构背离所述凹槽槽底的一侧。
在一种可实现的方式中，所述栅极结构包括导电层、以及覆盖在所述导电层上的第一绝缘层和第二绝缘层，所述第一绝缘层和所述第二绝缘层相对设置；所述导电层、所述第一绝缘层与所述源区、所述漏区之间形成所述第一沟道结构，所述导电层、所述第二绝缘层与所述源区、所述漏区之间形成所述第二沟道结构。
在一种可实现的方式中，所述栅极结构还包括第三绝缘层和第四绝缘层，所述第三绝缘层与所述源区接合，所述第四绝缘层与所述漏区接合。
在一种可实现的方式中，所述第一绝缘层、所述第二绝缘层、所述第三绝缘层以及所述第四绝缘层为一体结构。
在一种可实现的方式中，所述半导体填充物包括多晶硅填充物和单晶硅填充物。
在一种可实现的方式中，还包括隔离层、源区插塞以及漏区插塞，所述隔离层覆盖所述基底，所述源区插塞和所述漏区插塞贯穿所述隔离层，所述源区插塞与所述源区接合，所述漏区插塞与所述漏区接合。
在一种可实现的方式中，所述源区插塞部分插设在所述源区内部，所述漏区插塞部分插设在所述漏区内部。
另一方面，本发明实施例提供一种半导体结构的制作方法，包括：
提供基底；
形成栅极结构，其位于所述基底内部；
形成源区和漏区，所述栅极结构位于所述源区和所述漏区之间，以使所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。
在一种可实现的方式中，形成所述栅极结构包括：
形成凹槽，所述凹槽由所述基底沿预设表面向内延伸；
形成中间绝缘层，所述中间绝缘层覆盖所述凹槽的侧面和槽底；
形成导电层，所述导电层位于所述凹槽内；
去除部分所述中间绝缘层，保留与所述导电层接触的所述中间层；
形成第一绝缘层，所述第一绝缘层覆盖所述导电层背离所述凹槽槽底的侧面；
形成半导体填充物，所述半导体填充物填充所述凹槽。
在一种可实现的方式中，形成所述源区包括：
形成第一掩膜层，所述第一掩膜层上具有第一孔洞；
注入第一离子，以使形成与所述第一孔洞正对的、且由所述预设表面向所述基底内部延伸的所述源区。
在一种可实现的方式中，形成所述漏区包括：
形成第二掩膜层，所述第二掩膜层上具有第二孔洞；
注入第二离子，以使形成与所述第二孔洞正对的、且由所述预设表面向所述基底内部延伸的所述漏区。
在一种可实现的方式中，所述半导体结构的制作方法还包括：
形成隔离层，所述隔离层覆盖所述预设表面；
形成第一插塞孔和第二插塞孔，所述第一插塞孔的孔底与所述源区接合，所述第二插塞孔的孔底与所述漏区接合；
形成源区插塞和漏区插塞，所述源区插塞填充在所述第一插塞孔内，所述漏区插塞填充在所述第二插塞孔内。
在一种可实现的方式中，形成所述第一插塞孔和所述第二插塞孔包括：所述第一插塞孔的孔底位于所述源区内，所述第二插塞孔的孔底位于所述漏区内。
本发明实施例提供的半导体结构及半导体结构的制作方法中，栅极结构设置在所述基底内部且位于源区和漏区之间，源区和漏区之间形成第一沟道结构和第二沟道结构，并且第一沟道结构和第二沟道结构设置于栅极结构的相对两侧，相比于将栅极设置在基底的表面上，本发明实施例中的导电沟道结构增多，从而提高了半导体结构的传输速度，提高了半导体器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术提供的一种半导体结构的剖面示意图；
图2为本发明实施例提供的一种半导体结构的剖面示意图；
图3为本发明实施例提供的一种半导体结构的制作方法的流程示意图；
图4为本发明实施例提供的一种半导体结构的基底的剖面示意图；
图5为本发明实施例提供的一种半导体结构的在基底形成凹槽的剖面示意图；
图6为本发明实施例提供的一种半导体结构的形成中间绝缘层的剖面示意图；
图7为本发明实施例提供的一种半导体结构的形成导电层的剖面示意图；
图8为本发明实施例提供的一种半导体结构的形成中间层的剖面示意图；
图9为本发明实施例提供的一种半导体结构的形成第一绝缘层的剖面示意图；
图10为本发明实施例提供的一种半导体结构的形成半导体填充物的剖面示意图；
图11为本发明实施例提供的一种半导体结构的形成浅沟槽隔离部的剖面示意图；
图12为本发明实施例提供的一种半导体结构的形成源区和漏区的剖面示意图；
图13为本发明实施例提供的一种半导体结构的形成隔离层、源区插塞以及漏区插塞的剖面示意图。
附图标记说明：
10、相关技术半导体结构；
11、基底；111、漏区；112、源区；121、绝缘层；122、栅极；131、栅极插塞；132、源区插塞；133、漏区插塞；
20、半导体结构；
21、基底；211、漏区；212、源区；221、浅沟槽隔离部；222、隔离层；2221、第一隔离层；2222、第二隔离层；23、栅极结构；231、导电层；232、绝缘层；2321、第一绝缘层；2322、第二绝缘层；2323、第三绝缘层；2324、第四绝缘层；233、半导体填充物；241、漏区插塞；242、源区插塞；25、预设表面；251、凹槽；26、中间绝缘层；261、中间层。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。在本申请中，在未作相反说明的情况下，使用的方位词如“上、下、左侧、右侧”通常是指参照附图所示的上、下、左、右。“内、外”是指相对于各部件本身轮廓的内、外。能理解的是，以上方位词表示相对性的用语，用于本说明书中仅出于方便，例如根据附图中所述的示例的方向，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。在附图中，示出的形状根据制造工艺和/或容差可以有变形。因此，本申请的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。
为了清楚理解本申请的技术方案，首先对相关技术的方案进行详细介绍。
如图1所示，相关技术半导体结构10中，基底11内具有源区112和漏区111，栅极122位于基底11的表面上，且栅极122设置在源区112和漏区111之间，栅极122和基底11之间还设置有绝缘层121。栅极122接合有栅极插塞131，源区112接合有源区插塞132，漏区111接合有漏区插塞133，当通过栅极插塞131向栅极122施加适当的电压时，栅极122靠近基底11的一侧、且位于源区112和漏区111之间构成沟道结构，导致半导体结构传输速度较低，半导体结构的性能不足。
针对上述问题，本发明实施例将栅极结构设置在基底内部，栅极结构的相对两侧能够形成第一沟道结构和第二沟道结构，且第一沟道结构和第二沟道结构位于源区和漏区之间，相比于将栅极设置在基底的表面上，本发明实施例中的导电沟道结构增多，从而提高了半导体结构的传输速度，提高了半导体器件性能。
为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
示例性的，半导体结构可以为DRAM(动态随机存储器)，其中，DRAM包括晶体管结构以及与晶体管结构连接的电容结构，电容结构用于存储数据，晶体管结构用于实现电容结构内数据的读取或者向电容结构内写入数据；当然，本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。半导体结构内的晶体管结构可以为P型MOS管，也可以为N型MOS管，在此不做限定。
如图2所示，本发明实施例提供的半导体结构20包括：基底21，基底21内具有间隔设置的源区212和漏区211；栅极结构23，设置在基底21内部且位于源区212和漏区211之间；其中，源区212和漏区211之间形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构设置于栅极结构23的相对两侧。
本实施例中，基底21可以为半导体基底21，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构20，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
如图2所示，图示位置中，位于栅极结构23的左侧的为漏区211，位于栅极结构23右侧的为源区212。需要说明的是，图中仅为示例，实际应用中，源区212与漏区211的位置可以互换。
可选的，参照图12，基底21具有预设表面25，源区212和漏区211沿预设表面25向基底21内延伸，以便能够通过基底21的预设表面25向内部延伸形成源区212和漏区211。本实施例中，基底21的预设表面25即为图示位置中基底21的上表面。在一种可能的实现方式中，源区212和漏区211可以使用在基底21注入离子的方式形成。
如图2所示，栅极结构23设置在基底21的内部，且位于源区212和漏区211之间。值得说明的是，栅极结构23包括导电层231、以及覆盖在导电层231上的绝缘层232，其中，导电层231用于与外部的施加电压连接，以控制半导体结构20的导通或者断开，绝缘层232覆盖在导电层231外部，以隔离导电层231和基底21。在一种可能的实现方式中，导电层231可以包括一种或者多种导电材料，导电材料例如可以包括多晶硅、钨、氮化钛等。
本发明实施例提供的半导体结构20，包括基底21和栅极结构23，基底21内具有间隔设置的源区212和漏区211，栅极结构23设置在基底21内部且位于源区212和漏区211之间。当向栅极结构23施加适当的电压时，位于栅极结构23的相对两侧，且位于源区212和漏区211之间能够形成第一沟道结构和第二沟道结构，相比于将栅极设置在基底21的表面上，本发明实施例中的导电沟道结构增多，从而提高了半导体结构20的传输速度，提高了半导体器件性能。
进一步的，本发明实施例提供的半导体结构20，将栅极结构23设置在基底21内部，相比于将栅极设置在基底21的表面上，还能够减小半导体结构20的器件尺寸，有利于提高半导体结构20的集成性。
可选的，预设表面25上、且位于源区212和漏区211之间的位置设置有凹槽251，栅极结构23设置在凹槽251内，以便将栅极结构23设置在基底21内部。示例性的，凹槽251的侧壁分别与源区212和漏区211相接合，以便在源区212和漏区211之间形成沟道结构。
可选的，凹槽251内填充有半导体填充物233，半导体填充物233位于栅极结构23背离凹槽251槽底的一侧。示例性的，栅极结构23靠近预设表面25的一端与预设表面25之间具有一定的垂直距离，以便后续填充半导体填充物233，进而在源区212与漏区211之间，且远离凹槽251的槽底处构成第一沟道结构；凹槽251的槽底距离预设表面25的垂直距离小于源区212或者漏区211距离预设表面25的最大垂直距离，以便在源区212和漏区211之间，且靠近凹槽251的槽底处构成第二沟道结构。
具体的，半导体填充物233包括多晶硅填充物和单晶硅填充物。在一种可能的实现方式中，可以采用涂布的方式中，在凹槽251内填充多晶硅填充物。在另一种可能的实现方式中，可以先在凹槽251内填充多晶硅填充物，然后使用退火工艺使多晶硅填充物转化为单晶硅填充物。当然，在其他一些示例中，还可以直接采用外延生长的工艺在凹槽251内直接形成单晶硅填充物。
可选的，栅极结构23包括导电层231、以及覆盖在导电层231上的第一绝缘层2321和第二绝缘层2322。继续参照图2，第一绝缘层2321和第二绝缘层2322相对设置，图示位置中，第一绝缘层2321位于导电层231的上部，以便隔离导电层231和半导体填充物233，以使导电层231、第一绝缘层2321与源区212、漏区211之间形成第一沟道结构。图示位置中，第二绝缘层2322位于导电层231的下部，以便隔离导电层231和基底21，以使导电层231、第二绝缘层2322与源区212、漏区211之间形成第二沟道结构。
可选的，栅极结构23还包括第三绝缘层2323和第四绝缘层2324，第三绝缘层2323与漏区211接合，以便隔离导电层231和漏区211，第四绝缘层2324与源区212接合，以便隔离导电层231和源区212。值得说明的是，为防止源区212或者漏区211与导电层231之间发生扩散，第三绝缘层2323或者第四绝缘层2324在水平方向上的宽度大于第一绝缘层2321或者第二绝缘层2322在垂直方向上的宽度。在一种可能的实现方式中，第三绝缘层2323或者第四绝缘层2324在水平方向上的宽度与第一绝缘层2321或者第二绝缘层2322在垂直方向上的宽度的比值例如可以为2。
可选的，第一绝缘层2321、第二绝缘层2322、第三绝缘层2323以及第四绝缘层2324为一体结构，以便第一绝缘层2321、第二绝缘层2322、第三绝缘层2323以及第四绝缘层2324的材质相同，例如可以为二氧化硅。
可选的，本发明实施例提供的半导体结构20还包括隔离层222、源区插塞242以及漏区插塞241，隔离层222覆盖基底21，源区插塞242和漏区插塞241贯穿隔离层222，源区插塞242与源区212接合，漏区插塞241与漏区211接合。
继续参照图2，为降低生产成本，隔离层222可以包括第一隔离层2221和第二隔离层2222，其中，第一隔离层2221覆盖在基底21上，第二隔离层2222覆盖在第一隔离层2221上。在一种可能的实现方式中，第一隔离层2221的材质可以包括氧化硅、氮化硅和氮氧化硅，第二隔离层2222的材质可以包括氧化硅、氮化硅和氮氧化硅。
可选的，源区插塞242部分插设在源区212内部，漏区插塞241部分插设在漏区211内部，以便源区插塞242和漏区插塞241能够更好的与源区212和漏区211接合。在一种可能的实现方式中，源区插塞242和漏区插塞241可以同步形成。
需要说明的是，本实施例中的半导体结构20还包括浅沟槽隔离部221，其间隔地设置在基底21内，浅沟槽隔离部221垂直于预设表面25设置，以便浅沟槽隔离部221能够隔离有源器件。示例性的，浅沟槽隔离部221位于漏区211背离栅极结构23的一侧，浅沟槽隔离部221还位于源区212背离栅极结构23的一侧。在一种可能的实现方式中，浅沟槽隔离部221的材质可以包括二氧化硅。
基于上述的实施例的半导体结构，本发明另一实施例还提供一种半导体结构的制作方法，采用该半导体结构的制作方法能够制作上述的半导体结构。
示例性的，半导体结构可以为DRAM(动态随机存储器)，其中，DRAM包括晶体管结构以及与晶体管结构连接的电容结构，电容结构用于存储数据，晶体管结构用于实现电容结构内数据的读取或者向电容结构内写入数据；当然，本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。半导体结构内的晶体管结构可以为P型MOS管，也可以为N型MOS管，在此不做限定。
如图3所示，半导体结构的制作方法包括：
步骤S101、提供基底。
本实施例中，如图4所示，基底21可以为半导体基底21，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构20，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
步骤S102、形成栅极结构，其位于基底内部。
本实施例中，栅极结构23可以包括导电层231、以及覆盖在导电层231上的绝缘层232，其中，导电层231用于与外部的施加电压连接，以控制半导体结构20的导通或者断开，绝缘层232覆盖在导电层231外部，以隔离导电层231和基底21。在一种可能的实现方式中，导电层231可以包括一种或者多种导电材料，导电材料例如可以包括多晶硅、钨、氮化钛等。
如图5所示，为使栅极结构23位于基底21的内部，可以先在基底21内部形成凹槽251，然后在凹槽251内形成栅极结构23。
步骤S103、形成源区和漏区，栅极结构位于源区和漏区之间，以使源区和漏区之间形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构设置于栅极结构的相对两侧。
在一种可能的实现方式中，源区212和漏区211可以使用在基底21注入离子的方式形成。如图2和图11所示，图示位置中，位于栅极结构23的左侧的为漏区211，位于栅极结构23右侧的为源区212。需要说明的是，图中仅为示例，实际应用中，源区212与漏区211的位置可以互换。当栅极结构23被施加适当的电压时，源区212和漏区211之间，且位于栅极结构23的相对两侧形成的第一沟道结构和第二沟道结构，以便源区212和漏区211之间能够通过第一沟道结构和第二沟道结构导电。
本实施例提供的半导体结构20的制作方法，具体包括：提供基底21；形成栅极结构23，其位于基底21内部；形成源区212和漏区211，栅极结构23位于源区212和漏区211之间，以使源区212和漏区211之间形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构设置于栅极结构23的相对两侧。当向栅极结构23施加适当的电压时，位于栅极结构23的相对两侧，且位于源区212和漏区211之间能够形成第一沟道结构和第二沟道结构，相比于将栅极设置在基底21的表面上，本实施例中的导电沟道结构增多，从而提高了半导体结构20的传输速度，提高了半导体器件性能。
进一步的，本发明实施例提供的半导体结构20的制作方法，将栅极结构23设置在基底21内部，相比于将栅极设置在基底21的表面上，还能够减小半导体结构20的器件尺寸，有利于提高半导体结构20的集成性。
可选的，本实施例提供的半导体结构20的制作方法中，形成栅极结构23的步骤包括：形成凹槽251，凹槽251由基底21沿预设表面25向内延伸。
参照图4和图5，本实施例中，基底21的预设表面25即为图示位置中基底21的上表面。具体的，可以采用蚀刻的工艺在基底21上形成凹槽251，以便后续在凹槽251内形成栅极结构23，使栅极结构23位于基底21内部。
本实施例中，在形成凹槽251以后，形成栅极结构23的步骤还包括：形成中间绝缘层26，中间绝缘层26覆盖凹槽251的侧面和槽底。
参照图6，具体的，可以采用涂布的工艺形成中间绝缘层26，以便中间绝缘层26不仅能够覆盖凹槽251的侧面和槽底，中间绝缘层26还能够覆盖基底21的预设表面25。
本实施例中，在形成栅极结构23以后，形成栅极结构23的步骤还包括：形成导电层231，导电层231位于凹槽251内。
参照图7，可以在凹槽251内填充导电材料，从而形成导电层231，以便能够通过导电层231向栅极结构23施加电压，进而控制半导体结构20的导通或者断开。在一种可能的实现方式中，导电层231可以包括一种或者多种导电材料，导电材料例如可以包括多晶硅、钨和氮化钛。
本实施例中，在形成导电层231以后，形成栅极结构23的步骤还包括：去除部分中间绝缘层26，保留与导电层231接触的中间层261。
参照图8，具体的，可以采用蚀刻的工艺去除部分中间绝缘层26，以保留中间层261。进一步地，覆盖在凹槽251的侧面的中间层261能够隔离导电层231与源区212，覆盖在凹槽251的侧面的中间层261还能够隔离导电层231与源区212，从而防止导电区和源区212或者漏区211之间发生扩散；覆盖在凹槽251的槽底的中间层261能够隔离导电层231与基底21，以便在源区212和漏区211之间，且靠近凹槽251的槽底处构成第二沟道结构。
本实施例中，在去除部分中间绝缘层26以后，形成栅极结构23的步骤还包括：形成第一绝缘层2321，第一绝缘层2321覆盖导电层231背离凹槽251槽底的侧面。
参照图9，可以采用涂布的工艺在导电层231上形成第一绝缘层2321，以便第一绝缘层2321能够隔离导电层231和后续覆盖在第一绝缘层2321上的半导体填充物233。
具体的，第一绝缘层2321和中间层261的材质可以相同，例如可以包括二氧化硅。值得说明的是，为防止源区212或者漏区211与导电层231之间发生扩散，覆盖在凹槽251的侧面的中间层261在水平方向上的宽度大于第一绝缘层2321或者覆盖在凹槽251的槽底的中间层261在垂直方向上的宽度。在一种可能的实现方式中，覆盖在凹槽251的侧面的中间层261在水平方向上的宽度大于第一绝缘层2321或者覆盖在凹槽251的槽底的中间层261在垂直方向上的宽度的比值例如可以为2。
参照图10，本实施例中，在形成第一绝缘层2321以后，形成栅极结构23的步骤还包括：形成半导体填充物233，半导体填充物233填充凹槽251，以便在源区212和漏区211之间，且位于栅极结构23背离凹槽251槽底的一侧能够形成第一沟道结构。
具体的，半导体填充物233包括多晶硅填充物、单晶硅填充物的一种。在一种可能的实现方式中，可以采用涂布的方式中，在凹槽251内填充多晶硅填充物。在另一种可能的实现方式中，可以先在凹槽251内填充多晶硅填充物，然后使用退火工艺使多晶硅填充物转化为单晶硅填充物。当然，在其他一些示例中，还可以直接采用外延生长的工艺直接形成单晶硅填充物。
如图11所示，值得说明的是，本实施例提供的半导体结构20的制作方法中，在形成半导体填充物233的步骤之后还包括：形成浅沟槽隔离部221，其间隔设置在基底21内，浅沟槽隔离部221垂直于预设表面25设置，以便浅沟槽隔离部221能够隔离有源器件。在一种可能的实现方式中，浅沟槽隔离部221的材质可以包括二氧化硅。
可选的，本实施例提供的半导体结构20的制作方法中，形成源区212的步骤包括：形成第一掩膜层，第一掩膜层上具有第一孔洞。
示例性的，可以在预设表面25和半导体填充物233上形成第一掩膜层，在图示位置中，第一孔洞正对半导体填充物233左侧的基底21。
注入第一离子，以使形成与第一孔洞正对的、且由预设表面25向基底21内部延伸的源区212。具体的，在衬底包括P型衬底的实施例中，注入N型离子以形成源区212，而在衬底包括N型衬底的实施例中，注入P型离子以形成源区212。
需要说明的是，在注入第一离子之后需要去除第一掩膜层，以防止第一研磨层对后续制程产生影响。
可选的，本实施例提供的半导体结构20的制作方法中，形成漏区211的步骤包括：形成第二掩膜层，第二掩膜层上具有第二孔洞。
示例性的，可以在预设表面25和半导体填充物233上形成第一掩膜层，在图示位置中，第一孔洞正对半导体填充物233右侧的基底21。
注入第二离子，以使形成与第二孔洞正对的、且由预设表面25向基底21内部延伸的漏区211。具体的，在衬底包括P型衬底的实施例中，注入N型离子以形成漏区211，而在衬底包括N型衬底的实施例中，注入P型离子以形成漏区211。
需要说明的是，在注入第二离子之后需要去除第二掩膜层，以防止第二研磨层对后续制程产生影响。
如图12所示，示例性的，形成的源区212结构分别与半导体填充物233的侧面以及栅极结构23的侧面接合，形成的漏区211结构分别与半导体填充物233的侧面以及栅极结构23的侧面接合，以便在源区212和漏区211之间，且远离凹槽251槽底处构成第一沟道结构。进一步的，凹槽251的槽底距离预设表面25的垂直距离小于源区212或者漏区211距离预设表面25的最大垂直距离，以便在源区212和漏区211之间，且靠近凹槽251的槽底处构成第二沟道结构。
可以理解的是，可以先形成源区212，然后在具有源区212的基础上形成漏区211，当然也可以先形成漏区211，然后在具有漏区211的基础上形成源区212，本实施例不做具体限定。本实施例中，图示位置中，形成于半导体填充物233左侧的为漏区211，形成于半导体填充物233右侧的为源区212，当然，图中仅为示例，实际应用中，源区212与漏区211的位置可以互换。
如图13所示，可选的，本实施例提供的半导体结构20的制作方法中，在形成源区212和漏区211之后还包括：形成隔离层222，隔离层222覆盖预设表面25。
本实施例中，为降低半导体结构20的制作成本，隔离层222包括第一隔离层2221和第二隔离层2222，第一隔离层2221覆盖在预设表面25上，第二隔离层2222覆盖在第二隔离层2222上。在一种可能的实现方式中，第一隔离层2221的材质包括氮化硅、氧化硅和氮氧化硅，第二隔离层2222的材质包括氮化硅、氧化硅和氮氧化硅。
继续参照图13，本实施例中，在形成隔离层222以后的步骤还包括：形成第一插塞孔和第二插塞孔，第一插塞孔的孔底与源区212接合，第二插塞孔的孔底与漏区211接合，以便后续在第一插塞孔和第二插塞孔内形成源区插塞242和漏区插塞241。
具体的，可以采用蚀刻的工艺贯穿隔离层222形成第一插塞孔和第二插塞孔。示例性的，如图所示，第一插塞孔垂直于预设表面25设置，第二插塞孔垂直于预设表面25设置，
本实施例提供的半导体结构20的制作方法中，在形成第一插塞孔和第二插塞孔的步骤之后包括：形成源区插塞242和漏区插塞241，源区插塞242填充在第一插塞孔内，以便源区插塞242与源区212接合，漏区插塞241填充在第二插塞孔内，以便漏区插塞241与漏区211接合。在一种可能的实现方式中，源区插塞242与漏区插塞241可以通过涂布的方式同步形成。
可选的，第一插塞孔的孔底位于源区212内，第二插塞孔的孔底位于漏区211内，以便后续形成的源区插塞242和漏区插塞241进一步与源区212和漏区211接合。示例性的，源区插塞242靠近预设表面25的一端插设在源区212的内部，漏区插塞241靠近预设表面25的一端插设在漏区211的内部。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求书指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求书来限制。
Claims (15)
1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有间隔设置的源区和漏区；
栅极结构，设置在所述基底内部且位于所述源区和漏区之间；
其中，所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。
2.根据权利要求1所述的半导体结构，其特征在于，所述基底具有预设表面，所述源区和所述漏区沿所述预设表面向所述基底内延伸。
3.根据权利要求2所述的半导体结构，其特征在于，所述预设表面上、且位于所述源区和所述漏区之间的位置设置有凹槽，所述栅极结构设置在所述凹槽内；所述凹槽内填充有半导体填充物，所述半导体填充物位于所述栅极结构背离所述凹槽槽底的一侧。
4.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括导电层、以及覆盖在所述导电层上的第一绝缘层和第二绝缘层，所述第一绝缘层和所述第二绝缘层相对设置；所述导电层、所述第一绝缘层与所述源区、所述漏区之间形成所述第一沟道结构，所述导电层、所述第二绝缘层与所述源区、所述漏区之间形成所述第二沟道结构。
5.根据权利要求4所述的半导体结构，其特征在于，所述栅极结构还包括第三绝缘层和第四绝缘层，所述第三绝缘层与所述源区接合，所述第四绝缘层与所述漏区接合。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一绝缘层、所述第二绝缘层、所述第三绝缘层以及所述第四绝缘层为一体结构。
7.根据权利要求4所述的半导体结构，其特征在于，所述半导体填充物包括多晶硅填充物和单晶硅填充物。
8.根据权利要求1所述的半导体结构，其特征在于，还包括隔离层、源区插塞以及漏区插塞，所述隔离层覆盖所述基底，所述源区插塞和所述漏区插塞贯穿所述隔离层，所述源区插塞与所述源区接合，所述漏区插塞与所述漏区接合。
9.根据权利要求8所述的半导体结构，其特征在于，所述源区插塞部分插设在所述源区内部，所述漏区插塞部分插设在所述漏区内部。
10.一种半导体结构的制作方法，其特征在于，包括：
提供基底；
形成栅极结构，其位于所述基底内部；
形成源区和漏区，所述栅极结构位于所述源区和所述漏区之间，以使所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述栅极结构包括：
形成凹槽，所述凹槽由所述基底沿预设表面向内延伸；
形成中间绝缘层，所述中间绝缘层覆盖所述凹槽的侧面和槽底；
形成导电层，所述导电层位于所述凹槽内；
去除部分所述中间绝缘层，保留与所述导电层接触的所述中间层；
形成第一绝缘层，所述第一绝缘层覆盖所述导电层背离所述凹槽槽底的侧面；
形成半导体填充物，所述半导体填充物填充所述凹槽。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述源区包括：
形成第一掩膜层，所述第一掩膜层上具有第一孔洞；
注入第一离子，以使形成与所述第一孔洞正对的、且由所述预设表面向所述基底内部延伸的所述源区。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述漏区包括：
形成第二掩膜层，所述第二掩膜层上具有第二孔洞；
注入第二离子，以使形成与所述第二孔洞正对的、且由所述预设表面向所述基底内部延伸的所述漏区。
14.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
形成隔离层，所述隔离层覆盖所述预设表面；
形成第一插塞孔和第二插塞孔，所述第一插塞孔的孔底与所述源区接合，所述第二插塞孔的孔底与所述漏区接合；
形成源区插塞和漏区插塞，所述源区插塞填充在所述第一插塞孔内，所述漏区插塞填充在所述第二插塞孔内。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，形成所述第一插塞孔和所述第二插塞孔包括：所述第一插塞孔的孔底位于所述源区内，所述第二插塞孔的孔底位于所述漏区内。
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