TWI532181B - 凹入式通道存取電晶體元件及其製作方法 - Google Patents

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Description

凹入式通道存取電晶體元件及其製作方法
本發明係有關於半導體元件，特別是有關於一種凹入式通道存取電晶體(recessed channel access transistor,RCAT)元件，可應用於高密度動態隨機存取記憶體(dynamic random access memory,DRAM)領域中。
隨著半導體元件尺寸的微縮，閘極通道長度也隨之驟減，這使得短通道效應以及接面漏電流成為嚴重的問題。凹入式通道存取電晶體(recessed channel access transistor,RCAT)元件於是被發展出來，其在不增加閘極橫向面積下，能夠增加閘極通道長度，故能抑制短通道效應。
通常，RCAT元件具有一閘極氧化層，其形成在基底中凹槽的側壁及底部表面，再以導電材料填滿凹槽。相較於平面型閘極電晶體，其閘極形成在基底的平坦表面上，RCAT元件的通道為順著凹槽表面的U型，因此，利用RCAT元件可以提升積集度。
然而，過去的RCAT元件仍有缺點需要克服，例如，當汲極電壓施加於一電連結於NMOS電晶體的電容時，閘極誘發汲極漏電流(gate induced drain leakage,GIDL)即可能發生，影響到動態隨機存取記憶體(dynamic random access memory,DRAM)元件的數據保存特性。
本發明的主要目的在提供一改良的凹入式通道存取電晶體元件，以解決上述先前技藝之不足與缺點。
本發明一實施例提供一種凹入式通道存取電晶體元件，包含有： 一半導體基底，其上具有一溝渠，自半導體基底的一主表面延伸至一預定深度；一埋入式閘極，設於溝渠的一下部；一閘極氧化層，設於埋入式閘極與半導體基底之間；一汲極摻雜區，設於溝渠一第一側的半導體基底中；以及一源極摻雜區，設於溝渠一第二側，其中源極摻雜區的接面深度深於汲極摻雜區的接面深度。介於汲極摻雜區與源極摻雜區之間，包含一L型通道區域，其順著該第一側的一側壁表面至溝渠的一底部表面。
本發明另一實施例提供一種製作凹入式通道存取電晶體元件的方法，包含有：提供一半導體基底，其上具有一溝渠，自該半導體基底的一主表面延伸至一預定深度；於該溝渠的內面形成一閘極氧化層；於該溝渠的一下部，形成一埋入式閘極；以一介電層將該埋入式閘極蓋住；於該半導體基底的該主表面上形成一墊層以及一硬遮罩層；經由該墊層以及該硬遮罩層蝕刻該半導體基底，僅於該溝渠的一側形成一凹陷區域，其中部分的該介電層在該凹陷區域中被裸露出來；去除該硬遮罩層；以及進行一離子佈植製程，將摻質植入該溝渠的兩側，於該半導體基底中形成一源極摻雜區以及一汲極摻雜區，其中該源極摻雜區的接面深度深於該汲極摻雜區的接面深度。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1‧‧‧凹入式通道存取電晶體元件
1a‧‧‧凹入式通道存取電晶體元件
1c‧‧‧凹入式通道存取電晶體元件
10‧‧‧半導體基底
10a‧‧‧主表面
10b‧‧‧低位上表面
12‧‧‧溝渠
12a‧‧‧側壁表面
12b‧‧‧底面
14‧‧‧閘極氧化層
16‧‧‧閘極層
16a‧‧‧埋入式閘極
18‧‧‧介電層
22‧‧‧墊層
24‧‧‧硬遮罩層
30‧‧‧凹陷區域
40‧‧‧離子佈植製程
42‧‧‧汲極摻雜區
42a‧‧‧PN接面深度
43‧‧‧摻雜區
44‧‧‧源極摻雜區
44a‧‧‧PN接面深度
50‧‧‧L型通道
60‧‧‧接觸元件
142‧‧‧離子佈植製程
144‧‧‧離子佈植製程
d‧‧‧深度
第1圖至第7圖以剖面圖例示本發明實施例製作凹入式通道存取電晶體元件的方法。
第8圖至第10圖以剖面圖例示本發明另一實施例製作凹入式通道存取電晶體元件的方法。
第11圖至第13圖以剖面圖例示本發明又另一實施例製作凹入式通道存取電晶體元件的方法。
在下文中，將參照附圖說明本發明實施細節，該些附圖中之內容構成說明書一部份，並以可實行該實施例之特例描述方式繪示。下文實施例已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
同樣地，圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸係可能放大呈現於圖中。再者，多個實施例中所揭示相同的元件者，將標示相同或相似的符號以使說明更容易且清晰。
對於電晶體與積體電路之製造而言，如在一平面製程的場合中，「主表面」一詞係指那些內部或近處製有複數個電晶體的半導體層的表面。如文中所使用的，「垂直」一詞意指與該主表面大體上呈直角。一般而言，該主表面係沿著所製作出之場效電晶體上的單晶矽層之一<100>平面延伸。
第1圖至第7圖以剖面圖例示本發明實施例製作凹入式通道存取電晶體(recessed channel access transistor,RCAT)元件的方法。如第1圖所示，首先提供一半導體基底10，其可以是矽基底、矽鍺基底、鎵砷基底或其它半導體材料。舉例而言，半導體基底10可以是P型矽基底。接著在半導體基底中形成一溝渠12。溝渠12具有一深度d(自半導體基底10的主表面10a)。溝渠12可以具有一垂直或接近垂直的側壁表面12a以及一銜接側壁表面12a的底面12b。
如第2圖所示，接著進行一氧化製程，於溝渠12的內面形成一閘極氧化層14。再於閘極氧化層14上沈積一閘極層16，並填滿溝渠12。例如，閘極層16可以包含多晶矽。
如第3圖所示，進行一回蝕刻步驟，蝕刻閘極層16，使得凹入的閘極層16的上表面低於半導體基底10的主表面10a。接著，於半導體基底10上全面沈積一介電層18，使介電層18填滿溝渠12，如此於溝渠12的下部形成一埋入式閘極16a。
如第4圖所示，進行一平坦化製程，例如化學機械研磨製程，將半導體基底10的主表面10a上的多餘的介電層18去除。此時，研磨過的介電層18的表面將與主表面10a齊平。
如第5圖所示，接著全面沈積一墊層22，例如，矽氧化層，但不限於此。再於墊層22上沈積一硬遮罩層24，例如，氮化矽層。
如第6圖所示，接著進行一微影及蝕刻製程，僅於溝渠12的一側的半導體基底10中形成一凹陷區域30，此時，部分的介電層18經由凹陷區域30裸露出來。在凹陷區域30中，形成一半導體基底10的低位上表面10b。
如第7圖所示，將硬遮罩層24剝除，但留下墊層22。接著，進行一離子佈植製程40，將摻質，例如N型摻質，植入溝渠12兩側的半導體基底10中，亦即，此實施例中，數位側(digit side)及胞側(cell side)，如此形成具有不對稱汲極摻雜區42與源極摻雜區44的凹入式通道存取電晶體元件1。
由於在凹入式通道存取電晶體(RCAT)元件1的數位側(digit side)形成有凹陷區域30，位於數位側的源極摻雜區44的PN接面深度44a將深於位於胞側的汲極摻雜區42的PN接面深度42a。沿著胞側的側壁表面12a至溝渠12底面12b則定義有一L型通道50，介於汲極摻雜區42與源極摻雜區44之間。
根據本發明實施例，較佳者，位於數位側的源極摻雜區44的PN接面深度44a約略等於溝渠12的深度d。相較於習知的RCAT元件，本發明位於胞側的汲極摻雜區42的PN接面深度42a可以相對較淺，以在操作RCAT元件1時維持足夠的操作電流水平。另外，可以在源極摻雜區44形成一接觸 結構(圖未示)，以電耦合至一數位線(圖未示)。
從結構上來說，參閱第7圖，本發明RCAT元件1包含一半導體基底10，其上具有一溝渠12，自半導體基底10的一主表面10a延伸至一預定深度d；一埋入式閘極16a，設於溝渠12的一下部；一閘極氧化層14，設於埋入式閘極16a與半導體基底10之間；一汲極摻雜區42，設於溝渠12的一第一側(胞側)的半導體基底10中；以及一源極摻雜區44，設於溝渠12一第二側(數位側)，其中源極摻雜區44的接面深度深於汲極摻雜區42的接面深度。介於汲極摻雜區42與源極摻雜區44之間，包含一L型通道區域50，其順著該第一側的一側壁表面至溝渠12的一底部表面。
第8圖至第10圖以剖面圖例示本發明另一實施例製作凹入式通道存取電晶體元件的方法。如第8圖所示，在形成埋入式閘極(或字元線)16a之後，如同第4圖中所示步驟，接著進行一平坦化製程，例如，化學機械研磨製程，將半導體基底10的主表面10a上的多餘的介電層18去除。此時，研磨過的介電層18的表面將與主表面10a齊平。
接著，進行一離子佈植製程142，將摻質，例如N型摻質，植入溝半導體基底10的主表面10a中，於胞側(cell side)形成一汲極摻雜區42，於數位側(digit side)形成一摻雜區43。此時，汲極摻雜區42的接面深度約等於摻雜區43的接面深度。
如第9圖所示，接著全面沈積一墊層22，例如，矽氧化層，但不限於此。再於墊層22上沈積一硬遮罩層24，例如，氮化矽層。接著進行一微影及蝕刻製程，僅於溝渠12的數位側的半導體基底10中形成一凹陷區域30，此時，部分的介電層18經由凹陷區域30裸露出來。
利用硬遮罩層24作為離子佈植擋罩，進行一離子佈植製程144，將摻質，例如N型摻質，植入溝渠12數位側的半導體基底10中，如此形成具有不對稱汲極摻雜區42與源極摻雜區44的凹入式通道存取電晶體元件1a。
由於在凹入式通道存取電晶體(RCAT)元件1a的數位側形成有凹陷區域30，位於數位側的源極摻雜區44的PN接面深度44a將深於位於胞側的汲極摻雜區42的PN接面深度42a。沿著胞側的側壁表面12a至溝渠12底面12b則定義有一L型通道50，介於汲極摻雜區42與源極摻雜區44之間。
根據本發明實施例，較佳者，位於數位側的源極摻雜區44的PN接面深度44a約略等於溝渠12的深度d。相較於習知的RCAT元件，本發明位於胞側的汲極摻雜區42的PN接面深度42a可以相對較淺，以在操作RCAT元件1a時維持足夠的操作電流水平。另外，可以在源極摻雜區44形成一接觸結構(圖未示)，以電耦合至一數位線(圖未示)。
如第10圖所示，在完成離子佈植製程144之後，可以將硬遮罩層24剝除。
第11圖至第13圖以剖面圖例示本發明又另一實施例製作凹入式通道存取電晶體元件的方法。如第11圖所示，在形成埋入式閘極(或字元線)16a之後，如同第4圖中所示步驟，接著進行一平坦化製程，例如，化學機械研磨製程，將半導體基底10的主表面10a上的多餘的介電層18去除。此時，研磨過的介電層18的表面將與主表面10a齊平。
接著，同樣進行一離子佈植製程142，將摻質，例如N型摻質，植入溝半導體基底10的主表面10a中，於胞側(cell side)形成一汲極摻雜區42，於數位側(digit side)形成一摻雜區43。此時，汲極摻雜區42的接面深度約等於摻雜區43的接面深度。
如第12圖所示，接著全面沈積一墊層22，例如，矽氧化層，但不限於此。再於墊層22上沈積一硬遮罩層(圖未示)，例如，氮化矽層。接著進行一微影及蝕刻製程，僅於溝渠12的數位側的半導體基底10中形成一凹陷區域30，此時，部分的介電層18經由凹陷區域30裸露出來。再將硬遮罩層剝除，但留下墊層22。
如第13圖所示，於半導體基底10上沈積一摻雜多晶矽層(圖未示) 並填滿凹陷區域30。接著進行一微影及蝕刻製程，圖案化該摻雜多晶矽層，如此直接在凹陷區域30內形成一接觸元件60。再進行一熱製程，將接觸元件60內的摻質擴散至與接觸元件60直接接觸的半導體基底10中，形成一源極摻雜區44。
根據本發明實施例，較佳者，位於數位側的源極摻雜區44的PN接面深度44a約略等於溝渠12的深度d。相較於習知的RCAT元件，本發明位於胞側的汲極摻雜區42的PN接面深度42a可以相對較淺，以在操作RCAT元件1c時維持足夠的操作電流水平。另外，在源極摻雜區44形成的接觸結構60，可以電耦合至一數位線(圖未示)。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧凹入式通道存取電晶體元件
10‧‧‧半導體基底
10a‧‧‧主表面
10b‧‧‧低位上表面
12‧‧‧溝渠
12a‧‧‧側壁表面
12b‧‧‧底面
14‧‧‧閘極氧化層
16a‧‧‧埋入式閘極
18‧‧‧介電層
22‧‧‧墊層
30‧‧‧凹陷區域
40‧‧‧離子佈植製程
42‧‧‧汲極摻雜區
42a‧‧‧PN接面深度
44‧‧‧源極摻雜區
44a‧‧‧PN接面深度
50‧‧‧L型通道

Claims (3)

  1. 一種製作凹入式通道存取電晶體元件的方法，包含有：提供一半導體基底，其上具有一溝渠，自該半導體基底的一主表面延伸至一預定深度；於該溝渠的內面形成一閘極氧化層；於該溝渠的一下部，形成一埋入式閘極；以一介電層將該埋入式閘極蓋住；於該半導體基底的該主表面上形成一墊層以及一硬遮罩層；經由該墊層以及該硬遮罩層蝕刻該半導體基底，僅於該溝渠的一側形成一凹陷區域，其中部分的該介電層在該凹陷區域中被裸露出來；去除該硬遮罩層；以及進行一離子佈植製程，將摻質植入該溝渠的兩側，於該半導體基底中形成一源極摻雜區以及一汲極摻雜區，其中該源極摻雜區的接面深度深於該汲極摻雜區的接面深度。
  2. 如申請專利範圍第1項所述的製作凹入式通道存取電晶體元件的方法，其中另包含一L型通道區域，其順著該溝渠一側壁表面至該溝渠的一底部表面，介於該汲極摻雜區與該源極摻雜區之間。
  3. 如申請專利範圍第1項所述的製作凹入式通道存取電晶體元件的方法，其中該源極摻雜區的接面深度等於該溝渠的該預定深度。
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