KR20120058097A - 수직형 트랜지스터의 매몰 비트라인 형성방법 - Google Patents

수직형 트랜지스터의 매몰 비트라인 형성방법 Download PDF

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KR20120058097A
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Abstract

본 발명의 수직형 트랜지스터의 매몰 비트라인 형성방법은, 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성영역을 한정하는 단계; 트렌치의 측벽 위에 라이너막을 형성하는 단계; 활성영역 및 라이너막 상에 활성영역의 일 측면부와 대향하는 다른 측면부의 표면과 단차를 가지게 제1 깊이의 홈(groove)을 형성하는 단계; 라이너막과 식각 선택비가 상이한 캡핑막을 라이너막의 노출면 위에 형성하는 단계; 트렌치 및 제1 깊이의 홈을 매립하는 갭필막을 형성하는 단계; 캡핑막을 선택적으로 제거하여 활성영역의 일 측면의 라이너막을 노출시키는 단계; 갭필막을 제거하면서 라이너막을 선택적으로 제거하여 활성영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 및 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함한다.

Description

수직형 트랜지스터의 매몰 비트라인 형성방법{Method for fabricating buried bit line of vertical transistor}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 수직형 트랜지스터의 매몰 비트라인 형성방법에 관한 것이다.
최근 모바일 기기의 보급이 확대되고 디지털 가전 제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체소자의 집적도도 급격하게 증가하고 있다. 특히 디램(DRAM) 소자나 플래시 메모리소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 일반적으로 디램 소자는 트랜지스터와 커패시터로 구성되는데, 트랜지스터는 실리콘반도체기판에 형성되고 그 위에 커패시터가 배치되는 적층형 구조를 갖는다.
트랜지스터와 커패시터와의 전기적 연결을 위해 하부의 트랜지스터의 소스영역과 상부의 커패시터의 하부전극 사이에는 스토리지노드 컨택이 배치된다. 또한 트랜지스터의 드레인영역은 비트라인 컨택을 통해 비트라인과 전기적으로 연결된다. 이와 같이 플래너(planar) 구조의 트랜지스터와, 그 위에 커패시터를 배치시키는 구조에 있어서, 트랜지스터와 커패시터 사이에는 워드라인, 비트라인과 같은 신호전송을 위한 막들이 배치되는데, 이 막들이 차지하는 공간으로 인해 커패시터의 용량을 증대시키는데 한계를 나타내고 있는 실정이다. 더욱이 플래너 구조의 트랜지스터는 게이트 폭이 40nm 이하로 좁아지면, 보다 많은 전력이 소모되고 소스영역과 드레인영역 사이에서의 누설전류인 바디 커런트(body current)의 양이 급격하게 증가한다는 문제가 있다. 따라서 최근에는 수직형 트랜지스터에 대한 연구가 활발하게 이루어지고 있다.
도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내 보인 도면이다. 도 1을 참조하면, 수직형 트랜지스터(100)는, 실리콘반도체기판(110)의 하부 일 측면에 드레인영역(112)이 배치되고 실리콘반도체기판(110)의 상부 일 측면에 소스영역(114)이 배치되는 구조를 갖는다. 드레인영역(112)과 소스영역(114) 사이에는 채널영역(116)이 형성되고, 채널영역(116) 위의 실리콘반도체기판(110) 측면상에는 게이트절연막(118) 및 게이트전극(120)이 순차적으로 배치된다. 이와 같은 수직형 트랜지스터(100)를 디램(DRAM) 소자에 적용시킬 경우, 드레인영역(112)에는 비트라인(Bit Line)이 연결되고, 소스영역(114)에는 스토리지노드(Storage Node)가 연결된다. 이때 비트라인은 실리콘반도체기판(110)의 하부 측면에 매몰된 형태로 배치되므로 상부의 스토리지노드가 형성될 공간을 감소시키지 않으며, 이에 따라 높은 집적도에도 불구하고 데이터 저장능력을 향상시킬 수 있게 된다.
그런데 이와 같은 수직형 트랜지스터를 형성하기 위해서는 실리콘기판(110)의 하부 일 측면에 드레인영역(112)을 형성하여야 하는데 이 과정이 용이하지 않다는 문제가 있다. 예컨대 드레인영역(112)을 형성하기 전에 드레인영역(112)이 형성될 실리콘기판(110)의 하부 일 측면상에 고농도로 도핑된 도전막을 형성하고, 이 도전막 내에 도핑되어 있는 도펀트를 실리콘기판(110)에 확산시킴으로써 드레인영역(112)을 형성할 수 있다. 그러나 반도체 소자의 집적도가 높아지면서 소자의 크기가 축소됨에 따라 드레인영역(112)의 크기나 위치를 정확하게 형성하는 것이 용이하지 않으며, 그 공정 또한 매우 복잡한 문제가 있다. 또한 실리콘기판(110)의 하부 일 측면에 드레인영역(112)을 형성하기 위해 일 측면만 선택적으로 노출시키는 마스크 패턴을 도입하고 있으나, 이 마스크 패턴은 활성 영역의 상부를 노출시키지 않아야 하고, 활성 영역들 사이를 과도하게 노출시키지 않아야 하는 오버레이 허용 범위에 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 수직형 트랜지스터의 매몰 비트라인을 형성하는 과정에서 드레인 영역을 용이하게 형성할 수 있고, 소자의 안정성 및 신뢰성을 확보할 수 있는 수직형 트랜지스터의 매몰 비트라인 형성방법을 제공하는데 있다.
본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법은, 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성영역을 한정하는 단계; 상기 트렌치의 측벽 위에 라이너막을 형성하는 단계; 상기 활성영역 및 라이너막 상에 상기 활성영역의 상기 일 측면부와 대향하는 다른 측면부의 표면과 단차를 가지게 제1 깊이의 홈(groove)을 형성하는 단계; 상기 라이너막과 식각 선택비가 상이한 캡핑막을 상기 라이너막의 노출면 위에 형성하는 단계; 상기 트렌치 및 제1 깊이의 홈을 매립하는 갭필막을 형성하는 단계; 상기 캡핑막을 선택적으로 제거하여 상기 활성영역의 일 측면의 라이너막을 노출시키는 단계; 상기 갭필막을 제거하면서 상기 라이너막을 선택적으로 제거하여 상기 활성영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 및 상기 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 활성영역은 상부로 돌출되는 형상의 활성영역 위에 하드마스크막 패턴을 더 포함하고, 상기 하드마스크막 패턴은 실리콘카바이드(SiC) 또는 질화막을 포함하여 형성할 수 있다.
상기 라이너막을 형성하는 단계는, 상기 트렌치의 바닥면과 측벽 일부를 덮는 제1 라이너막을 형성하는 단계; 및 상기 제1 라이너막 및 상기 트렌치의 측벽을 덮는 제2 라이너막을 형성하는 단계를 포함하고, 상기 제2 라이너막은 상기 제1 라이너막과 상이한 식각 선택비를 가지는 물질로 형성하는 것이 바람직하다.
상기 제2 라이너막은 질화막을 포함하여 형성하고, 상기 제1 라이너막은 산화막을 포함하여 형성하는 것이 바람직하다.
상기 홈을 형성하는 단계는, 상기 라이너막을 형성하는 단계 이후에, 상기 트렌치를 매립하는 희생막을 형성하는 단계; 상기 희생막 상에 상기 활성 영역의 일 측면부의 라이너막 및 희생막 일부를 노출시키는 개구부를 포함하는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴의 개구부에 의해 노출된 부분을 식각하여 홈을 형성하는 단계; 및 상기 마스크막 패턴 및 희생막을 제거하는 단계를 포함하고, 상기 희생막은 스핀 온 절연막(SOD)으로 형성하는 것이 바람직하다.
상기 마스크막 패턴은 상기 활성 영역의 일 측면부와 대향되는 위치의 다른 측면부의 라이너막 및 희생막은 차단하게 형성하는 것이 바람직하다.
상기 마스크막 패턴을 형성하는 단계에서 상기 마스크막 패턴의 오버레이 마진 허용 범위는 상기 활성영역의 폭(width) 크기의 1/2 이내인 것이 바람직하다.
상기 캡핑막은 상기 라이너막과 상이한 식각 선택비를 가지는 물질로 형성하는 것이 바람직하다.
상기 캡핑막을 형성하는 단계는, 상기 라이너막을 포함하는 활성영역 상에 캡핑막을 형성하는 단계; 및 상기 캡핑막 상부면을 제거하여 상기 라이너막 및 활성영역의 상부면을 노출시키는 단계를 포함하며, 상기 캡핑막 상부면은 플라즈마 식각 처리(PET) 방법 또는 건식 세정 방법 가운데 하나를 선택하여 제거하는 것이 바람직하다.
상기 갭필막은 상기 라이너막과 동일한 물질로 형성하는 것이 바람직하다.
상기 갭필막은 상기 활성영역의 일 측면부에 형성된 라이너막 및 캡핑막의 표면은 노출되는 반면, 상기 일 측면부와 대향되는 활성영역의 다른 측면부에 형성된 라이너막 및 캡핑막은 덮도록 형성하는 것이 바람직하다.
상기 오픈 영역을 형성하는 단계 이후에 상기 캡핑막을 제거하는 단계를 더 포함한다.
본 발명에 따르면, 식각 선택비가 각각 상이한 라이너막들을 도입함으로써 매몰 비트라인의 드레인 영역을 형성하기 위해 진행하는 여러 단계의 식각 공정에서 식각에 의한 영향을 최소화할 수 있다. 또한 드레인 영역을 형성하기 위한 마스크 패턴 형성시 마스크 패턴의 오버레이 허용 범위를 증가시켜 패턴의 크기가 작은 경우에도 용이하게 드레인 영역을 형성할 수 있다.
도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내 보인 도면이다.
도 2 내지 도 14는 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 14는 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 내에 트렌치(215)를 형성한다. 구체적으로, 반도체 기판(200) 상에 하드마스크막 패턴(205)을 형성한다. 하드마스크막 패턴(205)은 활성 영역이 형성될 영역의 반도체 기판(200) 표면을 선택적으로 노출시키며, 실리콘카바이드(SiC) 또는 질화막을 포함하여 형성할 수 있다. 다음에 하드마스크막 패턴(205)을 식각마스크로 반도체 기판(200)의 노출 부분을 일정 깊이만큼 식각하여 반도체 기판(200) 내에 트렌치(215)를 형성한다. 이 트렌치(215)는 반도체 기판(200)에서 수직형 트랜지스터가 형성될 활성 영역(210)을 한정하는 동시에, 한정된 활성 영역(210)과 인접한 다른 활성 영역(210)이 서로 분리되도록 한다. 이에 따라 활성 영역(210)은 양 측면에 배치되는 트렌치(215)에 의해 상부로 돌출되는 필라(pilar) 형태로 형성된다. 이 경우 활성 영역(210)의 높이는 트렌치(215)의 깊이에 따라 결정된다.
도 3을 참조하면, 반도체 기판(200) 상에 형성된 트렌치(215)의 바닥면과 측벽일부를 덮는 제1 라이너막(225)을 형성한다. 제1 라이너막(225)은 트렌치(215) 하부 측벽의 제1 높이(e)까지 덮도록 형성한다. 여기서 제1 라이너막(225)은 이후 드레인영역의 오픈영역이 형성될 위치를 결정하며, 이에 따라 제1 라이너막(225)의 제1 높이(e)는 트렌치(215) 전체 깊이의 1/2를 넘지 않는다. 본 발명의 실시예에 다른 제1 라이너막(225)은 산화막으로 형성한다.
다음에 제1 라이너막(225) 및 트렌치(215)의 노출면 위에 제2 라이너막(230)을 형성한다. 제2 라이너막(230)은 제1 라이너막(225)과 선택적 식각이 이루어질 수 있을 정도로 충분한 식각 선택비를 갖는 물질로 형성한다. 즉, 후속의 제1 라이너막(225)에 대한 식각시 제2 라이너막(230)은 식각에 의한 영향이 최소화되어야 한다. 예를 들어 제1 라이너막(225)을 산화막으로 형성한 경우에는 제2 라이너막(230)은 질화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 제1 라이너막(225) 및 제2 라이너막(230)이 형성된 트렌치(215) 내부를 매립하는 희생막(235)을 형성한다. 희생막(235)은 트렌치(215) 내부만 매립한다. 이를 위해 반도체 기판(200) 상에 희생막 물질로 모두 매립하고, 희생막 물질 상에 평탄화 공정을 진행하여 트렌치(215) 내부만 매립하고, 하드마스크막 패턴(205)의 표면을 노출시킨다. 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 진행한다. 여기서 희생막(235)은 스핀 온 절연막(SOD; Spin On Dielectric)으로 형성하는 것이 바람직하다.
도 5를 참조하면, 희생막(235) 및 하드마스크막 패턴(205) 상에 마스크막 패턴(240)을 형성한다. 마스크막 패턴(240)은 포토레지스트막으로 형성할 수 있다. 마스크막 패턴(240)은 도면에서 "A"로 도시한 바와 같이, 활성 영역(210)의 제1 측면부에 형성된 제2 라이너막(230) 및 하드마스크막 패턴(205)의 일부 표면을 노출시키는 반면, 제1 측면부와 대향되는 위치의 활성 영역(210)의 제2 측면부에 형성된 제2 라이너막(230) 및 하드마스크막 패턴(205)의 나머지 일부는 차단시키는 개구부(243)를 포함하여 형성한다. 여기서 마스크막 패턴(240)은 제조과정에서 오버레이 제어(overlay control)에 따라 일 방향으로 이동(shift)하는 경우가 있다. 이 경우 오버레이 마진 허용 범위는 활성 영역(210)의 제1 측면부 또는 제2 측면부 가운데 하나를 노출시키는 폭 범위 'a'이내이며, 바람직하게는 활성 영역(210) 폭 크기의 1/2을 넘지 않는다. 이에 따라 마스크 패턴(240)의 오버레이 허용 범위는 활성 영역(210) 폭(width)의 1/2로 확보할 수 있다.
도 6을 참조하면, 마스크막 패턴(240, 도 5 참조)을 식각마스크로 한 식각 공정을 진행하여 홈(245)을 형성한다. 이 과정은 에치백(etchback) 방법을 사용하여 수행할 수 있다. 여기서 마스크막 패턴을 식각마스크로 한 식각 공정은 식각 선택비가 없이 등방성(isotropic) 식각으로 진행한다. 그러면 하드마스크막 패턴(205), 제2 라이너막(230) 및 희생막(235)의 노출 부분이 식각되어 홈(245)이 형성된다. 이와 같이 형성된 홈(245)에 의해 하드마스크막 패턴(205)은 표면(h1)과 식각된 표면(h2) 사이에 제1 높이(d1)만큼의 단차가 발생한다. 여기서 홈(245)은 등방성 식각에 의해 형성됨에 따라 비스듬한 사선 형상으로 형성된다. 이 경우, 활성 영역(210)의 제2 측면부에 형성된 제2 라이너막(230) 및 하드마스크막 패턴(205)의 나머지 일부는 마스크막 패턴(240)으로 덮여 있어 식각에 의한 영향을 받지 않는다.
도 7을 참조하면, 마스크막 패턴(240, 도 6 참조)을 애슁(ashing) 공정을 진행하여 제거한다. 계속해서 트렌치(215)를 매립하고 있는 희생막(235)을 모두 제거한다. 이 과정은 습식식각 방법으로 진행할 수 있다. 이를 위해 반도체 기판(200) 상에 스핀 온 절연막(SOD)을 제거할 수 있는 습식식각용액을 공급한다. 습식식각은 트렌치(215)를 매립하고 있는 희생막(235)이 모두 제거되는 시점까지 진행한다. 그러면 트렌치(215)의 하부에 배치된 제1 라이너막(225)의 바닥면 및 측벽이 노출된다. 한편, 스핀 온 절연막(SOD)을 포함하는 희생막(235)을 제거하는 과정에서 제2 라이너막(230)이 내측으로 제2 두께(d2)만큼 제거됨에 따라 제1 라이너막(225)과 동일한 두께로 활성 영역(210)의 측벽에 잔류한다.
도 8을 참조하면, 제1 라이너막(225), 제2 라이너막(230) 및 하드마스크막 패턴(205)의 노출면을 따라 캡핑막(255)을 형성한다. 캡핑막(255)은 하드마스크막 패턴(205), 제2 라이너막(230) 및 제1 라이너막(225)과 각각 선택적 식각이 이루어질 수 있을 정도로 충분한 식각 선택비를 갖는 물질로 형성한다. 즉, 후속 진행할 캡핑막(225)에 대한 식각시 제2 라이너막(230) 및 제1 라이너막(225)은 식각에 의한 영향이 최소화되어야 한다. 예를 들어 제1 라이너막(225)을 산화막으로 형성하고, 제2 라이너막(230)을 질화막으로 형성하며, 하드마스크막 패턴(205)을 실리콘카바이드 또는 질화막으로 형성하는 경우, 캡핑막(255)은 산화막 또는 질화막과 상이한 식각 선택비를 가지는 물질로 형성하는 것이 바람직하다. 이 경우 캡핑막(255)은 폴리실리콘막으로 형성하는 것이 바람직하다.
도 9를 참조하면, 캡핑막(255)의 상부면을 제거하여 제1 라이너막(225), 제2 라이너막(230) 및 하드마스크막 패턴(205)의 상부 표면을 노출시킨다. 이 과정은 건식 식각 방법을 사용하여 수행할 수 있다. 건식 식각 방법은 플라즈마 식각 처리(PET; Plasma Etch treatment), 약한 식각 처리(LET; Light Etch Treatment) 또는 건식 세정 방법 가운데 하나를 선택하여 진행할 수 있다. 예를 들어 플라즈마 식각 처리(PET)를 이용하여 캡핑막(255)의 상부면을 제거하는 경우, 반도체 기판(200) 상에 플라즈마 소스를 공급하고 전원을 인가하여 하드마스크막 패턴(205) 상부 위에 플라즈마를 형성한다. 일반적인 건식 식각 공정은 플라즈마를 반도체 기판 방향으로 흡착시켜 모든 방향으로 형성시킴으로써 식각을 수행하였으나, 본 발명의 실시예에서는 캡핑막(255)의 상부면만 제거하기 위해 플라즈마를 반도체 기판(200) 방향으로 흡착시키는 바이어스를 인가하지 않는다. 이에 따라 플라즈마는 캡핑막(255)의 상부면 상부에만 형성되어 상기 캡핑막(255)의 상부면을 제거함으로써 제1 라이너막(225), 제2 라이너막(230) 및 하드마스크막 패턴(205)의 상부 표면을 노출시킨다. 그러면 캡핑막(255)은 트렌치(215)의 측면부 및 바닥면에만 잔류한다. 한편, 캡핑막(255)의 상부면을 제거하는 과정에서 제1 라이너막(225), 제2 라이너막(230) 및 하드마스크막 패턴(205)은 캡핑막(255)과 충분한 식각 선택비를 갖는 물질로 이루어져 있으므로, 식각에 의한 영향을 거의 받지 않는다.
도 10을 참조하면, 캡핑막(255)이 트렌치(215)의 측면부 및 바닥면에 남아 있는 반도체 기판(200) 상에 트렌치(215) 내부를 매립하는 매립막(260)을 형성한다. 여기서 매립막(260)은 트렌치(215) 내부와, 하드마스크막 패턴(205)이 식각되어 제1 높이(d1)만큼 단차를 가지게 형성된 홈(245, 도 6 참조)까지 연장하여 매립한다. 이를 위해 반도체 기판(200) 상에 갭필 물질로 모두 매립하고, 평탄화 공정을 진행하여 트렌치(215) 내부와 홈(245')까지 연장하여 매립하는 매립막(260)을 형성한다. 평탄화 공정은 화학적기계적연마(CMP) 방식으로 진행할 수 있다. 여기서 매립막(260)은 제1 라이너막(225)과 동일한 물질, 예를 들어 산화막으로 형성한다. 이에 따라 후속 공정에서 캡핑막(255)을 제거하는 식각시, 매립막(260)은 캡핑막(255)과 상이한 식각 선택비를 가지는 제1 라이너막(225)과 동일한 물질로 형성되어 있으므로 식각에 의한 영향을 받지 않는다. 이러한 매립막(260)에 의해 활성 영역(210)의 제1 측면부에 형성된 제2 라이너막(230) 및 캡핑막(255)의 표면(B)은 노출되는 반면, 제1 측면부와 대향되는 위치의 활성 영역(210)의 제2 측면부에 형성된 제2 라이너막(230) 및 캡핑막(255)의 표면(C)은 매립막(260)으로 덮여 있다.
도 11을 참조하면, 활성 영역(210)의 제1 측면부에 형성된 캡핑막(255)을 제거하여 제1 라이너막(225)을 노출시킨다. 이 과정은 습식식각방법을 사용하여 수행할 수 있다. 제1 측면부의 캡핑막(255)을 제거하는 과정에서 매립막(260), 제2 라이너막(230) 및 제1 라이너막(225)은 캡핑막(255)과 식각 선택비를 갖는 물질로 이루어져 있으므로, 식각에 의한 영향을 거의 받지 않는다. 또한 활성 영역(210)의 제2 측면부에 형성된 캡핑막(255)은 매립막(260)으로 덮여 있어 캡핑막(255)을 식각하는 과정에서 식각에 의한 영향을 받지 않는다(도 11의 참조부호 'C').
이에 따라 활성 영역(210)의 제1 측면부는 제2 라이너막(230) 및 제1 라이너막(225)으로 덮여 있어 식각 소스에 의한 손상을 방지할 수 있다. 제1 측면부의 캡핑막(255)이 선택적으로 제거됨에 따라 트렌치(215) 내에는 빈 공간(263)이 만들어진다. 이 빈 공간(263)을 통해 활성 영역(210)의 하부 제1 측면부, 즉, 드레인영역의 오픈영역과 접하는 제1 라이너막(225)이 노출된다.
도 12를 참조하면, 갭필막(260, 도 11 참조)을 제거한다. 갭필막(260)과 제1 라이너막(225)은 동일한 물질로 이루어져 있으므로 갭필막(260)을 제거하는 과정에서 제1 라이너막(225)의 노출 부분도 함께 제거된다. 이 제1 라이너막(225)이 제거됨에 따라 활성 영역(210)의 제1 측면부가 노출되며, 이 노출되는 영역이 드레인영역의 오픈영역(265)이 된다. 갭필막(260)과 제1 라이너막(225)의 노출 부분을 제거하기 위한 식각은 습식식각방법을 사용하여 수행할 수 있다.
도 13을 참조하면, 캡핑막(255)의 나머지 부분을 제거한다. 캡핑막(255)의 나머지 부분을 제거하기 위한 식각은 습식식각방법을 사용하여 수행할 수 있다. 캡핑막(255)은 제1 라이너막(225) 및 제2 라이너막(230)과 식각 선택비를 가지는 물질로 형성되어 있으므로 캡핑막(255)을 제거하는 과정에서 제1 라이너막(225)은 식각에 의한 영향이 최소화된다. 이에 따라 제1 라이너막(225)으로 덮여 있는 트렌치(215)의 바닥 부분이 노출된다. 캡핑막(255)을 제거함에 따라 트렌치(215)의 바닥 부분은 제1 라이너막(225)으로 덮여 있고, 양 측벽은 드레인영역의 오픈영역(265)을 제외하고 제2 라이너막(230) 및 제1 라이너막(225)으로 덮여 있다.
도 14를 참조하면, 트렌치(215)를 일부 매립하는 매몰 비트라인(275) 및 드레인영역의 오픈영역(265, 도 13 참조) 내에 드레인 영역(280)을 형성한다. 이를 위해 드레인영역의 오픈영역(265)을 포함하는 반도체 기판(200) 상에 도전막(미도시함)을 증착한다. 도전막은 폴리실리콘막으로 형성하며, 불순물이 주입된 도프트 폴리실리콘막으로 형성할 수 있다. 이 도전막은 활성 영역(210)의 오픈 영역(265)과 직접 접촉하게 형성한다. 다음에 열공정을 수행하여 도프트 폴리실리콘막 내의 불순물 이온을 활성 영역(210)으로 확산시켜 드레인 영역(280), 즉 매몰 비트라인 접합영역을 형성한다. 다음에 도전막을 리세스(recess)하여 트렌치(215) 내에 일정 두께만 남기고 나머지는 모두 제거하여 트렌치(215)를 일부 매립하는 매몰 비트라인(270)을 형성한다. 한편, 본 발명의 실시예에서는 폴리실리콘막을 이용하여 드레인 영역(280) 및 매몰 비트라인(270)을 형성하는 방법을 설명하였으나, 이에 한정되는 것은 아니다. 구체적으로, 오픈 영역(265) 내에 불순물을 주입하는 이온주입공정을 진행한 다음, 트렌치를 일부 매립하는 금속막으로 매몰 비트라인을 형성할 수도 있다. 이 경우 금속막은 티타늄(Ti), 티타늄질화막(TiN) 또는 텅스텐(W) 가운데 하나 이상의 물질을 선택하여 형성할 수 있다.
200: 반도체 기판 215: 트렌치
205: 하드마스크막 패턴 225: 제1 라이너막
230: 제2 라이너막 235: 희생막
245: 홈 255: 캡핑막
260: 매립막 265: 오픈 영역

Claims (18)

  1. 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성영역을 한정하는 단계;
    상기 트렌치의 측벽 위에 라이너막을 형성하는 단계;
    상기 활성영역 및 라이너막 상에 상기 활성영역의 상기 일 측면부와 대향하는 다른 측면부의 표면과 단차를 가지게 제1 깊이의 홈(groove)을 형성하는 단계;
    상기 라이너막과 식각 선택비가 상이한 캡핑막을 상기 라이너막의 노출면 위에 형성하는 단계;
    상기 트렌치 및 제1 깊이의 홈을 매립하는 갭필막을 형성하는 단계;
    상기 캡핑막을 선택적으로 제거하여 상기 활성영역의 일 측면의 라이너막을 노출시키는 단계;
    상기 갭필막을 제거하면서 상기 라이너막을 선택적으로 제거하여 상기 활성영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 및
    상기 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  2. 제1항에 있어서,
    상기 활성영역은 상부로 돌출되는 형상의 활성영역 위에 하드마스크막 패턴을 더 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  3. 제2항에 있어서,
    상기 하드마스크막 패턴은 실리콘카바이드(SiC) 또는 질화막을 포함하여 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  4. 제1항에 있어서, 상기 라이너막을 형성하는 단계는,
    상기 트렌치의 바닥면과 측벽 일부를 덮는 제1 라이너막을 형성하는 단계; 및
    상기 제1 라이너막 및 상기 트렌치의 측벽을 덮는 제2 라이너막을 형성하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  5. 제4항에 있어서,
    상기 제2 라이너막은 상기 제1 라이너막과 상이한 식각 선택비를 가지는 물질로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  6. 제5항에 있어서,
    상기 제2 라이너막은 질화막을 포함하여 형성하고, 상기 제1 라이너막은 산화막을 포함하여 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  7. 제1항에 있어서, 상기 홈을 형성하는 단계는,
    상기 라이너막을 형성하는 단계 이후에, 상기 트렌치를 매립하는 희생막을 형성하는 단계;
    상기 희생막 상에 상기 활성 영역의 일 측면부의 라이너막 및 희생막 일부를 노출시키는 개구부를 포함하는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴의 개구부에 의해 노출된 부분을 식각하여 홈을 형성하는 단계; 및
    상기 마스크막 패턴 및 희생막을 제거하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  8. 제7항에 있어서,
    상기 희생막은 스핀 온 절연막(SOD)으로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  9. 제7항에 있어서,
    상기 마스크막 패턴은 상기 활성 영역의 일 측면부와 대향되는 위치의 다른 측면부의 라이너막 및 희생막은 차단하게 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  10. 제7항에 있어서,
    상기 마스크막 패턴을 형성하는 단계에서 상기 마스크막 패턴의 오버레이 마진 허용 범위는 상기 활성영역의 폭(width) 크기의 1/2 이내인 수직형 트랜지스터의 매몰 비트라인 형성방법.
  11. 제1항에 있어서,
    상기 제1 깊이의 홈은 등방성 식각방식으로 형성하며, 비스듬한 사선 형상으로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  12. 제1항에 있어서,
    상기 캡핑막은 상기 라이너막과 상이한 식각 선택비를 가지는 물질로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  13. 제12항에 있어서,
    상기 캡핑막은 폴리실리콘막으로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  14. 제1항에 있어서, 상기 캡핑막을 형성하는 단계는,
    상기 라이너막을 포함하는 활성영역 상에 캡핑막을 형성하는 단계; 및
    상기 캡핑막 상부면을 제거하여 상기 라이너막 및 활성영역의 상부면을 노출시키는 단계를 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  15. 제14항에 있어서,
    상기 캡핑막 상부면은 플라즈마 식각 처리(PET) 방법 또는 건식 세정 방법 가운데 하나를 선택하여 제거하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  16. 제1항에 있어서,
    상기 갭필막은 상기 라이너막과 동일한 물질로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  17. 제1항에 있어서,
    상기 갭필막은 상기 활성영역의 일 측면부에 형성된 라이너막 및 캡핑막의 표면은 노출되는 반면, 상기 일 측면부와 대향되는 활성영역의 다른 측면부에 형성된 라이너막 및 캡핑막은 덮도록 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  18. 제1항에 있어서,
    상기 오픈 영역을 형성하는 단계 이후에 상기 캡핑막을 제거하는 단계를 더 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
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