KR101061264B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 누설 전류를 줄이고 제조 방법에 있어서의 공정 마진을 확보할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계, 이웃한 매립형 워드 라인 구조 사이에 상부 실리콘층 및 하부 실리콘층을 연결하는 연결부를 형성하는 단계 및 연결부의 상에 실리콘을 복원하는 단계를 포함한다.
부분절연 기판, 에피텍셜 성장

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 고집적 반도체 소자의 제조방법에 관한 것으로, 특히 부분적으로 절연된 반도체 기판 상에 형성된 전계효과 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 장치가 고집적화됨에 따라 벌크 실리콘(bulk silicon)을 몸체(body)로하는 전계 효과 트랜지스터(field effect transistor, FET)의 크기가 작아지면서, 당업자에게 잘 알려진 바와 같이 단 채널 효과(short channel effect) 및 누설 전류의 증가(increase of a leakage current)와 같은 문제들이 발생한다.
전술한 문제들을 극복하기 위해, SOI(silicon on insulator) 구조의 기판에 트랜지스터를 구현하는 반도체 소자의 제조 방법이 제안되었다. 여기서, SOI 기판은 하부 반도체 기판상에 형성된 절연막과 절연막 상에 형성된 실리콘막을 포함한다. SOI 기판에 플로팅 바디 트랜지스터를 구현할 때는 절연막 상에 형성된 실리콘막에 트랜지스터의 몸체를 형성하고 절연막과 맞닿은 소자분리막을 통해 이웃한 트랜지스터 몸체 사이를 완전히 격리하여 누설 전류를 줄인다. 아울러, 3차원 구조의 트랜지스터 몸체의 양 측면을 활용하여 소스와 드레인 영역을 형성함으로써 종래의 2차원적 평면구조보다 채널 길이를 늘일 수 있는 장점이 있다.
하지만, SOI 구조의 기판에 트랜지스터를 구현하는 경우 부유 몸체 효과(floating body effect)가 발생한다. SOI 구조의 기판은 절연막이 반도체 기판과 실리콘막 사이에 존재하는 것이므로, SOI 구조의 기판 자체가 캐패시터의 구조를 가진다. 따라서, 트랜지스터의 몸체를 통해 반복적으로 전하가 이동하는 경우 바이어스와 캐리어 발생과 재결합 과정을 통해 전술한 캐패시터에 전하가 축적되고, 결과적으로 반도체 장치의 동작에 악영향을 미친다. 이는 캐패시터에 축적된 전하로 인하여 트랜지스터의 문턱 전압이 요동치게 되고, 캐패시터가 전하를 축적하고 방출하는 과정을 반복함으로써 열에너지가 발생하기 때문이다. 이러한 전계 집중에 따른 누설 전류의 발생현상을 킨크 효과(Kink effect)라고도 한다. 이렇듯 SOI 기판의 구조적 특징으로 인해 반도체 소자의 동작 특성이 저하되는 것을 방지하기 위한 새로운 구조가 요구된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 SOI 기판 내 이웃한 두 개의 트랜지스터의 게이트를 형성한 후 이웃한 게이트 사이에 형성되는 비트 라인 콘택의 하부에 실리콘 연결 영역을 형성함으로써, SOI 기판 상에 형성되는 트랜지스터의 누설 전류를 줄이고 제조 공정 상의 어려움을 제거하여 생산성을 높일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계, 이웃한 매립형 워드 라인 구조 사이에 상부 실리콘층 및 하부 실리콘층을 연결하는 연결부를 형성하는 단계 및 상기 연결부의 상에 실리콘을 복원하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계는 상기 SOI 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역 상에 리세스를 형성하는 단계, 상기 리세스의 하부에 도전물질을 매립하는 단계 및 상기 리세스 내 상기 도전물질 상에 절연막을 매립하는 단계를 포함한다.
바람직하게는, 상기 SOI 기판 내 매립된 절연층 상에 위치한 상부 실리콘층의 두께는 1400~1600Å이고, 상기 리세스의 깊이는 1000~1300Å인 것을 특징으로 한다.
바람직하게는, 상기 소자분리막은 상기 SOI 기판 내 매립된 절연층과 맞닿도 록 형성되는 것을 특징으로 한다.
바람직하게는, 상기 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계는 상기 도전물질을 매립하기 전, 상기 리세스의 하부에 채널 형성을 위한 이온을 주입하는 단계를 더 포함한다.
바람직하게는, 상기 이웃한 워드 라인 사이에 상부 실리콘층 및 하부 실리콘층을 연결하는 연결부를 형성하는 단계는 상기 매립형 워드 라인 구조를 포함하는 상부 실리콘층 상에 하드마스크막을 형성하는 단계, 비트 라인 콘택 마스크로 상기 하드마스크막을 패터닝하는 단계, 패터닝된 상기 하드마스크막을 식각마스크로 상기 상부 실리콘층 및 상기 상부 실리콘층의 하부에 매립된 절연층을 식각하여 하부 실리콘층을 노출하는 단계 및 노출된 상기 하부 실리콘층 상에 도전물질을 증착하는 단계를 포함한다.
바람직하게는, 상기 연결부의 상에 실리콘을 에피텍셜 성장시키는 단계는 상기 도전물질 상에 실리콘을 에피텍셜 성장시키는 단계 및 상기 매립형 워드 라인 구조가 노출될 때까지 평탄화하는 단계를 포함한다.
바람직하게는, 상기 도전물질은 상기 하부 실리콘층과 동일한 물질인 P형 불순물이 포함된 폴리실리콘으로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 도전물질로 구성된 상기 연결부는 상기 매립형 워드 라인보다 더 깊은 곳에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 연결부의 높이는 에치백 공정을 통해 제어되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 상부 실리콘층 내 상기 매립형 워드 라인 구조의 양측에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 매립형 워드 라인 구조를 형성하기 전, 활성 영역을 정의하는 마스크를 사용한 식각 공정을 통해 노출된 상기 상부 실리콘층을 제거한 뒤 소자 분리막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 소자분리막의 두께는 상기 상부 실리콘층의 두께와 동일한 것을 특징으로 한다.
또한, 본 발명은 SOI기판 내 상부 실리콘층과 하부 실리콘층을 연결하는 연결부를 포함하는 부분 절연 기판, 상기 부분 절연 기판 상에 형성된 매립형 워드 라인 및 상기 SOI기판에 포함된 매립된 절연층부터 상기 매립형 워드 라인 사이의 공간을 완전히 차지하여 누설 전류를 차단하는 채널 영역을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 연결부는 상기 하부 실리콘층을 통해 공급되는 백바이어스(back bias) 전압을 전달하여 문턱 전압을 제어하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자는 상기 상부 실리콘층에 활성 영역을 정의하기 위한 소자분리막 및 상기 매립형 워드 라인 양측의 상기 상부 실리콘층 상부에 위치한 소스/드레인 영역을 더 포함한다.
바람직하게는, 상기 채널 영역은 상기 매립형 워드 라인에 전달되는 전압에 따라 상기 소스/드레인 영역 간 전하를 전달하는 것을 특징으로 한다.
바람직하게는, 상기 상부 실리콘층의 두께는 1400~1600Å이고, 상기 리세스의 깊이는 1000~1300Å인 것을 특징으로 한다.
바람직하게는, 상기 연결부와 상기 하부 실리콘층은 동일한 물질로 구성된 것을 특징으로 한다.
본 발명은 SOI 기판을 이용하여 트랜지스터를 형성함에 따라 종래의 벌크 실리콘 기판을 이용하는 경우에 비해 활성 영역을 정의하는 소자분리막이 형성될 트랜치의 깊이를 얕게 할 수 있고 이에 따라 트랜치에 소자분리막을 매립하는 과정에서 발생하는 보이드 등의 결함을 쉽게 예방할 수 있고, 벌크 실리콘 기판의 이용시에 셀과 셀 간의 절연성을 높이기 위해 수행하였던 전계방지영역 형성을 위한 이온 공정(Field Stop Implant)을 수행할 필요가 없어지는 장점이 있다.
또한, 본 발명에서는 저장 노드 콘택이 형성되는 영역의 하부는 절연되어 있고 비트 라인 콘택이 형성되는 영역의 하부는 SOI 기판의 상부 및 하부의 실리콘층이 연결되어 있어, 저장 노드 콘택 영역에서의 누설 전류를 최대한 억제할 수 있어 데이터 보존 시간을 증가시킬 수 있으며 하부 실리콘층에 바디 전압을 인가하여 문턱 전압을 일정 레벨로 제어하는 것이 가능하다.
나아가, 본 발명은 일부 영역만이 절연된 부분절연 기판을 형성하는 데 있어 비트 라인 콘택을 형성하기 위한 노광 공정 시 상부 및 하부의 실리콘층을 연결하는 실리콘 연결 영역을 형성함으로써, 고집적 반도체 소자의 형성시 정렬 오차 등을 줄여 생산성을 높일 수 있는 장점이 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있다. 특히, 본 발명은 SOI기판을 사용하여 제조되며 매립 워드 라인 구조를 포함하는 반도체 소자를 예로 들어 설명한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 및 도 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 소자를 제조하기 위한 SOI 기판은 하부 실리콘층(102), 매립 절연막(104) 및 상부 실리콘층(106)을 포함한다. 구체적으로 살펴보면, 하부 실리콘층(102)은 P형 불순물로 도핑되어 있으며, 반도체 소자의 동작시 약 -0.8V의 바디 전압이 인가된다. 또한, 매립 절연막(104)은 하부 실리콘층(102)과 상부 실리콘층(106)을 전기적으로 연결되지 않도록 하기 위한 것이며, 상부 실리콘층(106)은 반도체 소자들을 형성하기 위해 매립 절연막(104) 상에 위치하는 영역으로 약 1400~1600Å이하의 두께를 가지도록 만든다. 여기서 매립 절연막(104)은 종래의 벌크 실리콘 기판을 사용하여 반도체 소자를 제조할 때 활성 영역의 하부에 이온 주입을 통해 펀치 스루 현상 등을 방지하기 위해 형성해야 했던 장벽막 등을 불필요하게 함으로써, 본 발명은 종래의 반도체 소자 제조 공정보다 공정 단계가 줄어들 수 있는 장점을 가진다.
도 1b에 도시된 바와 같이, 활성 영역을 정의하기 위해 STI 공정을 통해 상부 실리콘층(106)을 식각하고 소자분리막(108)을 형성한다. 이때, 활성 영역외 상 부 실리콘층(106)을 식각하여 트렌치를 형성할 때는 매립 절연막(104)이 노출되도록 완전히 제거하는 것이 특징이다. 전술한 바와 같이 SOI기판의 상부 실리콘층(106)의 두께가 약 1600Å이하 밖에 안되기 때문에, 종래의 벌크 실리콘 기판에서 STI공정을 통해 형성하였던 약 3200Å 정도의 깊이로 트렌치를 형성할 때에 비하여 공정의 어려움이 크게 줄어든다. 종래에는 벌크 실리콘 기판 상에 약 3200Å의 트렌치를 형성한 후 절연물질을 매립하여 소자분리막을 형성하는 경우 집적도가 증가함에 따라 트렌치의 깊이에 비하여 트렌치의 평면적이 감소하게 되고, 결과적으로 보이드(void)없이 절연물질이 트렌치에 매립하는 것이 어려웠다. 하지만, 본 발명에서는 트렌치의 깊이가 종래의 벌크 실리콘 기판을 사용하는 경우에 비하여 절반 수준으로 줄어듬에 따라 절연물질을 매립하는 것도 훨씬 쉬워지는 장점이 있다.
도 1c를 참조하면, 상부 실리콘층(106) 및 소자분리막(108) 상에 제 1 하드마스크층(110)을 증착한다. 제 1 하드마스크층(110)은 워드 라인을 정의하는 마스크를 이용한 노광공정을 통해 패터닝한 후 패터닝된 제 1 하드마스크층(110)을 식각마스크로 하여 상부 실리콘층(106)을 식각함으로써, 활성 영역에 리세스(112)를 형성한다. 이때, 리세스(112)의 깊이는 약 1000~1300Å이하가 되도록 하여, 리세스(112)의 하부에는 약 300Å정도 혹은 그 이하의 두께의 채널 영역(114)이 남도록 한다. 이후, 제 1 하드마스크층(110)을 이온 주입 마스크로 활용하여 노출된 리세스(112)의 하부에 있는 채널 영역(114)에 불순물 이온을 주입한다. 이때, 불순물 이온은 대표적으로 P형 불순물 중 하나인 보론(Boron)을 사용할 수 있다.
리세스(112)를 형성한 후 이온 주입을 수행함으로써, 워드 라인이 비활성화되었을 때 추후 리세스(112)와 소자분리막(108) 사이에 형성될 저장 노드 콘택 영역은 소자분리막(108), 매립 절연막(104), 리세스(112)에 형성되는 워드 라인 및 워드 라인 하부에 이온 주입 공정을 통해 형성된 채널 영역(114)으로 인해 둘러싸인다. 특히 채널 영역(114)은 SOI기판에 포함된 매립 절연막(104)부터 리세스(112)의 하부 사이의 공간을 완전히 차지한다. 이러한 구조는 워드 라인이 비활성화되는 상태에서도 저장 노드 콘택 영역에 저장되었던 데이터에 대응하는 전하들이 누설되는 현상을 최대한 억제할 수 있는 장점이 있다.
도 1d에 도시된 바와 같이, 리세스(112)의 하부에 도전물질을 매립하여 워드 라인으로 사용되는 게이트 전극(116)을 형성하고, 게이트 전극(116)의 형성 후에는 리세스(112)의 상부에 게이트 하드마스크막(118)을 매립한다. 구체적으로 설명하면, 먼저 리세스(112) 내부의 측벽과 밑면에 게이트 산화막(미도시)을 형성한다. 이후, 리세스(112)의 하부에 도전물질을 매립하고 리세스(112) 상부에 일정 깊이의 공간이 남도록 에치백 공정을 수행한다. 워드 라인으로 사용될 도전물질은 텅스텐(W) 이나 티타늄 나이트라이드(TiN) 등을 사용하는 것이 가능하며, 에치백 공정이 수행될 때 리세스(112) 외 상부 실리콘층(106) 혹은 소자분리막(108) 등의 다른 영역은 제 1 하드마스크층(110)으로 덮여져 있어 보호된다. 이후, 리세스(112) 상부의 공간에 게이트 하드마스크막(118)을 매립하고 상부 실리콘층(106)이 노출될 때가지 화학적 기계적 연마 공정(CMP)을 수행하여, 제 1 하드마스크층(110)을 제거하고 상부 실리콘층(106)을 평탄화함으로써 매립형 워드 라인 구조를 완성한다.
도 1e를 참조하면, 평탄화된 상부 실리콘층(106)과 소자분리막(108) 상에 제 2 하드마스크층(120)을 형성한다. 제 2 하드마스크층(120)은 비트 라인 콘택을 정의하는 마스크를 사용한 노광 공정을 통해 패터닝된 후, 패터닝된 제 2 하드마스크층(120)을 식각 마스크로 하여 노출된 상부 실리콘층(106)과 매립 절연막(104)을 식각하여 하부 실리콘층(102)을 노출시킨다.
도 1f에 도시된 바와 같이, 노출된 하부 실리콘층(102) 상에 도전 물질로 구성되는 연결부(122)를 형성한다. 이때, 연결부(122)는 하부 실리콘층(102)과 동일한 물질인 P형 폴리실리콘을 사용할 수 있다. 연결부(122)는 상부 실리콘층(106)과 하부 실리콘층(102)을 전기적으로 연결해주기 위한 것이며, 궁극적으로는 반도체 소자의 동작시 하부 실리콘층(102)에 인가되는 바디(body) 전압 혹은 백바이어스(back bias) 전압을 전달하여 플로팅 바디(floating body)로 인해 불안정해진 반도체 소자의 문턱 전압을 일정하고 안정적인 레벨로 제어할 목적으로 사용된다. 여기서, 연결부(122)는 상부 실리콘층(106)과 하부 실리콘층(102)을 연결할 수 있을 정도의 최소 두께, 즉 매립 절연막(104)의 두께보다는 두꺼워야한다. 또한, 이웃한 게이트 전극(116) 사이에 후속 공정에서 형성되는 소스/드레인 영역이 연결부(122)와 연결되지 않도록 소스/드레인 영역보다는 낮게 형성되어야 한다.
본 발명의 다른 실시예에서는 연결부(122)의 두께가 게이트 전극(116)과 같은 높이에 형성되지 않도록 에치백 공정을 수행하여, 연결부(122)의 높이를 채널 영역의 두께인 300Å와 매립 절연막(104)의 두께를 합한 값보다는 낮게 형성할 수도 있다. 에치백 공정 중에 연결부(122)를 제외한 영역은 제 2 하드마스크층(120) 을 통해 보호된다.
본 발명에서는 반도체 소자의 문턱 전압을 안정적으로 제어하기 위해 연결부(122)를 비트 라인 콘택이 위치하는 영역에 형성하였는데, 이는 저장 노드 콘택이 위치하는 영역에 연결부(122)를 형성할 경우에 저장 노드 영역과 연결부(122) 및 하부 실리콘층(102) 사이에 형성되는 접합(junction) 영역에서 누설 전류가 증가하여 데이터 보존 시간이 줄어들어 리프레쉬 동작 측면에서 단점이 생기기 때문이다.
도 1g를 참조하면, 연결부(122) 상에는 실리콘을 에피텍셜 성장(Epitaxial-Growth)시켜 식각되었던 상부 실리콘층(106)을 복원시킨다. 상부 실리콘층(106)을 복원한 후에는 제 2 하드마스크층(120)을 제거한다.
도시되지 않았지만, 후속 공정에서 매립형 워드 라인 구조의 양측에 노출된 상부 실리콘층(106)에 불순물 이온을 주입하여 소스/드레인 영역을 형성한다. 이때, 채널 영역을 P형 불순물로 도핑하였다면, 소스/드레인 영역은 N형 불순물을 사용하여 도핑한다. 소스/드레인 영역을 형성한 후에는 상부 실리콘층(106) 및 소자분리막(108) 상에 층간 절연막을 증착하고, 층간 절연막을 비트 라인 콘택과 저장 노드 콘택이 형성될 영역을 식각하여 소스/드레인 영역을 노출시킨다. 층간 절연막(126) 사이에 노출된 소스/드레인 영역 상부에 콘택을 형성하고, 콘택 상부에는 비트 라인 혹은 캐패시터 등을 추가로 형성하여 반도체 기억 장치 내 셀 어레이를 제조할 수 있다.
전술한 방법으로 제조된 반도체 소자는 SOI기판 내 상부 실리콘층(106)과 하 부 실리콘층(102)을 연결하는 연결부(122)를 포함하는 부분 절연 기판 및 부분 절연 기판 상에 형성된 매립형 게이트 전극(116) 및 SOI기판에 포함된 매립 절연막부터 매립형 게이트 전극(116) 사이의 공간을 완전히 차지하여 누설 전류를 차단하는 채널 영역(114)를 포함한다. 이러한 반도체 소자는 안정적으로 문턱 전압을 제어할 수 있을 뿐만 아니라 저장 노드 영역을 하부 실리콘층(102)과 물리적으로 격리시킬 수 있어 누설 전류를 감소시킬 수 있으므로, 데이터 보조 시간(tREF)이 크게 개선될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계, 비트 라인 콘택 마스크를 사용하여 이웃한 매립형 워드 라인 구조 사이에 상부 실리콘층 및 하부 실리콘층을 연결하는 연결부를 형성하는 단계, 연결부의 상에 실리콘을 복원시키는 단계를 포함한다.
이로 인하여, 본 발명에서는 낮은 트렌치에 절연 물질을 매립하여 소자분리막을 형성할 수 있어서, 종래의 벌크 실리콘 기판을 사용할 경우 STI공정을 통한 소자분리막 형성시 좁고 깊은 트렌치에 절연물질을 매립하는 과정에서 발생할 수 있는 어려움을 해소할 수 있다. 또한, SOI 기판의 매립 절연막으로 인해 종래의 벌크 실리콘 기판을 사용하여 반도체 소자를 제조할 때 활성 영역의 하부에 이온 주입을 통해 펀치 스루 현상 등을 방지하기 위해 형성해야 했던 장벽막 등을 형성할 필요가 없다. 나아가, 본 발명에서는 상부 실리콘층과 하부 실리콘층을 전기적으로 연결하기 위한 연결부를 형성하는 것이 비트 라인 콘택을 정의한 마스크를 사용한 식각과 도전 물질의 증착만으로 가능하여 복잡하고 어려운 공정없이 제조가 가능하며 정렬 오차를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.

Claims (19)

  1. SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계;
    이웃한 매립형 워드 라인 구조 사이에 상부 실리콘층 및 하부 실리콘층을 연결하는 연결부를 형성하는 단계; 및
    상기 연결부의 상에 실리콘을 복원하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계는
    상기 SOI 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역 상에 리세스를 형성하는 단계;
    상기 리세스의 하부에 도전물질을 매립하는 단계; 및
    상기 리세스 내 상기 도전물질 상에 절연막을 매립하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 SOI 기판 내 매립된 절연층 상에 위치한 상부 실리콘층의 두께는 1400~1600Å이고, 상기 리세스의 깊이는 1000~1300Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 소자분리막은 상기 SOI 기판 내 매립된 절연층과 맞닿도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    상기 SOI 기판 상에 매립형 워드 라인 구조를 형성하는 단계는
    상기 도전물질을 매립하기 전, 상기 리세스의 하부에 채널 형성을 위한 이온을 주입하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 이웃한 워드 라인 사이에 상부 실리콘층 및 하부 실리콘층을 연결하는 연결부를 형성하는 단계는
    상기 매립형 워드 라인 구조를 포함하는 상부 실리콘층 상에 하드마스크막을 형성하는 단계;
    비트 라인 콘택 마스크로 상기 하드마스크막을 패터닝하는 단계;
    패터닝된 상기 하드마스크막을 식각마스크로 상기 상부 실리콘층 및 상기 상부 실리콘층의 하부에 매립된 절연층을 식각하여 하부 실리콘층을 노출하는 단계; 및
    노출된 상기 하부 실리콘층 상에 도전물질을 증착하는 단계를 포함하는 반도 체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 상기 연결부의 상에 실리콘을 복원하는 단계는
    상기 도전물질 상에 실리콘을 에피텍셜 성장시키는 단계; 및
    상기 매립형 워드 라인 구조가 노출될 때까지 평탄화하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 도전물질은 상기 하부 실리콘층과 동일한 물질인 P형 불순물이 포함된 폴리실리콘으로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 도전물질로 구성된 상기 연결부는 상기 매립형 워드 라인보다 더 깊은 곳에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 연결부의 높이는 에치백 공정을 통해 제어되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 실리콘을 복원하는 단계 이후
    상기 상부 실리콘층 내 상기 매립형 워드 라인 구조의 양측에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 매립형 워드 라인 구조를 형성하기 전, 활성 영역을 정의하는 마스크를 사용한 식각 공정을 통해 노출된 상기 상부 실리콘층을 제거한 뒤 소자 분리막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 소자분리막의 두께는 상기 상부 실리콘층의 두께와 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. SOI기판 내 상부 실리콘층과 하부 실리콘층을 연결하는 연결부를 포함하는 부분 절연 기판;
    상기 부분 절연 기판 상에 형성된 매립형 워드 라인; 및
    상기 SOI기판에 포함된 매립된 절연층부터 상기 매립형 워드 라인 사이의 공간을 완전히 차지하여 누설 전류를 차단하는 채널 영역
    을 포함하고,
    상기 연결부는 상기 하부 실리콘층을 통해 공급되는 백바이어스(back bias) 전압을 전달하여 문턱 전압을 제어하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 연결부의 상부에 복원되어 구비되는 실리콘층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 상부 실리콘층에 활성 영역을 정의하기 위한 소자분리막; 및
    상기 매립형 워드 라인 양측의 상기 상부 실리콘층 상부에 위치한 소스/드레인 영역을 더 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 채널 영역은 상기 매립형 워드 라인에 전달되는 전압에 따라 상기 소스/드레인 영역 간 전하를 전달하는 것을 특징으로 하는 반도체 소자.
  18. 제15항에 있어서,
    상기 상부 실리콘층의 두께는 1400~1600Å인 것을 특징으로 하는 반도체 소자.
  19. 제15항에 있어서,
    상기 연결부와 상기 하부 실리콘층은 동일한 물질로 구성된 것을 특징으로 하는 반도체 소자.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3958299B1 (en) * 2020-05-12 2023-06-14 Changxin Memory Technologies, Inc. Manufacturing method for buried word line structure, and semiconductor memory comprising buried word line structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129829A1 (en) * 2002-01-08 2003-07-10 David Greenlaw Three-dimensional integrated semiconductor devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472702B1 (en) * 2000-02-01 2002-10-29 Winbond Electronics Corporation Deep trench DRAM with SOI and STI
US6437388B1 (en) * 2001-05-25 2002-08-20 Infineon Technologies Ag Compact trench capacitor memory cell with body contact
KR100474737B1 (ko) * 2002-05-02 2005-03-08 동부아남반도체 주식회사 고집적화가 가능한 디램 셀 구조 및 제조 방법
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US7145186B2 (en) * 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
KR100756780B1 (ko) 2005-03-24 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100663359B1 (ko) * 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20070045698A1 (en) * 2005-08-31 2007-03-01 International Business Machines Corporation Semiconductor structures with body contacts and fabrication methods thereof
KR100745917B1 (ko) 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7528035B2 (en) * 2007-03-20 2009-05-05 International Business Machines Corporation Vertical trench memory cell with insulating ring

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129829A1 (en) * 2002-01-08 2003-07-10 David Greenlaw Three-dimensional integrated semiconductor devices

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