KR100663359B1 - 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법 - Google Patents

리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법 Download PDF

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Abstract

리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 제공한다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판 및 상기 반도체기판 상에 배치된 장벽층(barrier layer)을 구비한다. 상기 장벽층 상에 리세스 채널 트랜지스터(recess channel transistor)가 제공된다. 상기 리세스 채널 트랜지스터는 제 1 도전형의 소스 영역, 상기 제 1 도전형의 드레인 영역, 제 2 도전형의 플로팅 바디 및 상기 플로팅 바디를 가로지르는 리세스 영역을 구비한다. 상기 소스 영역은 상기 플로팅 바디의 상부에 배치된다. 상기 드레인 영역은 상기 플로팅 바디의 상부에 배치되며, 상기 소스 영역과 이격되도록 배치된다. 상기 플로팅 바디는 상기 소스 영역 및 상기 드레인 영역 하부에 배치된다. 상기 리세스 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 배치된다.

Description

리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀 및 그 제조방법{One transistor floating body DRAM cell with recess channel transistor structure and method of fabricating the same}
도 1은 종래의 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 보여주는 단면도이다.
도 2 내지 도 7은 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 제조방법들을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 동작 방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 및 그 제조방법에 관한 것이다.
휘발성메모리소자의 일종인 디램(dynamic random access memory; DRAM)은 복수의 디램 셀들을 구비한다. "0"과 "1"로 구분되는 디지털 데이터는 상기 디램 셀에 저장된다. 상기 디램 셀을 구현하는 데에는 하나의 커패시터, 하나의 트랜지스터 및 상호연결부들을 이용하는 기술이 널리 사용된다. 그런데 상기 반도체소자를 사용하는 전자제품들의 경-박-단-소화 경향에 따라 상기 디램 또한 고집적화가 요구되고 있다. 즉, 제한된 면적 내에 가능한 다수의 상기 디램 셀을 형성하여야 한다. 이에 따라, 상기 디램을 고집적화 하는 기술은 여러 가지 한계에 직면하게 된다.
예를 들면, 상기 커패시터는 상부전극, 하부전극 및 커패시터 유전막을 구비한다. 상기 상부전극 및 상기 하부전극은 중첩영역을 가진다. 상기 커패시터 유전막은 상기 중첩영역에 개재된다. 상기 커패시터의 정전용량은 상기 중첩영역의 크기에 비례하고 상기 커패시터 유전막의 두께에 반비례한다. 상기 커패시터를 최대한 축소 제작하는 것이 상기 디램의 고집적화에 유리하다. 상기 커패시터의 축소는 정전용량의 감소를 유발한다. 정전용량의 확대를 위하여 상기 커패시터 유전막의 두께를 얇게 제작하는 것은 누설전류의 원인이 될 수 있다. 또한, 정전용량의 확대를 위하여 상기 중첩영역을 넓히는 기술이 있다. 상기 중첩영역을 넓히는 기술은 종횡비(aspect ratio)의 증가와 같은 공정의 난이도를 배가시킨다.
상기와 같은 한계를 극복하는 방안으로 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)이 연구되고 있다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 플로팅 바디 영역을 갖는 하나의 트랜지스터를 구비한 다. 또한, 상기 커패시터는 채택하지 않는다. 즉, 상기 단일 트랜지스터 플로팅 바디 디램 셀은 상기 디램 셀보다 고집적화에 유리한 구조를 갖는다.
도 1은 종래의 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 보여주는 단면도이다.
도 1을 참조하면, 종래의 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판(10) 상에 배치된 매립 산화막(buried oxide; BOX; 12)을 구비한다. 상기 매립 산화막(BOX; 12) 상에 플로팅 바디(13), 소스 영역(16) 및 드레인 영역(17)이 배치된다. 상기 플로팅 바디(13) 상에 차례로 적층된 게이트유전막(14) 및 게이트전극(15)이 제공된다. 상기 소스 영역(16)은 접지(GND)에 연결되고, 상기 드레인 영역(17)은 비트라인(BL)에 연결되며, 상기 게이트전극(15)은 워드라인(WL)에 연결된다.
도 1 에 도시된 바와 같이, 상기 플로팅 바디(13)는 상기 매립 산화막(BOX; 12), 상기 게이트유전막(14), 상기 소스 영역(16) 및 상기 드레인 영역(17)에 의하여 전기적으로 고립된다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 플로팅 바디 효과(floating body effect)를 이용하여 데이터를 저장하고 판독한다.
상기 단일 트랜지스터 플로팅 바디 디램 셀에 쓰기동작, 즉 상기 데이터를 저장하는 경우를 설명하기로 한다. 상기 소스 영역(16)을 접지시킨다. 상기 게이트전극(15)에 문턱전압 이상의 워드라인 프로그램 전압을 인가한다. 상기 드레인 영역(17)에 비트라인 프로그램 전압을 인가한다. 상기 쓰기동작은 상기 드레인 영역(17) 근처의 상기 플로팅 바디(13)에서 정공들(holes)을 발생시킨다. 상기 정공들 (holes)은 상기 플로팅 바디(13) 내에 축적(accumulation)된다. 상기 플로팅 바디(13) 내에 축적된 상기 정공들(holes)은 상기 문턱전압을 변화 시킨다.
상기 단일 트랜지스터 플로팅 바디 디램 셀에 읽기동작, 즉 상기 데이터를 판독하는 경우를 설명하기로 한다. 상기 소스 영역(16)을 접지시킨다. 상기 게이트전극(15)에 상기 워드라인 프로그램 전압보다 낮은 워드라인 읽기 전압을 인가한다. 상기 드레인 영역(17)에 비트라인 읽기 전압을 인가한다. 이때, 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 흐르는 전류의 양은 상기 정공들(holes)의 유무에 따라 다르게 나타난다. 즉, 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 흐르는 전류의 양을 감지하여 상기 단일 트랜지스터 플로팅 바디 디램 셀에 저장된 데이터를 판독한다.
또한, 상기 정공들(holes)의 축적량에 따라 상기 문턱전압이 달라진다. 즉, 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 흐르는 전류의 양은 상기 정공들(holes)의 축적량에 따라 다르게 나타난다.
그런데 종래의 상기 단일 트랜지스터 플로팅 바디 디램 셀을 고집적화 하려면 상기 게이트전극(15)을 축소하여야 한다. 상기 게이트전극(15)의 축소는 상기 플로팅 바디(13) 내에 형성되는 채널길이의 감소를 동반한다. 상기 채널길이의 감소는 단 채널 효과(short channel effect)를 유발한다. 상기 단 채널 효과에는 드레인 유기 장벽감소(drain induced barrier lowering; DIBL) 및 써브-쓰레숄드 스윙(sub-threshold swing)을 들 수 있다.
상기 채널길이의 감소는 상기 소스 영역(16) 및 상기 드레인 영역(17) 간의 장벽(barrier)을 감소시킨다. 즉, 상기 소스 영역(16) 및 상기 드레인 영역(17) 간의 전위차에 따라 상기 문턱전압이 변하게 된다. 이와 같은 현상을 상기 드레인 유기 장벽감소(DIBL)라 한다. 상기 드레인 유기 장벽감소(DIBL)는 상기 문턱전압에 의한 드레인 전류의 제어를 어렵게 한다.
또한, 상기 플로팅 바디(13) 내에는 문턱전압 이하, 즉, 써브-쓰레숄드(sub-threshold)에서도 약한 반전층(inversion layer)이 형성된다. 이에 따라, 상기 게이트전극(15)에 상기 써브-쓰레숄드(sub-threshold)의 전압만 인가되어도 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 소량의 전류가 흐를 수 있다. 즉, 상기 써브-쓰레숄드 스윙(sub-threshold swing)이 발생한다. 상기 채널길이의 감소는 트랜지스터의 턴 오프(turn-off)를 어렵게 한다.
상기 드레인 유기 장벽감소(DIBL) 및 상기 써브-쓰레숄드 스윙은 상기 단일 트랜지스터 플로팅 바디 디램 셀의 감지여유(sensing margin)를 저하시킨다. 즉, 상기 단 채널 효과는 상기 단일 트랜지스터 플로팅 바디 디램 셀에 데이터를 저장하고 판독하는 것을 어렵게 한다.
상기와 같은 문제점을 개선하기 위한 상기 단일 트랜지스터 플로팅 바디 디램 셀이 일본국 공개특허공보 제2003-31693호에 "반도체메모리장치(半導體メモリ裝置)"라는 제목으로 오사와 다카시(OSAWA TAKASHI)에 의해 개시된 바 있다.
또한, 상기와 같은 문제점을 개선하기 위한 다른 단일 트랜지스터 플로팅 바디 디램 셀이 미국특허 제6,661,042 B2 호에 "전기적으로 고립된 전하 저장 영역을 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region)"이라는 제목으로 휴(Hsu)에 의해 개시된 바 있다.
그럼에도 불구하고, 상기 단일 트랜지스터 플로팅 바디 디램 셀의 고집적화 기술은 지속적인 개선이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 고집적화에 유리한 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 단일 트랜지스터 플로팅 바디 디램 셀의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 제공한다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판 및 상기 반도체기판 상에 배치된 장벽층(barrier layer)을 포함한다. 상기 장벽층 상에 리세스 채널 트랜지스터(recess channel transistor)가 제공된다. 상기 리세스 채널 트랜지스터는 제 1 도전형의 소스 영역, 상기 제 1 도전형의 드레인 영역, 제 2 도전형의 플로팅 바디 및 상기 플로팅 바디를 가로지르는 리세스 영역을 구비한다. 상기 소스 영역은 상기 플로팅 바디의 상부에 배치된다. 상기 드레인 영역은 상기 플로팅 바디의 상부에 배치되며, 상기 소스 영역과 이격되도록 배치된다. 상 기 플로팅 바디는 상기 소스 영역 및 상기 드레인 영역 하부에 배치된다. 상기 리세스 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 배치된다.
본 발명의 몇몇 실시 예들에 있어서, 상기 반도체기판 상에 소자분리막이 제공될 수 있다. 상기 소자분리막은 상기 장벽층 및 상기 플로팅 바디와 접촉하도록 배치될 수 있다. 또한, 상기 소자분리막의 하부면은 상기 장벽층의 상부면과 같은 레벨 또는 상기 장벽층의 상부면 보다 아래 레벨에 위치하는 것이 바람직하다. 이에 더하여, 상기 소자분리막의 상부면은 상기 플로팅 바디의 상부면 보다 상부 레벨에 위치하는 것이 바람직하다.
다른 실시 예들에 있어서, 상기 리세스 영역의 바닥면은 상기 소스 영역 및 상기 드레인 영역의 하부면들 보다 아래 레벨에 위치하는 것이 바람직하다. 또한, 상기 리세스 영역을 채우는 게이트전극이 제공될 수 있다. 상기 게이트전극 및 상기 플로팅 바디 사이에 게이트유전막이 개재될 수 있다. 상기 게이트전극의 하부면은 상기 소스 영역 및 상기 드레인 영역의 하부면들 보다 아래 레벨에 위치하는 것이 바람직하다.
또 다른 실시 예들에 있어서, 상기 제 1 도전형은 N형 또는 P형일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형에 반대되는 도전형이다. 예를 들면, 상기 제 1 도전형이 N형인 경우, 상기 제 2 도전형은 P형일 수 있다. 이와 반대로, 상기 제 1 도전형이 P형인 경우, 상기 제 2 도전형은 N형일 수 있다.
또 다른 실시 예들에 있어서, 상기 장벽층은 상기 제 1 도전형의 고농도 불순물영역일 수 있다. 이와는 다르게, 상기 장벽층은 산화막(oxide layer)일 수도 있다.
또한, 본 발명은, 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 제조방법을 제공한다. 이 방법은 반도체기판 상에 장벽층(barrier layer)을 형성하는 단계를 포함한다. 상기 장벽층 상에 바디 층을 형성한다. 상기 바디 층 내에 플로팅 바디 영역을 한정하는 소자분리막을 형성한다. 상기 플로팅 바디 영역을 가로지르는 리세스 영역을 형성한다. 상기 리세스 영역을 채우는 절연된 게이트전극을 형성한다. 상기 플로팅 바디 영역에 제 1 도전형의 불순물 이온들을 주입하여 플로팅 바디를 한정하는 소스 영역 및 드레인 영역을 형성한다. 상기 소스 영역 및 상기 드레인 영역의 하부면들은 상기 절연된 게이트전극의 하부면 보다 상부레벨에 위치하도록 형성한다.
몇몇 실시 예들에 있어서, 상기 리세스 영역을 형성한 후, 상기 플로팅 바디 영역 상을 덮는 희생막을 형성할 수 있다. 상기 플로팅 바디 영역 내에 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 주입할 수 있다. 이어서, 상기 희생막을 제거하여 상기 플로팅 바디 영역을 노출시킬 수 있다.
다른 실시 예들에 있어서, 상기 절연된 게이트전극을 형성하는 것은 상기 리세스 영역의 내벽을 정합하게(conformably) 덮는 게이트유전막을 형성하는 단계를 포함할 수 있다. 상기 게이트유전막을 갖는 상기 리세스 영역을 완전히 채우며, 상기 반도체기판 전면상을 덮는 게이트 도전막을 형성하는 단계를 포함할 수 있다. 상기 게이트 도전막을 평탄화하는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설 명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2 내지 도 7은 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 제조방법들을 설명하기 위한 단면도들이다. 또한, 도 8 및 도 9는 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 및 그것의 동작 방법들을 설명하기 위한 단면도들이다.
먼저 도 8을 참조하여 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 설명하기로 한다.
도 8을 참조하면, 상기 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판(51) 및 상기 반도체기판(51) 상에 배치된 장벽층(barrier layer; 53)을 포함한다. 상기 장벽층(53)은 제 1 도전형의 고농도 불순물영역일 수 있다. 상기 제 1 도전형은 N형 또는 P형일 수 있다. 그리고 본 발명의 실시 예에서 상기 제 1 도전형은 N형이다. 이와는 달리, 상기 장벽층(53)은 매립 산화막(buried oxide layer)과 같은 산화막일 수 있다. 상기 장벽층(53)이 상기 산화막인 경우, 상기 반도체기판(51)은 백 게이트 바이어스 전원(back gate bias voltage source; 도시하지 않음)에 전기적으로 연결될 수 있다.
상기 장벽층(53) 상에 리세스 채널 트랜지스터(recess channel transistor)가 제공된다. 상기 리세스 채널 트랜지스터는 소스 영역(71), 드레인 영역(72), 플로팅 바디(55F), 게이트유전막(65) 및 게이트전극(67)을 구비할 수 있다.
상기 소스 영역(71) 및 상기 드레인 영역(72)은 상기 플로팅 바디(55F) 상에 서로 이격되어 배치된다. 상기 플로팅 바디(55F)는 상기 장벽층(53) 상에 배치되고 상기 소스 영역(71) 및 상기 드레인 영역(72) 하부에 배치된다. 상기 소스 영역(71) 및 상기 드레인 영역(72)은 상기 제 1 도전형의 불순물영역이고, 상기 플로팅 바디(55F)는 상기 제 1 도전형과 다른 제 2 도전형의 불순물영역인 것이 바람직하다.
상기 제 1 도전형은 N형 또는 P형일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과 다른 도전형이다. 예를 들면, 상기 제 1 도전형이 N형인 경우, 상기 제 2 도전형은 P형일 수 있다. 이와 반대로, 상기 제 1 도전형이 P형인 경우, 상기 제 2 도전형은 N형일 수 있다. 이하에서는 상기 리세스 채널 트랜지스터가 NMOS인 경우를 상정하여 설명하기로 한다. 즉, 본 발명의 실시 예에서 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이다.
상기 플로팅 바디(55F)는 리세스 영역(55R)을 갖는 것이 바람직하다. 상기 리세스 영역(55R)은 상기 소스 영역(71) 및 상기 드레인 영역(72) 사이에 배치되 며, 상기 플로팅 바디(55F)를 가로지르도록 배치된다. 상기 리세스 영역(55R)의 바닥면은 상기 소스 영역(71) 및 상기 드레인 영역(72)의 하부면들 보다 아래 레벨에 위치하는 것이 바람직하다.
상기 게이트전극(67)은 상기 리세스 영역(55R)을 채우도록 배치되는 것이 바람직하다. 즉, 상기 게이트전극(67)의 하부면은 상기 소스 영역(71) 및 상기 드레인 영역(72)의 하부면들 보다 아래 레벨에 위치할 수 있다. 상기 게이트유전막(65)은 상기 게이트전극(67) 및 상기 플로팅 바디(55F) 사이에 개재될 수 있다. 상기 게이트유전막(65)은 연장되어 상기 소스 영역(71) 및 상기 드레인 영역(72) 상을 덮을 수 있다. 즉, 상기 게이트유전막(65)은 상기 리세스 영역(55R)의 내벽을 정합하게(conformably) 덮을 수 있다. 상기 게이트전극(67)은 폴리실리콘과 같은 도전성물질일 수 있다. 상기 게이트유전막(65)은 실리콘산화막과 같은 유전막일 수 있다.
상기 반도체기판(51) 상에 소자분리막(57)이 제공될 수 있다. 상기 소자분리막(57)은 상기 장벽층(53) 및 상기 플로팅 바디(55F)와 접촉하도록 배치될 수 있다. 또한, 상기 소자분리막(57)의 하부면은 상기 장벽층(53)의 상부면과 같은 레벨 또는 상기 장벽층(53)의 상부면 보다 아래 레벨에 위치하는 것이 바람직하다. 이에 더하여, 상기 소자분리막(57)의 상부면은 상기 플로팅 바디(55F)의 상부면 보다 상부 레벨에 위치하는 것이 바람직하다. 또한, 상기 소자분리막(57)의 상부면은 상기 소스 영역(71) 및 상기 드레인 영역(72)의 상부면들과 실질적으로 같은 레벨에 위치할 수 있다. 상기 소자분리막(57)은 실리콘산화막과 같은 절연막일 수 있다.
이에 따라, 상기 플로팅 바디(55F)는 상기 장벽층(53), 상기 소자분리막(57), 상기 게이트유전막(65), 상기 소스 영역(71) 및 상기 드레인 영역(72)에 의하여 전기적으로 고립된다.
상기 게이트전극(67)은 연장되어 워드라인(WL)에 접속될 수 있다. 상기 소스 영역(71)은 연장되어 소스라인(S)에 접속될 수 있다. 상기 드레인 영역(72)은 연장되어 드레인라인(D)에 접속될 수 있다. 또한, 상기 드레인라인(D)은 비트라인(도시하지 않음)에 전기적으로 접속될 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 상기 단일 트랜지스터 플로팅 바디 디램 셀은 상기 리세스 채널 트랜지스터를 구비한다. 상기 리세스 채널 트랜지스터는 상기 리세스 영역(55R)을 갖는 상기 플로팅 바디(55F)를 포함한다. 상기 리세스 영역(55R)을 갖는 상기 플로팅 바디(55F)에 의하여 상대적으로 긴 유효채널길이가 제공될 수 있다. 즉, 상기 리세스 영역(55R)을 갖는 상기 플로팅 바디(55F)는 종래의 평판 트랜지스터에 비하여 상대적으로 긴 유효채널길이를 갖는다.
상기 상대적으로 긴 유효채널길이는 단 채널 효과(short channel effect)에 기인하는 동작방해의 예방에 상대적으로 유리하다. 예를 들면, 상기 단 채널 효과에는 드레인 유기 장벽감소(drain induced barrier lowering; DIBL) 및 써브-쓰레숄드 스윙(sub-threshold swing)을 들 수 있다. 상기 유효채널길이가 짧을수록 상기 드레인 유기 장벽감소(DIBL)의 영향으로 인하여 문턱전압에 의한 드레인 전류의 제어가 어렵게 된다. 또한 상기 유효채널길이가 짧을수록 상기 써브-쓰레숄드 스윙(sub-threshold swing)의 영향으로 인하여 트랜지스터의 턴 오프(turn-off)가 어렵 게 된다. 이에 반하여, 상기 리세스 영역(55R)을 갖는 상기 플로팅 바디(55F)는 상기 드레인 유기 장벽감소(DIBL) 및 상기 써브-쓰레숄드 스윙에 의한 동작방해를 효과적으로 방지할 수 있다.
결론적으로, 상기 리세스 채널 트랜지스터는 상기 평판 트랜지스터에 비하여 상대적으로 작은 평면 내에 구현할 수 있다. 즉, 상기 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀은 종래기술에 비하여 고집적화에 유리하다.
이제 도 8을 다시 참조하여 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 동작 방법들을 설명하기로 한다.
도 8을 참조하면, 상기 장벽층(53)이 N형의 고농도 불순물영역인 경우, 상기 단일 트랜지스터 플로팅 바디 디램 셀의 동작이 설명될 수 있다. 이 경우, 본 발명의 실시 예에서 설명된 바와 같이 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이다.
먼저, 상기 단일 트랜지스터 플로팅 바디 디램 셀에 쓰기 동작 및 지우기 동작, 즉 상기 데이터를 기록하는 경우를 설명하기로 한다. 상기 쓰기 동작은 논리 데이터 "1"을 기록하는 것일 수 있다. 또한, 상기 지우기 동작은 논리 데이터 "0"을 기록하는 것일 수 있다.
상기 쓰기 동작은 핫 캐리어 주입(hot carrier injection; HCI)을 이용하여 수행할 수 있다. 구체적으로, 상기 소스 영역(71)을 접지시킨다. 상기 게이트전극 (67)에 문턱전압 이상의 워드라인 프로그램 전압을 인가한다. 상기 드레인 영역(72)에 비트라인 프로그램 전압을 인가한다.
상기 쓰기동작은 상기 드레인 영역(72) 근처의 상기 플로팅 바디(55F) 내에서 캐리어 쌍들을 발생시킨다. 상기 캐리어 쌍들은 전자들(electrons) 및 정공들(holes)을 포함한다. 상기 전자들(electrons)은 상기 소스 영역(71) 및 상기 드레인 영역(72)을 통하여 소거된다. 반면, 상기 정공들(holes)은 상기 플로팅 바디(55F) 내에 축적(accumulation)된다. 상기 축적된 정공들(H)은 상기 플로팅 바디(55F)의 전위를 상승시킨다. 상기 플로팅 바디(55F)의 전위 상승에 의하여 상기 문턱전압은 낮아질 수 있다.
다른 방법으로, 상기 쓰기 동작은 밴드 간 터널링(band to band tunneling)을 이용하여 수행할 수도 있다. 구체적으로, 상기 게이트전극(67)에 음(negative)의 워드라인 프로그램 전압을 인가한다. 상기 소스 영역(71) 및 상기 드레인 영역(72)에 양(positive)의 프로그램 전압을 인가한다. 그 결과, 상기 소스 영역(71) 및 상기 드레인 영역(72) 근처의 상기 플로팅 바디(55F) 내에 캐리어 쌍들이 발생한다. 상기 캐리어 쌍들은 전자들(electrons) 및 정공들(holes)을 포함한다. 상기 전자들(electrons)은 상기 소스 영역(71) 및 상기 드레인 영역(72)을 통하여 소거된다. 반면, 상기 정공들(holes)은 상기 플로팅 바디(55F) 내에 축적(accumulation)된다. 상기 축적된 정공들(H)은 상기 플로팅 바디(55F)의 전위를 상승시킨다. 상기 플로팅 바디(55F)의 전위 상승에 의하여 상기 문턱전압은 낮아질 수 있다.
상기 지우기 동작은 터널링(tunneling)을 이용할 수 있다. 구체적으로, 상기 소스 영역(71)을 접지시킨다. 상기 게이트전극(67)에 양(positive)의 워드라인 지우기 전압을 인가한다. 상기 드레인 영역(72)에 음(negative)의 비트라인 지우기 전압을 인가한다. 상기 지우기 동작은 상기 축적된 정공들(H)이 상기 드레인 영역(72)을 통하여 소거될 수 있도록 한다. 상기 지우기 동작은 상기 플로팅 바디(55F)의 전위를 상대적으로 하강시킨다. 상기 플로팅 바디(55F)의 전위 하강에 의하여 상기 문턱전압은 상대적으로 높아질 수 있다.
이제, 상기 단일 트랜지스터 플로팅 바디 디램 셀에 읽기 동작을 수행하는 방법을 설명하기로 한다.
상기 읽기 동작은 상기 소스 영역(71)을 접지시키는 것을 포함한다. 상기 게이트전극(67)에 상기 워드라인 프로그램 전압보다 낮은 워드라인 읽기 전압을 인가한다. 상기 드레인 영역(72)에 상기 비트라인 프로그램 전압보다 낮은 비트라인 읽기 전압을 인가한다. 상기 읽기 동작은 상기 플로팅 바디(55F)를 통하여 드레인 전류가 흐를 수 있게 한다. 상기 드레인 전류는 상기 플로팅 바디(55F) 내에 존재하는 상기 축적된 정공들(H)의 양에 따라 다르게 나타날 수 있다. 예를 들면, 상기 플로팅 바디(55F) 내에 상기 축적된 정공들(H)이 존재하는 경우, 상기 읽기 동작에 의하여 상기 드레인 전류가 흐를 것이다. 이와 반대로, 상기 플로팅 바디(55F) 내에 상기 축적된 정공들(H)이 존재하지 않는 경우, 상기 읽기 동작에 의하여 상대적으로 작은 양의 드레인 전류가 흐를 것이다. 상기 드레인 전류를 감지하여 상기 단일 트랜지스터 플로팅 바디 디램 셀에 저장된 데이터를 판독할 수 있다.
도 9는 본 발명에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 다른 동작 방법들을 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 장벽층(53)이 상기 매립 산화막(buried oxide layer)과 같은 상기 산화막인 경우, 상기 단일 트랜지스터 플로팅 바디 디램 셀의 동작이 설명될 수 있다. 본 발명의 실시 예에서 설명된 바와 같이, 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이다. 이어서, 도 8을 통하여 설명된 것과 같은 방법으로 상기 단일 트랜지스터 플로팅 바디 디램 셀의 쓰기 동작, 지우기 동작 및 읽기 동작을 수행할 수 있다.
다른 방법으로, 상기 장벽층(53)이 상기 산화막인 경우, 상기 반도체기판(51)은 상기 백 게이트 바이어스 전원(BG)에 전기적으로 연결될 수 있다. 이 경우, 상기 백 게이트 바이어스 전원(BG)에 의하여 음(negative)의 전압이 상기 반도체기판(51)에 인가될 수 있다. 또한, 도 8을 통하여 설명된 것과 같은 방법으로 상기 단일 트랜지스터 플로팅 바디 디램 셀의 쓰기 동작, 지우기 동작 및 읽기 동작을 수행할 수 있다. 이 경우에, 상기 백 게이트 바이어스 전원(BG)은 상기 축적된 정공들(H)의 보존시간(retention time)을 상대적으로 연장해주는 역할을 할 수 있다.
이제, 도 2 내지 도 7을 참조하여 본 발명의 실시 예들에 따른 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)의 제조방법들을 설명하기로 한다.
도 2를 참조하면, 상기 단일 트랜지스터 플로팅 바디 디램 셀의 제조방법들 은 반도체기판(51) 상에 장벽층(barrier layer; 53)을 형성하는 단계를 포함한다. 상기 장벽층(53)은 매립 산화막(buried oxide layer)과 같은 산화막으로 형성할 수 있다. 상기 장벽층(53) 상에 바디 층(55)을 형성한다. 상기 장벽층(53) 및 상기 바디 층(55)은 공지의 에스오아이(silicon on insulator; SOI) 기판 형성기술을 이용하여 형성할 수 있다. 예를 들면, 상기 바디 층(55)은 에피택시(epitaxy) 법에 의한 단결정실리콘으로 형성할 수 있다.
다른 방법으로, 상기 장벽층(53)은 상기 반도체기판(51)의 소정깊이에 제 1 도전형의 불순물 이온들을 주입하여 형성할 수도 있다. 이 경우, 상기 반도체기판(51)의 소정깊이에 상기 제 1 도전형의 고농도 불순물 영역으로 형성된 상기 장벽층(53)이 형성될 수 있다. 상기 장벽층(53)을 형성하는 동안 상기 장벽층(53) 상에 상기 바디 층(55)이 형성된다. 여기서, 상기 반도체기판(51)은 상기 제 1 도전형과 다른 제 2 도전형을 갖는 실리콘기판일 수 있다. 이 경우, 상기 바디 층(55)은 상기 제 2 도전형을 갖도록 형성될 수 있다.
상기 바디 층(55)은 상기 장벽층(53)에 의하여 전기적으로 고립될 수 있다.
상기 제 1 도전형은 N형 또는 P형일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과 다른 도전형이다. 그리고 본 발명의 실시 예에서 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이다. 즉, 상기 바디 층(55)은 P형의 불순물 이온들을 갖도록 형성될 수 있다.
도 3을 참조하면, 상기 바디 층(55) 내에 소자분리막(57)을 형성할 수 있다.
구체적으로, 상기 바디 층(55)을 갖는 반도체기판(51) 상에 트렌치 마스크패 턴(도시하지 않음)을 형성할 수 있다. 상기 트렌치 마스크패턴을 식각마스크로 이용하여 상기 바디 층(55) 및 상기 장벽층(53)을 선택적으로 식각하여 플로팅 바디 영역(55')을 한정하는 소자분리 트렌치를 형성할 수 있다. 상기 소자분리 트렌치는 상기 바디 층(55)을 완전히 관통하여 상기 장벽층(53)을 노출시키도록 형성할 수 있다. 이에 더하여, 상기 소자분리 트렌치는 상기 바디 층(55) 및 상기 장벽층(53)을 한꺼번에 관통하여 상기 반도체기판(51)을 노출시키도록 형성할 수도 있다. 상기 소자분리 트렌치를 채우는 상기 소자분리막(57)을 형성할 수 있다. 이어서 상기 트렌치 마스크패턴을 제거하여 상기 플로팅 바디 영역(55')의 상부면을 노출시킨다. 상기 소자분리막(57)은 고밀도 플라즈마 산화막(high density plasma oxide) 또는 화학기상증착방법에 의한 실리콘산화막과 같은 절연막으로 형성할 수 있다.
상기 소자분리막(57)의 하부면은 상기 플로팅 바디 영역(55')을 완전히 관통하여 상기 장벽층(53)의 상부면 보다 아래 레벨에 위치하도록 형성하는 것이 바람직하다. 예를 들면, 상기 소자분리막(57)의 하부면은 상기 플로팅 바디 영역(55')을 완전히 관통하여 상기 장벽층(53)의 상부면에 접촉하도록 형성할 수 있다. 또한, 상기 소자분리막(57)의 하부면은 상기 플로팅 바디 영역(55') 및 상기 장벽층(53)을 한꺼번에 관통하여 상기 반도체기판(51)의 상부면에 접촉하도록 형성할 수도 있다. 상기 소자분리막(57)의 상부면은 상기 플로팅 바디 영역(55')의 상부면과 실질적으로 동일한 레벨에 형성될 수 있다.
그 결과, 상기 플로팅 바디 영역(55')은 상기 장벽층(53) 및 상기 소자분리막(57)에 의하여 전기적으로 고립될 수 있다.
도 4를 참조하면, 상기 소자분리막(57)을 갖는 반도체기판(51) 상에 리세스 마스크패턴(59)을 형성할 수 있다. 상기 리세스 마스크패턴(59)은 상기 플로팅 바디 영역(55')과 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 리세스 마스크패턴(59)은 화학기상증착방법에 의한 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 리세스 마스크패턴(59)을 식각마스크로 이용하여 상기 플로팅 바디 영역(55')을 부분적으로 제거하여 리세스 영역(55R)을 형성한다. 상기 리세스 영역(55R)은 상기 플로팅 바디 영역(55')을 가로지르도록 형성할 수 있다. 다음, 상기 리세스 마스크패턴(59)을 제거하여 상기 플로팅 바디 영역(55')을 노출시킨다.
도 5를 참조하면, 상기 리세스 영역(55R)을 갖는 반도체기판(51) 상에 희생막(61)을 형성할 수 있다. 상기 희생막(61)은 상기 리세스 영역(55R)의 내벽 및 상기 플로팅 바디 영역(55')의 상부면을 정합하게(conformably) 덮도록 형성하는 것이 바람직하다. 상기 희생막(61)은 실리콘산화막과 같은 산화막으로 형성할 수 있다. 이어서, 상기 플로팅 바디 영역(55') 내에 채널이온들을 주입할 수 있다. 상기 채널이온들은 상기 제 2 도전형의 불순물 이온들일 수 있다. 상기 채널이온들을 주입하는 공정은 다양한 이온주입 에너지 및 이온주입 각도를 이용할 수 있다. 상기 희생막(61)은 상기 채널이온들을 주입하는 동안 상기 플로팅 바디 영역(55')이 손상되는 것을 방지해주는 역할을 할 수 있다. 다음, 상기 희생막(61)을 제거하여 상기 플로팅 바디 영역(55')을 노출시킨다.
도 6을 참조하면, 상기 플로팅 바디 영역(55') 상에 게이트유전막(65)을 형 성할 수 있다. 상기 게이트유전막(65)은 상기 리세스 영역(55R)의 내벽을 정합하게(conformably) 덮도록 형성하는 것이 바람직하다. 상기 게이트유전막(65)은 실리콘산화막, 금속산화막, 실리콘질화막 및 실리콘산질화막으로 이루어진 유전막그룹에서 선택된 하나의 물질막으로 형성할 수 있다. 또한, 상기 게이트유전막(65)은 상기 유전막그룹에서 선택된 2개 이상의 다층막으로 형성할 수도 있다. 예를 들면, 상기 게이트유전막(65)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 이 경우, 상기 게이트유전막(65)은 상기 플로팅 바디 영역(55')의 노출면에 만 형성될 수 있다. 반면, 상기 소자분리막(57) 상에는 상기 열 산화 방법에 의한 실리콘산화막의 형성이 억제될 수 있다. 이와는 달리, 상기 게이트유전막(65)은 화학기상증착 방법에 의한 실리콘산화막으로 형성할 수도 있다. 이 경우, 상기 게이트유전막(65)은 상기 반도체기판(51) 전면 상에 형성될 수 있다. 다른 방법으로, 상기 게이트유전막(65)은 원자 층 증착 방법으로 형성할 수도 있다.
이어서, 상기 리세스 영역(55R)의 내부를 채우는 게이트전극(67)을 형성할 수 있다. 구체적으로, 상기 게이트유전막(65)을 갖는 반도체기판(51) 상에 게이트도전막을 형성할 수 있다. 상기 게이트도전막은 상기 리세스 영역(55R)의 내부를 채우고 상기 반도체기판(51) 전면 상을 덮도록 형성할 수 있다. 상기 게이트도전막은 폴리실리콘 또는 금속과 같은 도전성물질로 형성할 수 있다. 상기 게이트도전막을 평탄화하여 상기 게이트전극(67)을 형성할 수 있다. 상기 게이트도전막을 평탄화하는 공정은 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백 공정이 적용될 수 있다.
도 7을 참조하면, 상기 게이트전극(67) 및 상기 소자분리막(57)을 이온주입 마스크로 사용하여 상기 플로팅 바디 영역(55') 내에 상기 제 1 도전형의 불순물 이온들을 주입하여 소스 영역(71) 및 드레인 영역(72)을 형성한다. 그 결과, 상기 소스 영역(71) 및 상기 드레인 영역(72)의 하부에 플로팅 바디(55F)가 한정된다. 상기 소스 영역(71) 및 상기 드레인 영역(72)의 바닥면들은 상기 게이트전극(67)의 하부면 보다 상부레벨에 위치하도록 형성하는 것이 바람직하다. 즉, 상기 리세스 영역(55R)의 바닥면은 상기 소스 영역(71) 및 상기 드레인 영역(72)의 바닥면들 보다 하부레벨에 위치할 수 있다.
결과적으로, 상기 플로팅 바디(55F)는 상기 리세스 영역(55R)에 의하여 상대적으로 긴 유효채널길이를 갖는다. 상기 리세스 영역(55R)의 깊이가 깊을수록 상기 유효채널길이는 더욱 길어진다.
이후, 상기 게이트전극(67), 상기 소스 영역(71) 및 상기 드레인 영역(72)을 갖는 반도체기판(51) 상에 층간절연막 및 워드라인 형성과 같은 공지의 반도체공정기술을 이용하여 상기 단일 트랜지스터 플로팅 바디 디램 셀을 제조할 수 있다.
이에 더하여, 상기 장벽층(53)이 상기 산화막으로 형성된 경우, 상기 반도체기판(51)은 백 게이트 바이어스 전원(back gate bias voltage source; 도시하지 않음)에 전기적으로 연결되도록 할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명의 범위에는 상기 리세스 채널 트랜지스터가 PMOS인 경우 또한 포함될 수 있다.
상술한 바와 같이 본 발명에 따르면, 리세스 채널 트랜지스터를 갖는 단일 트랜지스터 플로팅 바디 디램 셀이 제공된다. 상기 리세스 채널 트랜지스터는 리세스 영역을 갖는 플로팅 바디를 구비한다. 상기 리세스 영역을 갖는 상기 플로팅 바디는 종래의 평판 트랜지스터에 비하여 상대적으로 긴 유효채널길이를 갖는다. 이에 따라, 상기 리세스 채널 트랜지스터는 상기 평판 트랜지스터에 비하여 고집적화에 유리한 구조를 갖는다. 결론적으로, 고집적화에 유리한 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 구현할 수 있다.

Claims (19)

  1. 반도체기판;
    상기 반도체기판 상에 배치된 장벽층(barrier layer);
    상기 장벽층 상에 배치되되, 제 1 도전형의 소스 영역, 상기 소스 영역과 이격되어 배치된 상기 제 1 도전형의 드레인 영역, 상기 소스 영역 및 상기 드레인 영역 하부에 배치된 제 2 도전형의 플로팅 바디, 상기 소스 영역 및 상기 드레인 영역 사이에 배치되며 상기 플로팅 바디를 가로지르는 리세스 영역, 및 상기 리세스 영역을 채우는 게이트전극을 갖는 리세스 채널 트랜지스터(recess channel transistor); 및
    상기 플로팅 바디 내에 형성된 전하 저장 영역(charge storage region)을 포함하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  2. 제 1 항에 있어서,
    상기 반도체기판 상에 배치되고 상기 장벽층 및 상기 플로팅 바디와 접촉하는 소자분리막을 더 포함하되, 상기 소자분리막의 하부면은 상기 장벽층의 상부면과 같은 레벨 또는 상기 장벽층의 상부면 보다 아래 레벨에 위치하고, 상기 소자분리막의 상부면은 상기 플로팅 바디의 상부면 보다 상부 레벨에 위치하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  3. 제 1 항에 있어서,
    상기 리세스 영역의 바닥면은 상기 소스 영역 및 상기 드레인 영역의 하부면들 보다 아래 레벨에 위치하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  4. 제 1 항에 있어서,
    상기 리세스 채널 트랜지스터는
    상기 게이트전극 및 상기 플로팅 바디 사이에 개재된 게이트유전막을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  5. 제 1 항에 있어서,
    상기 게이트전극의 하부면은 상기 소스 영역 및 상기 드레인 영역의 하부면들 보다 아래 레벨에 위치하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  6. 제 1 항에 있어서,
    상기 제 1 도전형은 N형이고 상기 제 2 도전형은 P형인 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  7. 제 1 항에 있어서,
    상기 제 1 도전형은 P형이고 상기 제 2 도전형은 N형인 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  8. 제 1 항에 있어서,
    상기 장벽층은 상기 제 1 도전형의 고농도 불순물영역 또는 산화막(oxide layer)인 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell).
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체기판 상에 장벽층(barrier layer)을 형성하고,
    상기 장벽층 상에 바디 층을 형성하고,
    상기 바디 층 내에 플로팅 바디 영역을 한정하는 소자분리막을 형성하고,
    상기 플로팅 바디 영역을 가로지르는 리세스 영역을 형성하고,
    상기 리세스 영역을 채우는 절연된 게이트전극을 형성하고,
    상기 플로팅 바디 영역에 제 1 도전형의 불순물 이온들을 주입하여 플로팅 바디를 한정하는 소스 영역 및 드레인 영역을 형성하되, 상기 소스 영역 및 상기 드레인 영역의 바닥표면들은 상기 절연된 게이트전극의 바닥표면보다 상부레벨에 위치하고, 상기 플로팅 바디 내에는 전하 저장 영역(charge storage region)이 형성되는 것을 포함하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
  14. 제 13 항에 있어서,
    상기 장벽층은 상기 반도체기판 내에 상기 제 1 도전형의 불순물이온들을 주입하여 형성하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
  15. 제 13 항에 있어서,
    상기 장벽층은 산화막으로 형성하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
  16. 제 13 항에 있어서,
    상기 소자분리막은 상기 장벽층 및 상기 플로팅 바디 영역과 접촉하고, 상기 소자분리막의 하부면은 상기 장벽층의 상부면과 같은 레벨 또는 상기 장벽층의 상부면 보다 아래 레벨에 위치하도록 형성하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
  17. 제 13 항에 있어서,
    상기 리세스 영역을 형성한 후
    상기 플로팅 바디 영역 상을 덮는 희생막을 형성하는 단계;
    상기 플로팅 바디 영역 내에 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 주입하는 단계; 및
    상기 희생막을 제거하는 단계를 더 포함하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
  18. 제 17 항에 있어서,
    상기 희생막은 실리콘산화막으로 형성하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
  19. 제 13 항에 있어서,
    상기 절연된 게이트전극을 형성하는 것은
    상기 리세스 영역의 내벽을 정합하게(conformably) 덮는 게이트유전막을 형성하는 단계;
    상기 게이트유전막을 갖는 상기 리세스 영역을 완전히 채우며, 상기 반도체기판 전면상을 덮는 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell) 제조방법.
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