KR100773355B1 - 소오스 및 드레인 영역들 및 벌크 영역 사이의 절연영역들을 갖는 단일 트랜지스터 메모리 셀 및 그 제조방법 - Google Patents

소오스 및 드레인 영역들 및 벌크 영역 사이의 절연영역들을 갖는 단일 트랜지스터 메모리 셀 및 그 제조방법 Download PDF

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Abstract

리세스된 채널 영역을 갖는 단일 트랜지스터 메모리 셀이 제공된다. 상기 단일 트랜지스터 메모리 셀은 반도체 기판 상에 활성 반도체 패턴이 제공된다. 상기 활성 반도체 패턴은 차례로 적층된 벌크 영역 및 불순물 영역을 구비하고 상기 반도체 기판으로부터 절연된다. 상기 불순물 영역을 관통하는 리세스 영역이 제공된다. 상기 리세스 영역은 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시킨다. 또한 상기 리세스 영역은 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 측벽들을 갖는다. 상기 소오스 영역 및 상기 벌크 영역 사이에 제1 절연 영역이 제공되고, 상기 제1 절연 영역은 상기 제1 측벽으로부터 이격된다. 상기 드레인 영역 및 상기 벌크 영역 사이에 제2 절연 영역이 제공되고, 상기 제2 절연 영역은 상기 제2 측벽으로부터 이격된다. 상기 리세스 영역은 게이트 전극으로 채워진다. 상기 메모리 셀의 제조방법 또한 제공된다.

Description

소오스 및 드레인 영역들 및 벌크 영역 사이의 절연 영역들을 갖는 단일 트랜지스터 메모리 셀 및 그 제조방법{Single transistor memory cell having insulation regions between source and drain regions and a bulk region and method of fabricating the same}
도 1은 종래의 단일 트랜지스터 메모리 셀을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀을 도시한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀을 프로그램시키는 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀을 소거시키는 방법을 설명하기 위한 단면도이다.
도 6 내지 도 14는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 소오스 및 드레인 영역들 및 벌크 영역 사이의 절연 영역들을 갖는 단일 트랜지스터 메모리 셀 및 그 제조방법에 관한 것이다.
일반적으로, 디램 소자의 단위 셀은 하나의 셀 커패시터 및 하나의 억세스 트랜지스터를 포함한다. 상기 셀 커패시터는 상기 억세스 트랜지스터의 소오스/드레인 영역들중 어느 하나에 전기적으로 접속된 스토리지 전극을 구비하고, 상기 스토리지 전극은 데이터에 상응하는 전하들이 저장되는 전극으로서 사용된다. 상기 디램 소자의 집적도가 증가하면, 상기 스토리지 전극이 차지하는 면적은 감소할 수 있다. 따라서, 고성능 및 고집적 디램 소자(high performance and highly integrated DRAM device)를 구현하기 위해서는 상기 스토리지 전극을 3차원 형태로 형성하여 주어진 평면적 내에서 상기 스토리지 전극의 표면적을 증가시켜야 한다. 그러나, 3차원 형태의 스토리지 전극을 형성하기 위해서는 복잡하고 어려운 공정이 요구될 수 있다.
최근에, 셀 커패시터 없는 단일 트랜지스터 디램 셀(capacitor-less single transistor DRAM cell)이 제안된 바 있다. 상기 단일 트랜지스터 디램 셀은 IEEE가 주관하는 2005년 VLSI 테크놀로지 심포지움(IEEE Symposium on VLSI Technology Digest of Technical Papers, pp. 38-39 (2005))에서 "저가 디램 응용을 위하여 90나노미터의 씨모스 제조기술을 사용하여 제작된 소형 단일 트랜지스터 벌크 디바이스(Scaled 1T-bulk devices built with CMOS 90nm technology for low-cost eDRAM applications)"라는 제목으로 알 라니카(R. Ranica)에 의한 논문(article)에 개시 되어 있다. 도 1은 라니카(Ranica)의 논문에 개시된 단일 트랜지스터 디램 셀의 단면도이다.
도 1을 참조하면, 반도체 기판(1) 내에 깊은 n웰(3)이 제공되고, 상기 깊은 n웰(3) 내에 포켓 p웰(5)이 제공된다. 상기 포켓 p웰(5)의 소정영역 내에 소자분리막(7)이 제공되어 상기 포켓 p웰(5)의 일 부분으로 이루어진 활성영역(5a)을 한정한다. 상기 소자분리막(7)은 상기 포켓 p웰(5)을 관통하여 상기 깊은 n웰(3)에 접촉하도록 제공된다. 그 결과, 상기 활성영역(5a)은 상기 소자분리막(7) 및 상기 깊은 n웰(3)에 의해 둘러싸여져 전기적으로 플로팅된(floated) 벌크 영역으로 작용한다.
상기 벌크 영역(5a)의 양 단들 내에 각각 소오스 영역(16s) 및 드레인 영역(16d)이 제공되고, 상기 소오스/드레인 영역들(16s, 16d) 사이의 벌크 영역(5a) 상부에 게이트 패턴(10)이 배치된다. 상기 게이트 패턴(10)은 차례로 적층된 게이트 절연막(8) 및 게이트 전극(9)을 포함한다. 상기 게이트 패턴(10)의 측벽 상에 스페이서(13)가 제공될 수 있다. 상기 소오스 영역(16s)은 상기 게이트 패턴(10)으로부터 이격된 고농도 소오스 영역(15s) 및 상기 고농도 소오스 영역(15s)으로부터 연장한 저농도 소오스 영역(11s)을 포함할 수 있고, 상기 드레인 영역(16d)은 상기 게이트 패턴(10)으로부터 이격된 고농도 드레인 영역(15d) 및 상기 고농도 드레인 영역(15d)으로부터 연장한 저농도 드레인 영역(11d)을 포함할 수 있다. 상기 저농도 소오스/드레인 영역들(11s, 11d)은 상기 스페이서(13) 하부에 위치할 수 있다.
라니카(Ranica)에 따르면, 상기 소오스/드레인 영역들(16s, 16d)은 도 1에 도시된 바와 같이 상기 활성영역(5a), 즉 상기 벌크 영역의 두께보다 작은 깊이를 갖는다. 따라서, 상기 벌크 영역(5a)은 상기 소오스/드레인 영역들(16s, 16d)의 하부에도 존재하여 극대화된 부피(maximized volume)를 가질 수 있다. 그 결과, 프로그램 동작 동안 상기 벌크 영역(5a) 내에 저장되는 정공들의 수가 극대화되어 데이터 "1" 상태를 안정화시킬 수 있다. 그러나, 상기 소오스/드레인 영역들(16s, 16d)이 큰 접합 면적들(large junction areas)을 가지면, 상기 벌크 영역(5a) 내에 저장된 정공들은 상기 프로그램 동작 후에 상기 소오스/드레인 영역들(16s, 16d) 내의 전자들과 재결합하여 짧은 시간 내에 소멸될 수 있다. 즉, 도 1에 보여진 단일 트랜지스터 디램 셀은 불량한 데이터 유지 특성(poor data retention characteristic)을 보일 수 있다.
더 나아가서, 상기 소오스/드레인 영역들(16s, 16d)이 큰 접합 면적들을 가지면, 상기 소오스/드레인 영역들(16s, 16d)의 접합 커패시턴스(Cs, Cd) 역시 증가한다. 이 경우에, 상기 드레인 영역(16d)에 전기적으로 접속된 비트 라인의 로딩 커패시턴스가 증가하여 상기 단일 트랜지스터 디램 셀의 동작 속도(operating speed)를 저하시킴과 아울러서 데이터 센싱 마진을 감소시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역들의 접합 면적들의 감소와 함께 벌크 영역의 체적을 극대화시킴으로써 데이터 유지 특성의 개선과 함께 데이터 센싱 마진을 증가시키기에 접합한 단일 트랜지스터 메모리 셀 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 리세스된 채널 영역을 갖는 단일 트랜지스터 메모리 셀이 제공된다. 상기 단일 트랜지스터 메모리 셀은 반도체 기판 상에 차례로 적층된 벌크 영역 및 불순물 영역을 구비하는 활성 반도체 패턴을 포함한다. 상기 활성 반도체 패턴은 상기 반도체 기판으로부터 절연된다. 상기 불순물 영역을 관통하는 리세스 영역이 제공된다. 상기 리세스 영역은 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시킨다. 상기 리세스 영역은 또한 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 측벽들을 갖는다. 상기 소오스 영역 및 상기 벌크 영역 사이에 제1 절연 영역이 개재되고, 상기 제1 절연 영역은 상기 제1 측벽으로부터 이격된다. 상기 드레인 영역 및 상기 벌크 영역 사이에 제2 절연 영역이 개재되고, 상기 제2 절연 영역은 상기 제2 측벽으로부터 이격된다. 상기 리세스 영역은 게이트 전극으로 채워진다.
본 발명의 일 실시예에서, 상기 불순물 영역은 상기 벌크 영역과 다른 도전형을 가질 수 있다.
다른 실시예에서, 상기 제1 및 제2 절연 영역들은 빈 공간들(empty spaces) 또는 절연막 패턴들일 수 있다.
또 다른 실시예에서, 상기 벌크 영역은 차례로 적층된 하부 벌크 영역 및 상부 벌크 영역을 포함할 수 있다. 상기 하부 벌크 영역은 상기 상부 벌크 영역보다 높은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 게이트 전극은 상기 불순물 영역의 표면 보다 높 은 돌출부를 구비할 수 있다. 상기 게이트 전극의 상기 돌출부의 측벽들 상에 스페이서가 제공될 수 있다. 상기 제1 절연 영역은 상기 제1 절연 영역 및 상기 제1 측벽 사이의 상기 벌크 영역으로 이루어진 제1 벌크 영역을 한정할 수 있고, 상기 제2 절연 영역은 상기 제2 절연 영역 및 상기 제2 측벽 사이의 상기 벌크 영역으로 이루어진 제2 벌크 영역을 한정할 수 있다. 상기 제1 및 제2 벌크 영역들은 상기 스페이서와 자기정렬될 수 있다.
또 다른 실시예에서, 상기 게이트 전극 및 상기 리세스 영역의 내벽들 사이에 게이트 절연막이 개재될 수 있다.
또 다른 실시예에서, 상기 반도체 기판, 상기 소오스/드레인 영역들 및 상기 게이트 전극을 덮도록 절연막이 제공될 수 있다. 상기 절연막 상에 배면 게이트 배선(back gate interconnection)이 배치될 수 있다. 상기 배면 게이트 배선은 상기 절연막을 관통하는 배면 게이트 콘택홀을 통하여 상기 반도체 기판에 전기적으로 접속된다.
본 발명의 다른 양태에 따르면, 리세스된 채널 영역을 갖는 단일 트랜지스터 메모리 셀을 제조하는 방법이 제공된다. 상기 방법은 반도체 기판 상에 소자분리막에 의해 둘러싸여진 활성 반도체 패턴을 형성하는 것을 포함한다. 상기 활성 반도체 패턴은 차례로 적층된 벌크 영역 및 불순물 영역을 구비하도록 형성된다. 상기 불순물 영역을 관통하는 게이트 패턴을 형성한다. 상기 게이트 패턴은 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시킨다. 상기 게이트 패턴의 측벽들 상에 스페이서를 형성한다. 상기 게이트 패턴 및 상기 스페이서를 이 온주입 마스크들로 사용하여 상기 벌크 영역 내로 희생 불순물 이온들을 주입하여 상기 소오스 영역 및 상기 드레인 영역 하부에 각각 제1 및 제2 희생 불순물층들을 형성한다. 상기 소자분리막을 식각하여 상기 제1 및 제2 희생 불순물층들을 노출시킨다. 상기 제1 및 제2 희생 불순물층들을 제거하여 상기 소오스 영역 및 상기 드레인 영역의 하부면들을 각각 노출시키는 제1 및 제2 언더컷 영역들을 형성하고, 상기 제1 및 제2 언더컷 영역들을 갖는 기판 상에 절연막을 형성한다.
본 발명의 일 실시예에서, 상기 활성 반도체 패턴을 형성하는 것은 차례로 적층된 지지기판, 매립 절연막 및 반도체 바디층을 갖는 에스오아이 기판을 준비하는 것과, 상기 반도체 바디층의 소정영역 내에 상기 매립 절연막과 접촉하는 소자분리막을 형성하여 고립된 반도체 바디 패턴을 한정하는 것과, 상기 반도체 바디 패턴의 표면에 불순물 영역을 형성하여 상기 불순물 영역 하부에 벌크 영역을 한정하는 것을 포함할 수 있다.
다른 실시예에서, 상기 활성 반도체 패턴을 형성하는 것은 차례로 적층된 지지기판, 매립 절연막 및 반도체 바디층을 갖는 에스오아이 기판을 준비하는 것과, 상기 반도체 바디층의 표면에 불순물층을 형성하여 상기 불순물층 하부에 벌크층을 한정하는 것과, 상기 불순물층 및 상기 벌크층의 소정영역 내에 상기 매립 절연막과 접촉하는 소자분리막을 형성하여 차례로 적층된 벌크 영역 및 불순물 영역을 구비하는 고립된 반도체 바디 패턴을 한정하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 불순물 영역은 상기 벌크 영역과 다른 도전형을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 게이트 패턴을 형성하는 것은 상기 불순물 영역 및 상기 소자분리막을 덮으면서 상기 불순물 영역의 상부를 가로지르는 개구부를 갖는 마스크 패턴을 형성하는 것과, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 불순물 영역 및 상기 벌크 영역을 식각하여 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키는 리세스 영역을 형성하는 것과, 상기 리세스 영역의 바닥면 및 측벽들을 덮는 게이트 절연막을 형성하는 것과, 상기 게이트 절연막에 의해 둘러싸여진 상기 리세스 영역 및 상기 마스크 패턴의 개구부 내에 차례로 적층된 게이트 전극 및 캐핑 절연막 패턴을 형성하는 것과, 상기 마스크 패턴을 제거하여 상기 게이트 전극 및 상기 캐핑 절연막 패턴의 측벽을 노출시키는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 희생 불순물 이온들은 실리콘 게르마늄 이온들일 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 희생 불순물층들은 상기 벌크 영역의 바닥면보다 높은 바닥면들을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 희생 불순물층들은 상기 제1 희생 불순물층 및 상기 리세스 영역 사이의 제1 벌크 영역과 상기 제2 희생 불순물층 및 상기 리세스 영역 사이의 제2 벌크 영역을 한정하고, 상기 제1 및 제2 벌크 영역들은 상기 스페이서와 자기정렬될 수 있다.
또 다른 실시예에서, 상기 절연막은 상기 제1 및 제2 언더컷 영역들 내에 빈 공간들을 남기도록 형성될 수 있다.
또 다른 실시예에서, 상기 절연막은 상기 제1 및 제2 언더컷 영역들을 각각 채우도록 형성될 수 있다.
또 다른 실시예에서, 상기 절연막을 패터닝하여 상기 반도체 기판을 노출시키는 배면 게이트 콘택홀을 형성할 수 있고, 상기 절연막 상에 상기 배면 콘택홀을 통하여 상기 반도체 기판과 전기적으로 접속된 배면 게이트 배선을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀을 도시한 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(51) 상에 매립 절연막(53)이 적층되고, 상기 매립 절연막(53)의 일 부분 상에 활성 반도체 패턴(55a)이 제공된다. 상기 반도체 기판(51)은 에스오아이(SOI; silicon on insulator) 기판의 지지기판(supporting substrate)에 상응할 수 있다. 상기 활성 반도체 패턴(55a)은 차례로 적층된 벌크 영역(55c) 및 불순물 영역을 구비할 수 있다. 상기 불순물 영역은 상기 벌크 영역(55c)과 다른 도전형을 가질 수 있다. 예를 들면, 상기 벌크 영역(55c)이 p형 반도체인 경우에, 상기 불순물 영역은 n형 반도체일 수 있다.
상기 불순물 영역을 관통하면서 상기 벌크 영역(55c) 내로 연장하도록 리세스 영역(R)이 제공된다. 상기 리세스 영역(R)은 상기 불순물 영역을 서로 이격된 소오스 영역(61s) 및 드레인 영역(61d)으로 분할시킨다. 다시 말해서, 상기 리세스 영역(R)의 깊이는 상기 불순물 영역, 즉 상기 소오스/드레인 영역들(61s, 61d)의 두께보다 크고 상기 활성 반도체 패턴(55a)의 전체 두께보다 작을 수 있다. 또한, 상기 리세스 영역(R)은 상기 소오스 영역(61s) 및 드레인 영역(61d)에 각각 인접한 제1 및 제2 측벽들(SW1, SW2)을 구비한다.
상기 리세스 영역(R)은 게이트 전극(insulated gate electrode; 69g)으로 채워질 수 있다. 상기 게이트 전극(69g)은 게이트 절연막(67)에 의해 상기 활성 반도체 패턴(55g)으로부터 절연된다. 즉, 상기 게이트 전극(69g) 및 상기 리세스 영역(R)의 내벽들 사이에 상기 게이트 절연막(67)이 개재될 수 있다. 더 나아가서, 상기 게이트 전극(69g)은 상부로(upwardly) 연장하여 상기 소오스/드레인 영역들(61s, 61d)의 상부면들보다 높은 돌출부를 구비할 수 있다. 이 경우에, 상기 게이트 전극(69g)의 돌출부의 측벽들 상에 스페이서(71)가 제공될 수 있다. 상기 활성 반도체 패턴(55a), 상기 게이트 전극(69g), 상기 스페이서(71) 및 상기 매립 절연막(53)은 절연막(77)으로 덮여질 수 있다.
상기 소오스 영역(61s) 및 상기 벌크 영역(55c) 사이에 제1 절연 영역(77s)이 제공될 수 있고, 상기 드레인 영역(61d) 및 상기 벌크 영역(55c) 사이에 제2 절 연 영역(77d)이 제공될 수 있다. 상기 제1 및 제2 절연 영역들(77s, 77d)은 각각 상기 소오스 영역(61s)의 하부면 및 상기 드레인 영역(61d)의 하부면에 접촉한다. 또한, 상기 제1 및 제2 절연 영역들(77s, 77d)은 각각 상기 리세스 영역(R)의 상기 제1 및 제2 측벽들(SW1, SW2)로부터 특정 거리(specific distance; D)만큼 이격될 수 있다. 따라서, 상기 제1 절연 영역(77s) 및 상기 제1 측벽(SW1) 사이에 제1 벌크 영역(55b')이 제공되고, 상기 제2 절연 영역(77d) 및 상기 제2 측벽(SW2) 사이에 제2 벌크 영역(55b")이 제공된다. 결과적으로, 상기 제1 및 제2 벌크 영역들(55b', 55b")은 상기 특정 거리(D)와 동일한 폭들을 가질 수 있다. 상기 스페이서(71)가 제공되는 경우에, 상기 제1 및 제2 벌크 영역들(55b', 55b")은 상기 스페이서(71)와 자기정렬되어 상기 스페이서(71)와 동일한 폭을 가질 수 있다.
상기 제1 및 제2 절연 영역들(77s, 77d)은 빈 공간들(empty spaces) 또는 절연막 패턴들일 수 있다. 상기 벌크 영역(55c)은 상기 제1 및 제2 벌크 영역들(55b', 55b")과 아울러서 상기 절연 영역들(77s, 77d), 상기 벌크 영역들(55b', 55b") 및 상기 리세스 영역(R) 하부의 베이스 벌크 영역(59)을 포함한다.
상기 벌크 영역(55c)은 하부 벌크 영역 및 상부 벌크 영역을 포함할 수 있다. 상기 하부 벌크 영역은 상기 상부 벌크 영역보다 높은 불순물 농도를 가질 수 있다. 상기 제1 및 제2 절연 영역들(77s, 77d)의 두께는 상기 상부 벌크 영역의 두께와 동일할 수 있다. 이 경우에, 상기 절연 영역들(77s, 77d)의 상부면들은 상기 소오스/드레인 영역들(61s, 61d)의 하부면들과 접촉할 수 있고, 상기 절연 영역들(77s, 77d)의 하부면들은 상기 하부 벌크 영역(59)의 상부면과 접촉할 수 있다. 다시 말해서, 상기 하부 벌크 영역은 도 3의 상기 베이스 벌크 영역(59)에 해당할 수 있고, 상기 상부 벌크 영역은 도 3의 상기 제1 및 제2 벌크 영역들(55b', 55b")에 해당할 수 있다. 이와는 달리, 상기 제1 및 제2 절연 영역들(77s, 77d)은 상기 상부 벌크 영역보다 얇거나 두꺼울 수도 있다. 어떠한 경우에 있어서도, 상기 제1 및 제2 절연 영역들(77s, 77d)의 상부면들은 상기 소오스/드레인 영역들(61s, 61d)의 하부면들과 접촉한다.
상기 절연막(77) 상에 배면 게이트 배선(back gate interconnection; 81b)이 배치될 수 있다. 상기 배면 게이트 배선(81b)은 상기 절연막(77)을 관통하는 배면 게이트 콘택 홀(back gate contact hole; 78b)을 채우는 배면 게이트 콘택 플러그(back gate contact plug; 79b)를 통하여 상기 반도체 기판(51)에 전기적으로 접속될 수 있다.
도 4는 도 2 및 도 3을 참조하여 설명된 단일 트랜지스터 메모리 셀 내에 데이터 "1"을 저장하는 프로그램 동작을 설명하기 위한 단면도이다. 도 2 및 도 3의 단일 트랜지스터 메모리 셀은 설명의 편의를 도모하기 위하여 n채널 모스 트랜지스터 셀인 것으로 가정한다.
도 4를 참조하면, 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀은 여러 가지의 방법을 사용하여 프로그램될 수 있다. 예를 들면, 도 2 및 도 3에 보여진 단일 트랜지스터 메모리 셀은 상기 소오스 영역(61s)에 0 볼트의 소오스 전압(VS)을 인가하고 상기 드레인 영역(61d)에 양의 펄스 파형(positive pulse waveform)을 갖는 제1 드레인 전압(VD1)을 인가함으로써 프로그램될 수 있다. 상기 제1 드레인 전압(VD1)이 인가되는 동안 상기 게이트 전극(69g)에 제1 게이트 전압(VG1)이 인가될 수 있고, 상기 반도체 기판(51)에 음의 전압을 갖는 배면 게이트 전압(back gate voltage; VB)이 인가될 수 있다.
상기 제1 게이트 전압(VG1)은 상기 드레인 전압(VD)의 약 1/2에 해당하는 전압일 수 있다. 이 경우에, 상기 드레인 영역(61d) 및 상기 제2 벌크 영역(55b") 사이의 접합에서 이온화 충돌(impact ionization)이 발생하여 많은 양의 정공들 및 전자들을 생성시킬 수 있다. 상기 정공들은 상기 벌크 영역(55c) 내에 저장되어 도 4의 단일 트랜지스터 메모리 셀의 문턱전압을 감소시킨다.
특히, 상기 반도체 기판(51)에 상기 배면 게이트 전압(VB)이 인가되는 경우에, 상기 벌크 영역(55c) 내에 저장된 과잉 정공들의 대부분은 상기 배면 게이트 전압(VB)에 기인하는 전계에 의해 상기 벌크 영역(55c)의 하부 영역(즉, 상기 베이스 벌크 영역(59)) 내에 저장된다. 또한, 상기 소오스/드레인 영역들(61s, 61d)의 접합 면적들(AS, AD)은 상기 제1 및 제2 절연 영역들(77s, 77d)의 존재에 기인하여 도 1에 보여진 종래의 단일 트랜지스터 메모리 셀의 소오스/드레인 영역들(16s, 16d)의 접합 면적들에 비하여 현저히 감소할 수 있다. 따라서, 상기 프로그램 동작 후에 상기 제1 드레인 전압(VD)이 0 볼트로 변할지라도, 상기 벌크 영역(55c) 내의 과잉 정공들 및 상기 소오스/드레인 영역들(16s, 16d) 내의 전자들 사이의 재결합 경로들(recombination paths)이 현저히 감소되어 상기 벌크 영역(55c) 내의 과잉 정공들의 홀딩 시간, 즉 데이터 유지 시간(data retention time)을 증가시킬 수 있다. 결과적으로, 본 발명에 따르면, 데이터 "1"의 유지 특성이 개선될 수 있다.
다른 실시예에서, 상기 제1 게이트 전압(VG1)은 음의 전압일 수 있다. 이 경우에, 상기 제2 벌크 영역(55b") 내에 정공들이 유도되어 상기 드레인 영역(61d) 및 상기 제2 벌크 영역(55b") 사이의 밴드 대 밴드 터널링(BTBT)을 유발시킬 수 있다. 상기 밴드 대 밴드 터널링(BTBT)이 발생하는 경우에도, 상기 벌크 영역(55c) 내에 많은 양의 과잉 정공들이 저장된다. 이에 따라, 상기 프로그램 동작이 달성될 수 있다.
더 나아가서, 상기 벌크 영역(55c)이 상술한 바와 같이 차례로 적층된 하부 벌크 영역 및 상부 벌크 영역을 포함하는 경우에, 상기 데이터 "1"의 유지 특성이 더욱 개선될 수 있다. 이는, 상기 벌크 영역(55c) 내에 저장된 상기 과잉 정공들의 대부분이 상기 배면 게이트 전압의 인가 없이도 상기 상부 벌크 영역보다 상대적으로 큰 체적 및 높은 불순물 농도를 갖는 상기 하부 벌크 영역 내에 안정하게 저장될 수 있기 때문이다.
도 5는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀 내에 데이터 "0"을 저장하는 소거 동작을 설명하기 위한 단면도이다. 여기서, 상기 단일 트랜지스터 메모리 셀 역시 설명의 편의를 도모하기 위하여 n채널 모스 트랜지스터 셀인 것으로 가정한다.
도 5를 참조하면, 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀은 상기 소오스 영역(61s)에 0 볼트의 소오스 전압(VS)을 인가하고 상기 드레인 영역(61d)에 음의 펄스 파형을 갖는 제2 드레인 전압(VD2)을 인가함으로써 소거될 수 있다. 상기 제2 드레인 전압(VD2)은 소거 시간(T) 동안 음의 전압을 갖고, 상기 소거 시간(T) 전의 초기 상태 및 상기 소거 시간(T) 후의 데이터 "0"의 홀딩 상태에서는 0 볼트의 전압을 가질 수 있다. 이에 더하여, 상기 소거 동작 동안 상기 게이트 전극(69g)에 특정 전압, 예를 들면 0 볼트의 제2 게이트 전압(VG2)이 인가될 수 있다.
상기 소거 시간(T) 동안 상기 벌크 영역(55c) 내의 정공들은 상기 드레인 영역(61d) 내로 주입되어 도 5의 단일 트랜지스터 메모리 셀의 문턱 전압을 상승시킨다. 이에 따라, 상기 단일 트랜지스터 메모리 셀은 논리 "0"에 해당하는 데이터를 가질 수 있다.
계속해서, 상기 제2 드레인 전압(VD2)이 상기 소거 시간(T) 후에 0 볼트의 전압으로 변화하면, 상기 벌크 영역(55c), 즉 채널 영역의 표면 전위(surface potential)는 변화할 수 있다. 다시 말해서, 상기 소거 시간(T) 동안 상기 채널 영역이 제1 표면 전위를 갖는다면, 상기 소거 시간(T) 후에 상기 채널 영역은 상기 제1 표면 전위와 다른 제2 표면 전위를 가질 수 있다. 이 경우에, 상기 제1 및 제2 표면 전위들 사이의 차이는 상기 소오스/드레인 영역들(61s, 61d)의 접합 커패시턴 스들(Cs', Cd')의 크기에 따라 변할 수 있다. 구체적으로, 상기 소오스/드레인 접합 커패시턴스들(Cs', Cd')이 감소할수록, 상기 제1 및 제2 표면 전위들 사이의 차이 역시 감소한다. 본 발명에 따른 단일 모스 트랜지스터의 소오스/드레인 접합 커패시턴스들(Cs', Cd')은 상기 제1 및 제2 절연 영역들(77s, 77d)의 존재에 기인하여 도 1에 보여진 종래의 단일 트랜지스터 메모리 셀의 소오스/드레인 접합 커패시턴스들(Cs, Cd)에 비하여 현저히 작을 수 있다. 이에 따라, 도 1에 보여진 종래의 단일 트랜지스터 메모리 셀이 도 5를 참조하여 설명된 것과 동일한 방법을 사용하여 소거된 후에, 상기 종래의 단일 트랜지스터 메모리 셀의 채널 영역은 상기 제2 표면 전위 보다 높은 제3 표면 전위를 가질 수 있다. 여기서, 상기 소거동작 후의 상기 채널 영역의 표면 전위가 낮을수록 상기 소거동작 전 및 후 사이의 문턱전압 차이는 더욱 증가하는 것으로 이해될 수 있다. 결과적으로, 본 발명에 따른 단일 트랜지스터 메모리 셀의 소거 전 및 후 사이의 문턱전압 차이는 도 1에 보여진 종래의 단일 트랜지스터 메모리 셀의 소거 전 및 후 사이의 문턱전압 차이보다 더 높을 수 있다. 따라서, 본 발명에 따른 단일 트랜지스터 메모리 셀은 도 1에 보여진 종래의 단일 트랜지스터 메모리 셀 보다 더 큰 센싱 마진을 보일 수 있다.
더 나아가서, 상기 소거 동작 후에, 상기 게이트 전극(69g)에 특정 전압, 예컨대 0 볼트의 전압이 지속적으로 인가될 수 있다. 이 경우에, 상기 제2 벌크 영역(55b")은 완전 공핍되거나(fully depeleted) 부분적으로 공핍될(partially depeleted) 수 있다. 이에 따라, 상기 드레인 영역(61d)에 양의 전압이 인가될지라도, 상기 제2 벌크 영역(55b") 및 상기 드레인 영역(61d) 사이에서의 밴드 대 밴드 터널링 현상이 현저히 억제될 수 있다.
상기 소거 동작 후에 상기 드레인 영역(61d)의 접합에서 밴드 대 밴드 터널링이 발생하면, 상기 벌크 영역(55c) 내로 과잉 정공들이 주입되어 도 5의 단일 트랜지스터 메모리 셀이 다시 프로그램될 수 있다. 그러나, 본 실시예에 따르면, 상기 소거된 단일 트랜지스터 메모리 셀의 터널링 현상이 상술한 바와 같이 억제되어 상기 소거된 단일 트랜지스터 메모리 셀의 데이터 유지 특성을 개선시킬 수 있다. 특히, 상기 제2 벌크 영역(55b")의 폭이 감소하면, 상기 제2 벌크 영역(55b")은 완전 공핍될 수 있다. 이 경우에, 상기 드레인 영역(61d)의 접합에서의 밴드 대 밴드 터널링은 더욱 억제될 수 있다.
이제, 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀을 제조하는 방법을 설명하기로 한다.
도 6 내지 도 14는 본 발명의 실시예에 따른 단일 트랜지스터 메모리 셀의 제조 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2 및 도 6을 참조하면, 에스오아이 기판(56)을 준비한다. 상기 에스오아이 기판(56)은 지지기판(51), 상기 지지기판(51) 상의 매립 절연막(53) 및 상기 매립 절연막(53) 상의 반도체 바디층(55)을 구비할 수 있다. 상기 지지기판(51)은 반도체 기판일 수 있고, 상기 반도체 바디층(55)은 실리콘층일 수 있다.
도 2 및 도 7을 참조하면, 상기 반도체 바디층(55)의 소정영역에 소자분리막(57)을 형성하여 활성영역(55r)을 형성한다. 상기 소자분리막(57)은 상기 매립 절연막(53)과 접촉하도록 형성될 수 있다. 결과적으로, 상기 활성 영역(55r)은 상 기 소자분리막(57) 및 상기 매립 절연막(53)에 의해 둘러싸여져 상기 지지기판(51)으로부터 전기적으로 절연될 수 있다.
도 2 및 도 8을 참조하면, 상기 활성영역(55r)의 표면에 제1 불순물 이온들을 주입하여 불순물 영역(61)을 형성한다. 상기 불순물 영역(61)은 상기 활성영역(55r)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 상기 활성영역(55r)이 p형인 경우에, 상기 불순물 영역(61)은 n형일 수 있다. 이에 더하여, 상기 활성영역(55r)의 하부 영역에 제2 불순물 이온들을 주입하여 하부 벌크 영역(59)을 형성한다. 상기 하부 벌크 영역(59)은 상기 하부 벌크 영역(59) 및 상기 불순물 영역(61) 사이의 상부 벌크 영역(55b)을 한정한다. 상기 하부 벌크 영역(59)은 상기 활성영역(55r)과 동일한 도전형을 갖도록 형성될 수 있다. 이 경우에, 상기 하부 벌크 영역(59)은 상기 상부 벌크 영역(55b)에 비하여 높은 불순물 농도를 가질 수 있다. 상기 하부 벌크 영역(59) 및 상기 상부 벌크 영역(55b)은 벌크 영역(55c)를 구성한다. 또한, 상기 벌크 영역(55c) 및 상기 불순물 영역(61)은 활성 반도체 패턴(55a)을 구성한다. 상기 하부 벌크 영역(59)을 형성하는 공정은 생략될 수도 있다.
상기 활성 반도체 패턴(55a)은 상술한 것과 다른 방법을 사용하여 형성될 수 있다. 예를 들면, 상기 소자분리막(57)을 형성하기 전에 상기 반도체 바디층(55)의 표면 및 하부 영역 내에 각각 불순물층 및 하부 벌크층을 형성하여 상기 불순물층 및 상기 하부 벌크층 사이의 상부 벌크층을 한정할 수 있다. 이어서, 상기 불순물층, 상기 상부 벌크층 및 상기 하부 벌크층 내에 상기 소자분리막(57)을 형성하여 상기 활성 반도체 패턴(55a)을 한정할 수 있다.
도 2 및 도 9를 참조하면, 상기 활성 반도체 패턴(55a)을 갖는 기판 상에 마스크 패턴(66)을 형성한다. 상기 마스크 패턴(66)은 상기 활성 반도체 패턴(55a)의 상부를 가로지르는 개구부(66a)를 갖도록 형성될 수 있다. 또한, 상기 마스크 패턴(66)은 적어도 2층의 절연막들을 구비하도록 형성할 수 있다. 예를 들면, 상기 마스크 패턴(66)은 차례로 적층된 패드 산화막 패턴(63) 및 패드 질화막 패턴(65)을 구비하도록 형성될 수 있다.
상기 마스크 패턴(66)을 식각 마스크로 사용하여 상기 활성 반도체 패턴(55a)을 식각하여 상기 불순물 영역(61)을 관통하는 리세스 영역(R)을 형성한다. 이에 따라, 상기 리세스 영역(R)의 바닥면 및 측벽들을 따라서 리세스된 채널 영역이 형성된다. 상기 리세스 영역(R)은 상기 불순물 영역(61)의 두께보다 크고 상기 활성 반도체 패턴(55a)의 전체 두께보다 작은 깊이를 갖도록 형성될 수 있다. 그 결과, 상기 리세스 영역(R)은 상기 불순물 영역(61)을 서로 이격된 소오스 영역(61s) 및 드레인 영역(61d)으로 분할시킨다. 상기 리세스 영역(R)은 상기 소오스 영역(61s)에 인접한 제1 측벽(SW1) 및 상기 드레인 영역(61d)에 인접한 제2 측벽(SW2)을 포함할 수 있다.
도 2 및 도 10을 참조하면, 상기 리세스 영역(R)의 내벽 상에 게이트 절연막(67)을 형성한다. 상기 게이트 절연막(67)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(67)을 갖는 기판 상에 상기 리세스 영역(R) 및 상기 개구부(도 9의 66a)를 채우는 게이트 도전막을 형성하고, 상기 게이트 도전막을 평탄화시키어 상 기 마스크 패턴(66)의 상부면을 노출시킨다. 그 결과, 상기 리세스 영역(R) 및 상기 개구부(66a) 내에 게이트 도전막 패턴이 형성된다. 상기 게이트 도전막 패턴을 추가로 식각하여 리세스된 게이트 전극(69g)을 형성할 수 있다. 상기 게이트 도전막은 도우프트 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 리세스된 게이트 전극(69g)을 갖는 기판 상에 게이트 캐핑 절연막을 형성하고, 상기 게이트 캐핑 절연막을 평탄화시키어 상기 마스크 패턴(66)의 상부면을 노출시킨다. 그 결과, 상기 리세스된 게이트 전극(69g) 상의 상기 개구부(66a) 내에 캐핑 절연막 패턴(70)이 형성될 수 있다. 상기 게이트 캐핑 절연막은 상기 마스크 패턴(66)에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘 산화막으로 형성할 수 있다. 상기 게이트 전극(69g) 및 상기 캐핑 절연막 패턴(70)은 게이트 패턴(70g)을 구성한다.
도 2 및 도 11을 참조하면, 상기 마스크 패턴(66), 즉 상기 패드 질화막 패턴(65)을 제거하여 상기 게이트 패턴(70g)의 상부 측벽들을 노출시킬 수 있다. 결과적으로, 상기 게이트 패턴(70g)의 상부 영역이 상대적으로 돌출될 수 있다. 상기 게이트 패턴(70g)의 상기 돌출부의 측벽들 상에 스페이서(71)를 형성한다. 상기 스페이서(71)는 상기 캐핑 절연막 패턴(70)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 스페이서(71)는 실리콘 질화막으로 형성할 수 있다. 상기 스페이서(71)를 형성하는 동안 상기 소오스/드레인 영역들(61s, 61d) 상의 상기 패드 산화막(63)이 과도식각될 수 있다. 이 경우에, 상기 소오스/드레인 영역들(61s, 61d)이 노출될 수 있다.
도 2 및 도 12를 참조하면, 상기 게이트 패턴(70g) 및 스페이서(71)를 이온주입 마스크들로 사용하여 상기 벌크 영역(55c) 내로 희생 불순물 이온들(73)을 주입하여 상기 소오스 영역(61s) 및 드레인 영역(61d) 하부에 각각 제1 및 제2 희생 불순물층들(73s, 73d)을 형성한다. 상기 제1 희생 불순물층(73s)은 상기 제1 희생 불순물층(73s)의 상부면이 상기 소오스 영역(61s)의 하부면에 접촉하도록 형성되고, 상기 제2 희생 불순물층(73d)은 상기 제2 희생 불순물층(73d)의 상부면이 상기 드레인 영역(61d)의 하부면에 접촉하도록 형성된다. 그 결과, 상기 제1 희생 불순물층(73s) 및 상기 리세스 영역(R) 사이에 제1 벌크 영역(55b')이 한정되고, 상기 제2 희생 불순물층(73d) 및 상기 리세스 영역(R) 사이에 제2 벌크 영역(55b")이 한정된다. 본 실시예에서, 상기 제1 및 제2 벌크 영역들(55b', 55b")은 상기 스페이서(71)와 자기정렬되어 상기 스페이서(71)와 동일한 폭(D)을 가질 수 있다. 상기 희생 불순물 이온들은 실리콘 게르마늄 이온들일 수 있다. 이 경우에, 상기 제1 및 제2 희생 불순물층들(73s, 73d)은 실리콘 게르마늄층일 수 있다.
상기 제1 및 제2 희생 불순물층들(73s, 73d)의 두께는 상기 상부 벌크 영역(도 11의 55b)의 두께와 동일하거나 다를 수 있다. 예를 들면, 상기 제1 및 제2 희생 불순물층들(73s, 73d)은 도 12에 도시된 바와 같이 상기 상부 벌크 영역(55b)과 동일한 두께를 갖도록 형성될 수 있다. 또한, 상기 리세스 영역(R)은 상기 소오스/드레인 영역들(61s, 61d) 및 상기 상부 벌크 영역(55b)의 전체 두께(total thickness)와 동일한 깊이를 갖도록 형성될 수 있다. 이 경우에, 상기 제1 및 제2 벌크 영역들(55b', 55b")은 상기 스페이서(71) 하부에 잔존하는 상기 상부 벌크 영 역(55b)으로 이루어질 수 있고, 상기 벌크 영역(55c)은 상기 제1 및 제2 벌크 영역들(55b', 55b")과 상기 하부 벌크 영역(59)을 포함할 수 있다. 그러나, 본 발명에 있어서, 상기 제1 및 제2 희생 불순물층들(73s, 73d)의 두께 및 상기 리세스 영역(R)의 두께는 특정 값들에 한정되지 않을 수 있다. 즉, 상기 제1 및 제2 희생 불순물층들(73s, 73d)은 상기 상부 벌크 영역(55b) 보다 얇거나 두껍도록 형성될 수도 있고, 상기 리세스 영역(R)은 상기 하부 벌크 영역(59) 및 상기 상부 벌크 영역(55b) 사이의 경계면 보다 높거나 낮은 바닥면을 갖도록 형성될 수도 있다.
도 2 및 도 13을 참조하면, 상기 소자분리막(57)을 식각하여 상기 제1 및 제2 희생 불순물층들(73s, 73d)을 노출시킨다. 상기 캐핑 절연막 패턴(70)이 상기 소자분리막과 동일한 물질막(예컨대, 실리콘 산화막)으로 형성된 경우에, 상기 소자분리막(57)을 식각하는 동안 상기 캐핑 절연막 패턴(70)은 제거될 수 있다. 이어서, 상기 노출된 희생 불순물층들(73s, 73d)을 선택적으로 제거한다. 그 결과, 상기 소오스 영역(61s) 하부에 제1 언더컷 영역(75s)이 형성될 수 있고, 상기 드레인 영역(61d) 하부에 제2 언더컷 영역(75d)이 형성될 수 있다.
도 2 및 도 14를 참조하면, 상기 언더컷 영역들(75s, 75d)을 갖는 기판 상에 절연막(77)을 형성하여 상기 소오스 영역(61s) 및 드레인 영역(61d) 하부에 각각 제1 및 제2 절연 영역들(77s, 77d)을 한정한다. 상기 절연막(77)은 상기 언더컷 영역들(75s, 75d)을 채우도록 형성될 수 있다. 이 경우에, 상기 제1 절연 영역(77s)은 상기 제1 언더컷 영역(75s) 내의 제1 절연막 패턴(77s)일 수 있고, 상기 제2 절연 영역(77d)은 상기 제2 언더컷 영역(75d) 내의 제2 절연막 패턴(77d)일 수 있다. 이와는 달리, 상기 절연막(77)은 상기 언더컷 영역들(75s, 75d) 내에 빈 공간들을 남기도록 형성될 수 있다. 이 경우에, 상기 제1 절연 영역(77s)은 상기 제1 언더컷 영역(75s) 내의 제1 빈 공간일 수 있고, 상기 제2 절연 영역(77d)은 상기 제2 언더컷 영역(75d) 내의 제2 빈 공간일 수 있다.
계속해서, 상기 절연막(77) 및 상기 매립 절연막(53)을 패터닝하여 상기 지지기판(51), 상기 소오스 영역(61s), 상기 게이트 전극(69g) 및 상기 드레인 영역(61d)을 각각 노출시키는 배면 게이트 콘택홀(78b), 소오스 콘택홀(78s), 게이트 콘택홀(78g) 및 드레인 콘택홀(78d)을 형성할 수 있다. 상기 콘택홀들(78b, 78s, 78g, 78d) 내에 각각 배면 게이트 콘택 플러그(79b), 소오스 콘택 플러그(79s), 게이트 콘택 플러그(79g) 및 드레인 콘택 플러그(79d)를 형성할 수 있다. 상기 콘택 플러그들(79b, 79s, 79g, 79d)을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 콘택 플러그들(79b, 79s, 79g, 79d)에 각각 전기적으로 접속된 배면 게이트 배선(81b), 소오스 배선(81s), 게이트 배선(81g) 및 드레인 배선(81d)을 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 리세스된 채널 영역의 양 옆에 각각 배치된 소오스/드레인 영역들 하부에 절연 영역들이 제공된다. 이에 따라, 상기 소오스/드레인 영역들의 접합 면적이 현저히 감소되어 상기 리세스된 채널 영역 하부의 벌크 영역 내에 저장되는 과잉 전하들(예를 들면, 과잉 정공들)의 유지 특성(즉, 데이터 "1"의 유지 특성)을 개선시킬 수 있다. 또한, 상기 절연 영역들 및 상기 리 세스된 채널 영역 사이에 미세한 폭을 갖는 제1 및 제2 벌크 영역들이 제공될 수 있다. 이에 따라, 상기 리세스 영역을 채우는 게이트 전극에 일정 전압이 인가되면, 상기 제1 및 제2 벌크 영역들이 완전 공핍되거나 부분 공핍될 수 있다. 그 결과, 상기 소오스/드레인 영역들의 접합에서의 밴드 대 밴드 터널링이 현저히 억제되어 데이터 "0"의 유지 특성을 개선시킬 수 있다. 더 나아가서, 상기 제1 및 제2 벌크 영역들은 상기 게이트 전극의 측벽에 형성되는 스페이서들과 자기정렬될 수 있다.

Claims (22)

  1. 반도체 기판 상에 차례로 적층된 벌크 영역 및 불순물 영역을 구비하되, 상기 반도체 기판으로부터 절연된 활성 반도체 패턴;
    상기 불순물 영역을 관통하여 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 측벽들을 갖는 리세스 영역;
    상기 소오스 영역 및 상기 벌크 영역 사이에 개재되고 상기 제1 측벽으로부터 이격된 제1 절연 영역;
    상기 드레인 영역 및 상기 벌크 영역 사이에 개재되고 상기 제2 측벽으로부터 이격된 제2 절연 영역; 및
    상기 리세스 영역을 채우는 게이트 전극을 포함하는 단일 트랜지스터 메모리 셀.
  2. 제 1 항에 있어서,
    상기 불순물 영역은 상기 벌크 영역과 다른 도전형을 갖는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 절연 영역들은 빈 공간들(empty spaces) 또는 절연막 패턴 들인 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  4. 제 1 항에 있어서,
    상기 벌크 영역은 차례로 적층된 하부 벌크 영역 및 상부 벌크 영역을 포함하되, 상기 하부 벌크 영역은 상기 상부 벌크 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 상기 불순물 영역의 표면 보다 높은 돌출부를 구비하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  6. 제 5 항에 있어서,
    상기 게이트 전극의 상기 돌출부의 측벽들을 덮는 스페이서를 더 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  7. 제 6 항에 있어서,
    상기 제1 절연 영역은 상기 제1 절연 영역 및 상기 제1 측벽 사이의 상기 벌크 영역으로 이루어진 제1 벌크 영역을 한정하고, 상기 제2 절연 영역은 상기 제2 절연 영역 및 상기 제2 측벽 사이의 상기 벌크 영역으로 이루어진 제2 벌크 영역을 한정하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 벌크 영역들은 상기 스페이서와 자기정렬된 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  9. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 리세스 영역의 내벽들 사이의 게이트 절연막을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  10. 제 1 항에 있어서,
    상기 반도체 기판, 상기 소오스/드레인 영역들 및 상기 게이트 전극을 덮는 절연막을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  11. 제 10 항에 있어서,
    상기 절연막 상의 배면 게이트 배선(back gate interconnection)을 더 포함하되, 상기 배면 게이트 배선은 상기 절연막을 관통하는 배면 게이트 콘택홀을 통하여 상기 반도체 기판에 전기적으로 접속된 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
  12. 반도체 기판 상에 소자분리막에 의해 둘러싸여진 활성 반도체 패턴을 형성하 되, 상기 활성 반도체 패턴은 차례로 적층된 벌크 영역 및 불순물 영역을 구비하도록 형성되고,
    상기 불순물 영역을 관통하여 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키는 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽들 상에 스페이서를 형성하고,
    상기 게이트 패턴 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 벌크 영역 내로 희생 불순물 이온들을 주입하여 상기 소오스 영역 및 상기 드레인 영역 하부에 각각 제1 및 제2 희생 불순물층들을 형성하고,
    상기 소자분리막을 식각하여 상기 제1 및 제2 희생 불순물층들을 노출시키고,
    상기 제1 및 제2 희생 불순물층들을 제거하여 상기 소오스 영역 및 상기 드레인 영역의 하부면들을 각각 노출시키는 제1 및 제2 언더컷 영역들을 형성하고,
    상기 제1 및 제2 언더컷 영역들을 갖는 기판 상에 절연막을 형성하는 것을 포함하는 단일 트랜지스터 메모리 셀의 제조방법.
  13. 제 12 항에 있어서, 상기 활성 반도체 패턴을 형성하는 것은
    차례로 적층된 지지기판, 매립 절연막 및 반도체 바디층을 갖는 에스오아이 기판을 준비하고,
    상기 반도체 바디층의 소정영역 내에 상기 매립 절연막과 접촉하는 소자분리막을 형성하여 고립된 반도체 바디 패턴을 한정하고,
    상기 반도체 바디 패턴의 표면에 불순물 영역을 형성하여 상기 불순물 영역 하부에 벌크 영역을 한정하는 것을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  14. 제 12 항에 있어서,
    상기 활성 반도체 패턴을 형성하는 것은
    차례로 적층된 지지기판, 매립 절연막 및 반도체 바디층을 갖는 에스오아이 기판을 준비하고,
    상기 반도체 바디층의 표면에 불순물층을 형성하여 상기 불순물층 하부에 벌크층을 한정하고,
    상기 불순물층 및 상기 벌크층의 소정영역 내에 상기 매립 절연막과 접촉하는 소자분리막을 형성하여 차례로 적층된 벌크 영역 및 불순물 영역을 구비하는 고립된 반도체 바디 패턴을 한정하는 것을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  15. 제 12 항에 있어서,
    상기 불순물 영역은 상기 벌크 영역과 다른 도전형을 갖도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  16. 제 12 항에 있어서, 상기 게이트 패턴을 형성하는 것은
    상기 불순물 영역 및 상기 소자분리막을 덮는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 불순물 영역의 상부를 가로지르는 개구부를 갖도록 형성되고,
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 불순물 영역 및 상기 벌크 영역을 식각하여 리세스 영역을 형성하되, 상기 리세스 영역은 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키도록 형성되고,
    상기 리세스 영역의 바닥면 및 측벽들을 덮는 게이트 절연막을 형성하고,
    상기 게이트 절연막에 의해 둘러싸여진 상기 리세스 영역 및 상기 마스크 패턴의 개구부 내에 차례로 적층된 게이트 전극 및 캐핑 절연막 패턴을 형성하고,
    상기 마스크 패턴을 제거하여 상기 게이트 전극 및 상기 캐핑 절연막 패턴의 측벽을 노출시키는 것을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  17. 제 12 항에 있어서,
    상기 희생 불순물 이온들은 실리콘 게르마늄 이온들인 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  18. 제 12 항에 있어서,
    상기 제1 및 제2 희생 불순물층들은 상기 벌크 영역의 바닥면보다 높은 바닥면들을 갖도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  19. 제 12 항에 있어서,
    상기 제1 및 제2 희생 불순물층들은 상기 제1 희생 불순물층 및 상기 리세스 영역 사이의 제1 벌크 영역과 상기 제2 희생 불순물층 및 상기 리세스 영역 사이의 제2 벌크 영역을 한정하고, 상기 제1 및 제2 벌크 영역들은 상기 스페이서와 자기정렬된 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  20. 제 12 항에 있어서,
    상기 절연막은 상기 제1 및 제2 언더컷 영역들 내에 빈 공간들을 남기도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  21. 제 12 항에 있어서,
    상기 절연막은 상기 제1 및 제2 언더컷 영역들을 각각 채우도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
  22. 제 12 항에 있어서,
    상기 절연막을 패터닝하여 상기 반도체 기판을 노출시키는 배면 게이트 콘택홀을 형성하고,
    상기 절연막 상에 상기 배면 콘택홀을 통하여 상기 반도체 기판과 전기적으로 접속된 배면 게이트 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 단 일 트랜지스터 메모리 셀의 제조방법.
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