KR100773355B1 - 소오스 및 드레인 영역들 및 벌크 영역 사이의 절연영역들을 갖는 단일 트랜지스터 메모리 셀 및 그 제조방법 - Google Patents
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Abstract
Description
Claims (22)
- 반도체 기판 상에 차례로 적층된 벌크 영역 및 불순물 영역을 구비하되, 상기 반도체 기판으로부터 절연된 활성 반도체 패턴;상기 불순물 영역을 관통하여 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 측벽들을 갖는 리세스 영역;상기 소오스 영역 및 상기 벌크 영역 사이에 개재되고 상기 제1 측벽으로부터 이격된 제1 절연 영역;상기 드레인 영역 및 상기 벌크 영역 사이에 개재되고 상기 제2 측벽으로부터 이격된 제2 절연 영역; 및상기 리세스 영역을 채우는 게이트 전극을 포함하는 단일 트랜지스터 메모리 셀.
- 제 1 항에 있어서,상기 불순물 영역은 상기 벌크 영역과 다른 도전형을 갖는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 1 항에 있어서,상기 제1 및 제2 절연 영역들은 빈 공간들(empty spaces) 또는 절연막 패턴 들인 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 1 항에 있어서,상기 벌크 영역은 차례로 적층된 하부 벌크 영역 및 상부 벌크 영역을 포함하되, 상기 하부 벌크 영역은 상기 상부 벌크 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 1 항에 있어서,상기 게이트 전극은 상기 불순물 영역의 표면 보다 높은 돌출부를 구비하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 5 항에 있어서,상기 게이트 전극의 상기 돌출부의 측벽들을 덮는 스페이서를 더 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 6 항에 있어서,상기 제1 절연 영역은 상기 제1 절연 영역 및 상기 제1 측벽 사이의 상기 벌크 영역으로 이루어진 제1 벌크 영역을 한정하고, 상기 제2 절연 영역은 상기 제2 절연 영역 및 상기 제2 측벽 사이의 상기 벌크 영역으로 이루어진 제2 벌크 영역을 한정하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 7 항에 있어서,상기 제1 및 제2 벌크 영역들은 상기 스페이서와 자기정렬된 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 리세스 영역의 내벽들 사이의 게이트 절연막을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 1 항에 있어서,상기 반도체 기판, 상기 소오스/드레인 영역들 및 상기 게이트 전극을 덮는 절연막을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 제 10 항에 있어서,상기 절연막 상의 배면 게이트 배선(back gate interconnection)을 더 포함하되, 상기 배면 게이트 배선은 상기 절연막을 관통하는 배면 게이트 콘택홀을 통하여 상기 반도체 기판에 전기적으로 접속된 것을 특징으로 하는 단일 트랜지스터 메모리 셀.
- 반도체 기판 상에 소자분리막에 의해 둘러싸여진 활성 반도체 패턴을 형성하 되, 상기 활성 반도체 패턴은 차례로 적층된 벌크 영역 및 불순물 영역을 구비하도록 형성되고,상기 불순물 영역을 관통하여 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키는 게이트 패턴을 형성하고,상기 게이트 패턴의 측벽들 상에 스페이서를 형성하고,상기 게이트 패턴 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 벌크 영역 내로 희생 불순물 이온들을 주입하여 상기 소오스 영역 및 상기 드레인 영역 하부에 각각 제1 및 제2 희생 불순물층들을 형성하고,상기 소자분리막을 식각하여 상기 제1 및 제2 희생 불순물층들을 노출시키고,상기 제1 및 제2 희생 불순물층들을 제거하여 상기 소오스 영역 및 상기 드레인 영역의 하부면들을 각각 노출시키는 제1 및 제2 언더컷 영역들을 형성하고,상기 제1 및 제2 언더컷 영역들을 갖는 기판 상에 절연막을 형성하는 것을 포함하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서, 상기 활성 반도체 패턴을 형성하는 것은차례로 적층된 지지기판, 매립 절연막 및 반도체 바디층을 갖는 에스오아이 기판을 준비하고,상기 반도체 바디층의 소정영역 내에 상기 매립 절연막과 접촉하는 소자분리막을 형성하여 고립된 반도체 바디 패턴을 한정하고,상기 반도체 바디 패턴의 표면에 불순물 영역을 형성하여 상기 불순물 영역 하부에 벌크 영역을 한정하는 것을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 활성 반도체 패턴을 형성하는 것은차례로 적층된 지지기판, 매립 절연막 및 반도체 바디층을 갖는 에스오아이 기판을 준비하고,상기 반도체 바디층의 표면에 불순물층을 형성하여 상기 불순물층 하부에 벌크층을 한정하고,상기 불순물층 및 상기 벌크층의 소정영역 내에 상기 매립 절연막과 접촉하는 소자분리막을 형성하여 차례로 적층된 벌크 영역 및 불순물 영역을 구비하는 고립된 반도체 바디 패턴을 한정하는 것을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 불순물 영역은 상기 벌크 영역과 다른 도전형을 갖도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서, 상기 게이트 패턴을 형성하는 것은상기 불순물 영역 및 상기 소자분리막을 덮는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 불순물 영역의 상부를 가로지르는 개구부를 갖도록 형성되고,상기 마스크 패턴을 식각 마스크로 사용하여 상기 불순물 영역 및 상기 벌크 영역을 식각하여 리세스 영역을 형성하되, 상기 리세스 영역은 상기 불순물 영역을 서로 이격된 소오스 영역 및 드레인 영역으로 분할시키도록 형성되고,상기 리세스 영역의 바닥면 및 측벽들을 덮는 게이트 절연막을 형성하고,상기 게이트 절연막에 의해 둘러싸여진 상기 리세스 영역 및 상기 마스크 패턴의 개구부 내에 차례로 적층된 게이트 전극 및 캐핑 절연막 패턴을 형성하고,상기 마스크 패턴을 제거하여 상기 게이트 전극 및 상기 캐핑 절연막 패턴의 측벽을 노출시키는 것을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 희생 불순물 이온들은 실리콘 게르마늄 이온들인 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 제1 및 제2 희생 불순물층들은 상기 벌크 영역의 바닥면보다 높은 바닥면들을 갖도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 제1 및 제2 희생 불순물층들은 상기 제1 희생 불순물층 및 상기 리세스 영역 사이의 제1 벌크 영역과 상기 제2 희생 불순물층 및 상기 리세스 영역 사이의 제2 벌크 영역을 한정하고, 상기 제1 및 제2 벌크 영역들은 상기 스페이서와 자기정렬된 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 절연막은 상기 제1 및 제2 언더컷 영역들 내에 빈 공간들을 남기도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 절연막은 상기 제1 및 제2 언더컷 영역들을 각각 채우도록 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀의 제조방법.
- 제 12 항에 있어서,상기 절연막을 패터닝하여 상기 반도체 기판을 노출시키는 배면 게이트 콘택홀을 형성하고,상기 절연막 상에 상기 배면 콘택홀을 통하여 상기 반도체 기판과 전기적으로 접속된 배면 게이트 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 단 일 트랜지스터 메모리 셀의 제조방법.
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US11/829,113 US7851859B2 (en) | 2006-11-01 | 2007-07-27 | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
TW096133597A TWI512944B (zh) | 2006-11-01 | 2007-09-07 | 具有源極和汲極絕緣區域之單電晶體記憶體裝置及其製造方法 |
EP07019404A EP1918998A3 (en) | 2006-11-01 | 2007-10-04 | Single transistor memory cell and device and fabricating methods |
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US12/940,304 US20110042746A1 (en) | 2006-11-01 | 2010-11-05 | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018135914A1 (ko) * | 2017-01-23 | 2018-07-26 | 경북대학교 산학협력단 | 디램 셀 소자 및 그 제조방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7929343B2 (en) * | 2009-04-07 | 2011-04-19 | Micron Technology, Inc. | Methods, devices, and systems relating to memory cells having a floating body |
CN102437036B (zh) * | 2011-09-08 | 2014-03-12 | 上海华力微电子有限公司 | 一种提高浮体动态随机存储器单元性能的栅刻蚀方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188105B1 (en) | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
KR20040077289A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
KR20050011376A (ko) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188105B1 (en) | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
KR20040077289A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
KR20050011376A (ko) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018135914A1 (ko) * | 2017-01-23 | 2018-07-26 | 경북대학교 산학협력단 | 디램 셀 소자 및 그 제조방법 |
Also Published As
Publication number | Publication date |
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