KR100819553B1 - 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 238000003860 storage Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 25
- 150000002500 ions Chemical class 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- -1 oxygen ions Chemical class 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 97
- 239000011229 interlayer Substances 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)를 제공한다. 반도체기판 상에 플로팅 바디(floating body)가 배치된다. 상기 플로팅 바디 상에 게이트전극이 배치된다. 상기 게이트전극 양측에 소스/드레인 영역들이 배치된다. 상기 소스/드레인 영역들은 상기 플로팅 바디와 접촉된다. 상기 소스/드레인 영역들 하부에 누설차폐 패턴들이 배치된다. 상기 누설차폐 패턴들은 상기 게이트전극의 외측에 정렬될 수 있다. 상기 플로팅 바디는 상기 소스/드레인 영역들 사이에 개재될 수 있으며, 상기 플로팅 바디는 상기 누설차폐 패턴들의 하부에 신장될 수 있다. 상기 플로팅 바디의 내부에 잉여 캐리어(excess carrier) 저장영역이 제공된다.
Description
도 1은 종래의 단일 트랜지스터 디램 소자(one transistor DRAM device)를 보여주는 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)를 설명하기 위한 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)를 설명하기 위한 단면도이다.
도 4 내지 도 7은 본 발명의 제 1 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제 2 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법을 설명하기 위한 단면도들이다.
**도면의 주요부분에 대한 부호의 설명**
10, 51, 151 : 반도체기판 12, 52, 152 : 매립 절연막
19, 53, 153 : 소자분리막
13, 55, 155 : 플로팅 바디(floating body)
55S, 155S : 잉여 캐리어(excess carrier) 저장영역
14, 61, 161 : 게이트 유전막 15, 63, 163 : 게이트 전극
65, 165 : 패드 산화막 67, 167 : 마스크 질화막
16, 17, 73, 173 : 소스/드레인 영역
71, 171 : 가설 패턴(temporary pattern) 171G : 갭(gap)
71', 171' : 누설차폐 패턴
175 : 마스크 패턴 175H : 개구부
177 : 층간 절연막
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device) 및 그 제조방법에 관한 것이다.
휘발성메모리소자의 일종인 디램(dynamic random access memory; DRAM) 셀을 구현하는 데에는 하나의 커패시터, 하나의 트랜지스터 및 상호연결부들을 이용하는 기술이 널리 사용된다. 그런데 전자제품들의 경-박-단-소화 경향에 따라 상기 디램 또한 고집적화가 요구되고 있다. 즉, 제한된 면적 내에 가능한 다수의 상기 디램 셀을 형성하여야 한다. 이에 따라, 상기 디램을 고집적화 하는 기술은 여러 가지 한계에 직면하게 된다.
예를 들면, 상기 커패시터는 상부전극, 하부전극 및 커패시터 유전막을 구비한다. 상기 상부전극 및 상기 하부전극은 중첩영역을 갖는다. 상기 커패시터 유전막은 상기 상부전극 및 상기 하부전극 사이에 개재된다. 상기 커패시터의 정전용량은 상기 중첩영역의 크기에 비례하고 상기 커패시터 유전막의 두께에 반비례한다. 즉, 상기 커패시터를 배치하기위한 최소한의 면적이 소요된다.
상기와 같은 한계를 극복하는 방안으로 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)이 연구되고 있다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 플로팅 바디 영역을 구비한다. 상기 단일 트랜지스터 디램 셀은 상기 플로팅 바디 내에 정보가 저장된다. 또한, 상기 커패시터는 채택하지 않는다. 즉, 상기 단일 트랜지스터 플로팅 바디 디램 셀은 상기 디램 셀보다 고집적화에 유리한 구조를 갖는다.
도 1은 종래의 단일 트랜지스터 디램 소자(one transistor DRAM device)를 보여주는 단면도이다.
도 1을 참조하면, 종래의 단일 트랜지스터 플로팅 바디 디램 소자는 반도체기판(10) 상에 배치된 매립 절연막(12)을 구비한다. 상기 매립 절연막(12) 상에 소자분리막(19), 플로팅 바디(13), 소스 영역(16) 및 드레인 영역(17)이 배치된다. 상기 플로팅 바디(13) 상에 차례로 적층된 게이트 유전막(14) 및 게이트 전극(15) 이 제공된다. 상기 소스 영역(16)은 소스 라인(S)에 연결되고, 상기 드레인 영역(17)은 드레인 라인(D)에 연결되며, 상기 게이트전극(15)은 워드라인(G)에 연결된다.
도 1에 도시된 바와 같이, 상기 플로팅 바디(13)는 소자분리막(19), 상기 매립 절연막(12), 상기 게이트 유전막(14), 상기 소스 영역(16) 및 상기 드레인 영역(17)에 의하여 전기적으로 고립된다. 상기 단일 트랜지스터 플로팅 바디 디램 소자는 플로팅 바디 효과(floating body effect)를 이용하여 데이터를 저장하고 판독한다.
상기 단일 트랜지스터 플로팅 바디 디램 소자에 쓰기동작, 즉 상기 데이터를 저장하는 경우를 설명하기로 한다. 상기 소스 영역(16)을 상기 소스 라인(S)을 경유하여 접지시킨다. 상기 게이트전극(15)에 문턱전압 이상의 워드라인 프로그램 전압을 인가한다. 상기 드레인 영역(17)에 상기 드레인 라인(D)을 경유하여 비트라인 프로그램 전압을 인가한다.
상기 쓰기동작은 상기 드레인 영역(17) 근처의 상기 플로팅 바디(13) 내에서 충격이온화(impact ionization)에 의한 전자/정공 쌍들(electron hole pairs; EHP)을 발생시킨다. 상기 충격이온화(impact ionization)에 의하여 생성된 전자들(electrons)은 상기 드레인 영역(17)으로 흘러간다. 반면, 상기 충격이온화(impact ionization)에 의하여 생성된 정공들(holes)은 상기 플로팅 바디(13) 내에 축적(accumulation)된다. 즉, 상기 플로팅 바디(13) 내에 잉여 정공들(excess holes)이 축적된다. 상기 플로팅 바디(13) 내에 축적된 상기 잉여 정공들(excess holes)은 문턱전압(Vt)을 변화 시킨다.
상기 단일 트랜지스터 플로팅 바디 디램 소자에 읽기동작, 즉 상기 데이터를 판독하는 경우를 설명하기로 한다. 상기 소스 영역(16)을 접지시킨다. 상기 게이트전극(15)에 상기 워드라인 프로그램 전압보다 낮은 워드라인 읽기 전압을 인가한다. 상기 드레인 영역(17)에 비트라인 읽기 전압을 인가한다. 이때, 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 흐르는 전류의 양은 상기 잉여 정공들(excess holes)의 유무에 따라 다르게 나타난다. 즉, 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 흐르는 전류의 양을 감지하여 상기 단일 트랜지스터 플로팅 바디 디램 소자에 저장된 데이터를 판독한다.
또한, 상기 잉여 정공들(excess holes)의 축적량에 따라 상기 문턱전압이 달라진다. 즉, 상기 소스 영역(16) 및 상기 드레인 영역(17)간에 흐르는 전류의 양은 상기 잉여 정공들(excess holes)의 축적량에 따라 다르게 나타난다.
그런데 상기 플로팅 바디(13) 내에 축적된 상기 잉여 정공들(excess holes)은 상기 소스 영역(16) 및 상기 드레인 영역(17)을 통하여 시간의 경과에 따라 소거되는 특성을 보인다. 이에 따라, 상기 단일 트랜지스터 플로팅 바디 디램 소자에 저장된 데이터를 보존(retention)하려면 상기 잉여 정공들(excess holes)이 소거되기 전에 보충(refresh)하여야 한다. 결과적으로, 상기 잉여 정공들(excess holes)의 소거를 지연시키는 것이 상기 단일 트랜지스터 플로팅 바디 디램 소자의 데이터 보존시간(data retention time)을 연장하데 유리하다. 즉, 상기 단일 트랜지스터 플로팅 바디 디램 소자의 데이터 보존(data retention) 특성을 향상시킬 수 있는 기술이 필요하다.
상기와 같은 문제점을 개선하기 위한 상기 단일 트랜지스터 플로팅 바디 디램 소자가 미국공개특허 제20060049444호에 "반도체소자 및 그 제조방법(Semiconductor device and method of fabricating the same)"이라는 제목으로 시노(Shino)에 의해 개시된 바 있다.
시노(Shino)에 따르면 반도체기판 상에 단결정 구조를 갖는 플로팅 바디(floating body)가 제공된다. 상기 플로팅 바디는 잉여 정공들(excess holes)을 저장할 수 있는 영역이 확장된 구조를 갖는다. 그럼에도 불구하고, 상기 잉여 정공들(excess holes)은 소스/드레인 영역들을 통하여 쉽게 소거될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 데이터 보존(data retention) 특성을 향상시킬 수 있는 단일 트랜지스터 플로팅 바디 디램 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 데이터 보존(data retention) 특성을 향상시킬 수 있는 단일 트랜지스터 플로팅 바디 디램 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 단일 트랜지스터 플로팅 바 디 디램 소자(one transistor floating body DRAM device)를 제공한다. 이 소자는 반도체기판 상에 배치된 플로팅 바디(floating body)를 구비한다. 상기 플로팅 바디 상에 게이트전극이 배치된다. 상기 게이트전극 양측에 소스/드레인 영역들이 배치된다. 상기 소스/드레인 영역들은 상기 플로팅 바디와 접촉된다. 상기 플로팅 바디 및 상기 소스/드레인 영역들 사이에 누설차폐 패턴들이 배치된다. 상기 플로팅 바디의 내부에 잉여 캐리어(excess carrier) 저장영역이 제공된다.
본 발명의 몇몇 실시 예에 있어서, 상기 누설차폐 패턴들은 상기 게이트전극의 외측에 정렬될 수 있다. 또한, 상기 누설차폐 패턴들은 상기 소스/드레인 영역들의 바닥에 접촉될 수 있다. 이 경우에, 상기 플로팅 바디는 상기 소스/드레인 영역들 사이에 개재될 수 있으며, 상기 플로팅 바디는 상기 누설차폐 패턴들의 하부에 신장될 수 있다.
다른 실시 예에 있어서, 상기 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
또 다른 실시 예에 있어서, 상기 잉여 캐리어(excess carrier) 저장영역은 상기 게이트전극 보다 큰 폭을 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 플로팅 바디는 p형 불순물이온들을 갖는 단결정 반도체막일 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판 및 상기 플로팅 바디 사이에 매립 절연막이 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 플로팅 바디를 한정하는 소자분리막이 제공 될 수 있다. 이 경우에, 상기 누설차폐 패턴들은 상기 소자분리막에 접촉될 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판은 백 게이트 전극(back gate electrode)의 역할을 할 수 있다.
또한, 본 발명은, 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법을 제공한다. 먼저, 플로팅 바디(floating body)가 한정된 반도체기판을 제공한다. 상기 플로팅 바디 상에 게이트 패턴을 형성한다. 상기 게이트 패턴 양측의 상기 플로팅 바디 내부에 누설차폐 패턴들을 형성한다. 상기 플로팅 바디는 그 내부에 잉여 캐리어(excess carrier) 저장영역이 형성된다.
몇몇 실시 예에 있어서, 상기 누설차폐 패턴들을 형성하는 것은 상기 게이트 패턴을 마스크로 이용하여 상기 플로팅 바디 내부에 산소(oxygen) 이온들을 주입하여 가설 패턴들(temporary patterns)을 형성하고, 상기 가설 패턴들(temporary patterns)을 열처리하는 것을 포함할 수 있다.
다른 실시 예에 있어서, 상기 누설차폐 패턴들을 형성하는 것은 상기 게이트 패턴을 마스크로 이용하여 상기 플로팅 바디 내부에 게르마늄(Ge) 이온들을 주입하여 가설 패턴들(temporary patterns)을 형성하고, 상기 가설 패턴들(temporary patterns)을 식각하여 갭들(gaps)을 형성하고, 상기 갭들(gaps)을 절연막으로 채우는 것을 포함할 수 있다. 이 경우에, 상기 갭들(gaps) 상부의 상기 플로팅 바디에 소스/드레인 영역들을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 누설차폐 패턴들 상에 소스/드레인 영역들을 형성할 수 있다. 여기서, 상기 소스/드레인 영역들은 상기 누설차폐 패턴들에 접촉되도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 잉여 캐리어(excess carrier) 저장영역은 상기 소스/드레인 영역들 사이에 형성될 수 있으며, 상기 잉여 캐리어 저장영역은 상기 누설차폐 패턴들의 하부에 신장될 수 있다.
또 다른 실시 예에 있어서, 상기 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 플로팅 바디 상에 게이트 유전막을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 패턴은 차례로 적층된 게이트전극, 패드 산화막, 및 마스크 질화막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판에 상기 플로팅 바디(floating body)를 한정하는 소자분리막을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 제 1 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체기판(51) 상에 플로팅 바디(floating body; 55)가 제공될 수 있다. 상기 플로팅 바디(55) 상에 게이트전극(63)이 배치될 수 있다. 상기 게이트전극(63) 양측에 소스/드레인 영역들(73)이 배치될 수 있다. 상기 소스/드레인 영역들(73)은 상기 플로팅 바디(55)와 접촉될 수 있다. 상기 플로팅 바디(55) 및 상기 소스/드레인 영역들(73) 사이에 누설차폐 패턴들(71')이 배치된다. 상기 플로팅 바디(55)의 내부에 잉여 캐리어(excess carrier) 저장영역(55S)이 제공될 수 있다.
상기 반도체기판(51)은 단결정 실리콘웨이퍼일 수 있다. 상기 플로팅 바디(55)는 단결정 실리콘과 같은 반도체 층일 수 있다. 상기 플로팅 바디(55) 내에는 p형 또는 n형 불순물이온들이 주입될 수 있다. 또한, 상기 불순물이온들은 상기 플로팅 바디(55) 내에서 급화 이온 프로파일(graded ion profile)을 보일 수 있다. 예를 들면, 상기 p형 불순물이온들은 상기 플로팅 바디(55)의 표면에 가까울수록 낮은 농도를 보일 수 있다.
이하에서는, 상기 플로팅 바디(55)가 상기 p형 불순물이온들을 갖는 경우를 상정하여 설명하기로 한다.
상기 반도체기판(51) 및 상기 플로팅 바디(55) 사이에 매립 절연막(52)이 개재될 수 있다. 이 경우에, 상기 매립 절연막(52)은 상기 반도체기판(51)을 덮을 수 있다. 상기 매립 절연막(52)은 실리콘산화막과 같은 절연막일 수 있다. 상기 매립 절연막(52)은 상기 플로팅 바디(55)를 상기 반도체기판(51)으로부터 절연시키는 역할을 할 수 있다.
상기 매립 절연막(52) 상에 상기 플로팅 바디(55)를 한정하는 소자분리막(53)이 배치될 수 있다. 상기 소자분리막(53)은 상기 플로팅 바디(55)를 둘러싸도록 배치될 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막 과 같은 절연막일 수 있다.
상기 플로팅 바디(55) 및 상기 게이트전극(63) 사이에 게이트 유전막(61)이 개재될 수 있다. 상기 게이트 유전막(61)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다.
상기 게이트전극(63) 상에 마스크 질화막(67)이 배치될 수 있다. 상기 게이트전극(63) 및 상기 마스크 질화막(67) 사이에 패드 산화막(65)이 개재될 수 있다. 차례로 적층된 상기 게이트전극(63), 상기 패드 산화막(65) 및 상기 마스크 질화막(67)은 게이트 패턴을 구성할 수 있다. 상기 게이트전극(63)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막과 같은 도전막일 수 있다. 상기 마스크 질화막(67)은 실리콘질화막과 같은 질화막일 수 있다. 상기 패드 산화막(65)은 실리콘산화막일 수 있다.
상기 소스/드레인 영역들(73)은 상기 플로팅 바디(55)와 다른 도전형의 불순 물이온들을 갖는 것일 수 있다. 상기 플로팅 바디(55)가 상기 p형 불순물이온들을 갖는 경우, 상기 소스/드레인 영역들(73)은 n형 불순물이온들을 구비할 수 있다. 상기 소스/드레인 영역들(73)은 상기 게이트전극(63)의 양측에 각각 하나씩 배치될 수 있다. 또한, 상기 소스/드레인 영역들(73)은 서로 이격되고 마주보도록 배치될 수 있다. 이 경우에, 서로 마주보는 상기 소스/드레인 영역들(73) 사이에 상기 플로팅 바디(55)가 개재될 수 있다.
상기 누설차폐 패턴들(71')은 상기 소스/드레인 영역들(73) 하부에 배치될 수 있다. 이 경우에, 상기 플로팅 바디(55)는 상기 누설차폐 패턴들(71')의 하부에 신장될 수 있다. 상기 누설차폐 패턴들(71')은 상기 게이트전극(63)의 외측에 정렬될 수 있다. 상기 누설차폐 패턴들(71')은 실리콘산화막과 같은 절연막일 수 있다.
결과적으로, 상기 플로팅 바디(55)는 서로 마주보는 상기 소스/드레인 영역들(73) 사이에 개재되고, 상기 플로팅 바디(55)는 상기 누설차폐 패턴들(71')의 하부까지 신장될 수 있다. 상기 플로팅 바디(55)는 상기 게이트전극(63) 보다 큰 폭을 가질 수 있다. 상기 잉여 캐리어 저장영역(55S) 또한 상기 게이트전극(63) 보다 큰 폭을 가질 수 있다.
상기 소스/드레인 영역들(73) 중 선택된 하나는 소스 라인(S)에 전기적으로 접속될 수 있으며, 상기 소스/드레인 영역들(73) 중 다른 하나는 드레인 라인(D)에 전기적으로 접속될 수 있다. 상기 게이트전극(63)은 게이트 라인(G)에 전기적으로 접속될 수 있다. 상기 반도체기판(51)은 백 게이트 라인(BG)에 전기적으로 접속될 수 있다.
상기 소스 라인(S)은 접지에 접속될 수 있다. 상기 드레인 라인(D)은 비트 라인(bit line)일 수 있다. 상기 게이트 라인(G)은 워드라인(word line)일 수 있다.
본 발명의 제 1 실시 예에 따른 플로팅 바디 디램 소자에 쓰기동작, 즉 데이터를 저장하는 경우를 설명하기로 한다. 상기 게이트전극(63)에 문턱전압(Vt)보다 높은 게이트 프로그램 전압을 인가하고, 상기 드레인 라인(D)에 비트 프로그램 전압을 인가할 수 있다. 상기 소스 라인(S)은 접지될 수 있다. 상기 비트 프로그램 전압은 양(+)의 전압일 수 있다.
이 경우에, 상기 플로팅 바디(55) 내에는 충격이온화(impact ionization)에 의한 전자/정공 쌍들(electron hole pairs; EHP)이 발생될 수 있다. 상기 충격이온화(impact ionization)에 의하여 생성된 전자들(electrons)은 상기 드레인 라인(D)을 통하여 흐를 수 있다. 반면, 상기 충격이온화(impact ionization)에 의하여 생성된 정공들(holes)은 상기 잉여 캐리어 저장영역(55S) 내에 축적(accumulation)될 수 있다. 즉, 상기 잉여 캐리어 저장영역(55S) 내에 잉여 정공들(excess holes)이 축적된다. 상기 잉여 캐리어 저장영역(55S) 내에 축적된 상기 잉여 정공들(excess holes)은 상기 문턱전압(Vt)을 변화 시킨다.
그런데 상기 소스/드레인 영역들(73) 및 상기 플로팅 바디(55)의 접촉면은 상기 누설차폐 패턴들(71')에 의하여 최소화될 수 있다. 즉, 상기 누설차폐 패턴들(71')은 상기 잉여 정공들(excess holes)의 누설 경로를 차단하는 역할을 할 수 있다. 이에 따라, 상기 누설차폐 패턴들(71')은 상기 잉여 정공들(excess holes)이 상기 잉여 캐리어 저장영역(55S) 내에 보존되는 시간을 연장시키는 역할을 할 수 있다.
결론적으로, 본 발명의 제 1 실시 예에 따르면, 상기 잉여 캐리어 저장영역(55S) 내에 축적된 상기 잉여 정공들(excess holes)의 보존 시간(retention time)을 현저히 연장할 수 있다.
이에 더하여, 상기 백 게이트 라인(BG)에 백 게이트 전압을 인가할 수 있다. 이 경우에, 상기 반도체기판(51)은 백 게이트(back gate)의 역할을 할 수 있다. 상기 백 게이트 전압의 인가는 상기 잉여 정공들(excess holes)의 보존 시간(retention time)을 더욱 연장할 수 있다.
상기 플로팅 바디 디램 소자의 소거동작은 상기 게이트전극(63)에 문턱전압(Vt)보다 높은 게이트 프로그램 전압을 인가하고, 상기 드레인 라인(D)에 비트 소거 전압을 인가하여 수행할 수 있다. 상기 소스 라인(S)은 접지될 수 있다. 상기 비트 소거 전압은 음(-)의 전압일 수 있다. 상기 소거동작에 의하여 상기 잉여 캐리어 저장영역(55S) 내에 축적된 상기 잉여 정공들(excess holes)은 소거될 수 있다.
상기 플로팅 바디 디램 소자의 읽기동작은 상기 게이트전극(63)에 상기 게이트 프로그램 전압보다 낮은 게이트 읽기 전압을 인가하고, 상기 드레인 라인(D)에 비트 읽기 전압을 인가하여 수행할 수 있다. 상기 소스 라인(S)은 접지될 수 있다. 이때, 상기 소스 라인(S) 및 상기 드레인 라인(D)간에 흐르는 전류의 양은 상기 잉여정공들(excess holes)의 유무에 따라 다르게 나타날 수 있다. 즉, 상기 소스 라 인(S) 및 상기 드레인 라인(D)간에 흐르는 전류의 양을 감지하여 상기 플로팅 바디 디램 소자에 저장된 데이터를 판독할 수 있다.
도 3은 본 발명의 제 2 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체기판(151) 상에 플로팅 바디(floating body; 155)가 제공될 수 있다. 상기 플로팅 바디(155) 상에 게이트전극(163)이 배치될 수 있다. 상기 게이트전극(163) 양측에 소스/드레인 영역들(173)이 배치될 수 있다. 상기 소스/드레인 영역들(173)은 상기 플로팅 바디(155)와 접촉될 수 있다. 상기 플로팅 바디(155) 및 상기 소스/드레인 영역들(173) 사이에 누설차폐 패턴들(171')이 배치된다. 상기 플로팅 바디(155)의 내부에 잉여 캐리어(excess carrier) 저장영역(155S)이 제공될 수 있다.
상기 반도체기판(151)은 단결정 실리콘웨이퍼일 수 있다. 상기 플로팅 바디(155)는 단결정 실리콘과 같은 반도체 층일 수 있다. 상기 플로팅 바디(155) 내에는 p형 불순물이온들이 주입될 수 있다. 상기 p형 불순물이온들은 상기 플로팅 바디(155)의 표면에 가까울수록 낮은 농도를 보일 수 있다.
상기 반도체기판(151) 및 상기 플로팅 바디(155) 사이에 매립 절연막(152)이 개재될 수 있다. 상기 매립 절연막(152) 상에 상기 플로팅 바디(155)를 한정하는 소자분리막(153)이 배치될 수 있다. 상기 플로팅 바디(155) 및 상기 게이트전극(163) 사이에 게이트 유전막(161)이 개재될 수 있다. 상기 게이트전극(163) 상에 차례로 적층된 패드 산화막(165) 및 마스크 질화막(167)이 배치될 수 있다.
상기 소스/드레인 영역들(173)은 상기 플로팅 바디(155)와 다른 도전형의 불순물이온들을 갖는 것일 수 있다. 상기 플로팅 바디(155)가 상기 p형 불순물이온들을 갖는 경우, 상기 소스/드레인 영역들(173)은 n형 불순물이온들을 구비할 수 있다. 상기 소스/드레인 영역들(173)은 상기 게이트전극(163)의 양측에 각각 하나씩 배치될 수 있다. 또한, 상기 소스/드레인 영역들(173)은 서로 이격되고 마주보도록 배치될 수 있다. 이 경우에, 서로 마주보는 상기 소스/드레인 영역들(173) 사이에 상기 플로팅 바디(155)가 개재될 수 있다.
상기 소스/드레인 영역들(173)의 측벽들 및 상기 반도체기판(151) 상을 덮는 층간 절연막(177)이 배치될 수 있다. 상기 층간 절연막(177) 및 상기 마스크 질화막(167)의 상부표면들은 동일 평면상에 노출될 수 있다. 상기 층간 절연막(177)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 층간 절연막(177)은 상기 소스/드레인 영역들(173) 및 상기 플로팅 바디(155) 사이에 연장되어 상기 누설차폐 패턴들(171')의 역할을 할 수 있다. 상기 누설차폐 패턴들(171')은 상기 소스/드레인 영역들(173) 하부에 배치될 수 있다. 이 경우에, 상기 플로팅 바디(155)는 상기 누설차폐 패턴들(171')의 하부에 신장될 수 있다. 상기 누설차폐 패턴들(171')은 상기 게이트전극(163)의 외측에 정렬될 수 있다. 상기 누설차폐 패턴들(171')은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
결과적으로, 상기 플로팅 바디(155)는 서로 마주보는 상기 소스/드레인 영 역들(173) 사이에 개재되고, 상기 플로팅 바디(155)는 상기 누설차폐 패턴들(171')의 하부까지 신장될 수 있다. 상기 플로팅 바디(155)는 상기 게이트전극(163) 보다 큰 폭을 가질 수 있다. 상기 잉여 캐리어 저장영역(155S) 또한 상기 게이트전극(163) 보다 큰 폭을 가질 수 있다.
상기 소스/드레인 영역들(173) 중 선택된 하나는 소스 라인(S)에 전기적으로 접속될 수 있으며, 상기 소스/드레인 영역들(173) 중 다른 하나는 드레인 라인(D)에 전기적으로 접속될 수 있다. 상기 게이트전극(163)은 게이트 라인(G)에 전기적으로 접속될 수 있다. 상기 반도체기판(151)은 백 게이트 라인(BG)에 전기적으로 접속될 수 있다.
상기 소스 라인(S)은 접지에 접속될 수 있다. 상기 드레인 라인(D)은 비트 라인(bit line)일 수 있다. 상기 게이트 라인(G)은 워드라인(word line)일 수 있다.
본 발명의 제 2 실시 예에 따른 플로팅 바디 디램 소자에 쓰기동작은, 상기 게이트전극(163)에 문턱전압(Vt)보다 높은 게이트 프로그램 전압을 인가하고, 상기 드레인 라인(D)에 비트 프로그램 전압을 인가하는 것을 포함할 수 있다. 상기 소스 라인(S)은 접지될 수 있다. 상기 비트 프로그램 전압은 양(+)의 전압일 수 있다.
이 경우에, 상기 플로팅 바디(155) 내에는 충격이온화(impact ionization)에 의한 전자/정공 쌍들(electron hole pairs; EHP)이 발생될 수 있다. 상기 충격이온화(impact ionization)에 의하여 생성된 전자들(electrons)은 상기 드레인 라인(D)을 통하여 흐를 수 있다. 반면, 상기 충격이온화(impact ionization)에 의하여 생 성된 정공들(holes)은 상기 잉여 캐리어 저장영역(155S) 내에 축적(accumulation)될 수 있다. 즉, 상기 잉여 캐리어 저장영역(155S) 내에 잉여 정공들(excess holes)이 축적된다. 상기 잉여 캐리어 저장영역(155S) 내에 축적된 상기 잉여 정공들(excess holes)은 상기 문턱전압(Vt)을 변화 시킨다.
그런데 상기 소스/드레인 영역들(173) 및 상기 플로팅 바디(155)의 접촉면은 상기 누설차폐 패턴들(171')에 의하여 최소화될 수 있다. 즉, 상기 누설차폐 패턴들(171')은 상기 잉여 정공들(excess holes)의 누설 경로를 차단하는 역할을 할 수 있다. 이에 따라, 상기 누설차폐 패턴들(171')은 상기 잉여 정공들(excess holes)이 상기 잉여 캐리어 저장영역(155S) 내에 보존되는 시간을 연장시키는 역할을 할 수 있다. 결론적으로, 본 발명의 제 2 실시 예에 따르면, 상기 잉여 캐리어 저장영역(155S) 내에 축적된 상기 잉여 정공들(excess holes)의 보존 시간(retention time)을 현저히 연장할 수 있다.
도 4 내지 도 7은 본 발명의 제 1 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(51) 상에 매립 절연막(52)을 형성할 수 있다. 상기 매립 절연막(52)은 상기 반도체기판(51)을 덮도록 형성할 수 있다. 상기 매립 절연막(52)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 매립 절연막(52) 상에 플로팅 바디(55) 및 소자분리막(53)을 형성할 수 있다.
상기 플로팅 바디(55)는 단결정 실리콘과 같은 반도체 층으로 형성할 수 있 다. 상기 플로팅 바디(55) 내에 p형 또는 n형 불순물이온들을 주입할 수 있다. 상기 불순물이온들은 상기 플로팅 바디(55) 내에서 급화 이온 프로파일(graded ion profile)을 보일 수 있다. 예를 들면, 상기 p형 불순물이온들은 상기 플로팅 바디(55)의 표면에 가까울수록 낮은 농도를 보일 수 있다.
이하에서는, 상기 플로팅 바디(55)가 상기 p형 불순물이온들을 갖는 경우를 상정하여 설명하기로 한다.
상기 소자분리막(53)은 상기 플로팅 바디(55)를 둘러싸도록 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막 과 같은 절연막으로 형성할 수 있다. 상기 소자분리막(53)은 공지의 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다.
다른 방법으로, 상기 플로팅 바디(55) 및 상기 소자분리막(53)은 에스오아이(silicon on insulator; SOI) 웨이퍼를 이용하여 형성할 수도 있다.
도 5를 참조하면, 상기 플로팅 바디(55)를 덮는 게이트 유전막(61)을 형성할 수 있다. 상기 게이트 유전막(61)은 실리콘산화막 또는 고유전막(high-k dielectrics)으로 형성할 수 있다. 상기 게이트 유전막(61)은 상기 플로팅 바디(55) 및 상기 소자분리막(53)을 모두 덮도록 형성할 수도 있다.
상기 게이트 유전막(61) 상에 상기 플로팅 바디(55)를 가로지르는 게이트 패턴을 형성할 수 있다. 상기 게이트 패턴은 차례로 적층된 게이트전극(63), 패드 산화막(65) 및 마스크 질화막(67)으로 형성할 수 있다. 상기 게이트전극(63)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막과 같은 도전막으로 형성 할 수 있다. 상기 마스크 질화막(67)은 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 패드 산화막(65)은 실리콘산화막으로 형성할 수 있다.
상기 게이트전극(63)이 상기 폴리실리콘막이고 상기 마스크 질화막(67)이 상기 실리콘질화막일 경우, 상기 패드 산화막(65)은 상기 폴리실리콘막 및 상기 실리콘질화막의 열팽창계수 차에 기인하는 스트레스를 완화해 주는 역할을 할 수 있다.
도 6을 참조하면, 상기 게이트 패턴을 이온주입 마스크로 이용하여 상기 플로팅 바디(55) 내에 산소(oxygen) 이온들을 주입하여 가설 패턴들(temporary patterns; 71)을 형성할 수 있다. 상기 산소(oxygen) 이온들을 주입하는 것은 다양한 각도 및 에너지를 이용하여 수행할 수 있다.
상기 가설 패턴들(71)은 상기 게이트 패턴의 양측에 형성될 수 있다. 이 경우에, 상기 가설 패턴들(71)은 상기 게이트 패턴의 외측에 정렬될 수 있다. 이에 더하여, 상기 가설 패턴들(71)은 상기 플로팅 바디(55) 내의 소정깊이에 국부적으로 형성될 수 있다. 즉, 상기 가설 패턴들(71)의 하부에 상기 플로팅 바디(55)가 잔존하도록 형성할 수 있다. 상기 가설 패턴들(71)의 일면은 상기 소자분리막(53)에 접촉되도록 형성할 수 있다.
상기 마스크 질화막(67)은 상기 게이트전극(63)에 상기 산소(oxygen) 이온들이 주입되는 것을 방지하는 역할을 할 수 있다.
도 7을 참조하면, 상기 가설 패턴들(temporary patterns; 71)을 갖는 상기 반도체기판(51)을 열처리(annealing)하여 누설차폐 패턴들(71')을 형성할 수 있다.
상기 반도체기판(51)을 열처리(annealing)하는 동안 상기 가설 패턴들(71) 내의 상기 산소(oxygen) 이온들은 실리콘(Si)과 반응하여 실리콘산화막이 형성될 수 있다. 즉, 상기 누설차폐 패턴들(71')은 상기 실리콘산화막으로 형성될 수 있다. 그 결과, 상기 누설차폐 패턴들(71')은 상기 게이트전극(63)의 외측에 정렬될 수 있다.
상기 게이트 패턴을 이온주입 마스크로 이용하여 상기 플로팅 바디(55) 내에 불순물이온들을 주입하여 소스/드레인 영역들(73)을 형성할 수 있다. 상기 플로팅 바디(55)가 상기 p형 불순물이온들을 갖는 경우, 상기 소스/드레인 영역들(73)은 n형 불순물이온들을 주입하여 형성할 수 있다.
상기 소스/드레인 영역들(73)은 상기 게이트전극(63)의 양측에 각각 하나씩 형성될 수 있다. 또한, 상기 소스/드레인 영역들(73)은 서로 이격되고 마주보도록 형성될 수 있다. 이 경우에, 서로 마주보는 상기 소스/드레인 영역들(73) 사이에 상기 플로팅 바디(55)가 잔존될 수 있다. 상기 소스/드레인 영역들(73) 및 상기 플로팅 바디(55)는 서로 접촉될 수 있다.
상기 소스/드레인 영역들(73)은 상기 누설차폐 패턴들(71') 상부에 형성될 수 있다. 상기 플로팅 바디(55)는 상기 누설차폐 패턴들(71') 하부에도 잔존될 수 있다. 결과적으로, 상기 플로팅 바디(55)는 서로 마주보는 상기 소스/드레인 영역들(73) 사이에 개재되고, 상기 플로팅 바디(55)는 상기 누설차폐 패턴들(71')의 하부까지 신장되도록 형성될 수 있다. 상기 플로팅 바디(55)는 상기 게이트전극(63) 보다 큰 폭으로 형성될 수 있다.
도 2를 통하여 설명한 바와 같이, 상기 플로팅 바디(55)의 내부에 잉여 캐리 어(excess carrier) 저장영역(55S)이 형성될 수 있다. 상기 잉여 캐리어 저장영역(55S) 또한 상기 게이트전극(63) 보다 큰 폭으로 형성될 수 있다.
상기 소스/드레인 영역들(73) 및 상기 플로팅 바디(55)의 접촉면은 상기 누설차폐 패턴들(71')에 의하여 최소화될 수 있다. 즉, 상기 누설차폐 패턴들(71')은 잉여 정공들(excess holes)의 누설 경로를 차단하는 역할을 할 수 있다. 이에 따라, 상기 누설차폐 패턴들(71')은 상기 잉여 정공들이 상기 잉여 캐리어 저장영역(55S) 내에 보존되는 시간을 연장시키는 역할을 할 수 있다.
이후, 비트라인 및 플러그 형성과 같은 공지의 반도체소자 제조공정들을 이용하여 단일 트랜지스터 플로팅 바디 디램 소자를 형성할 수 있다.
도 8 내지 도 11은 본 발명의 제 2 실시 예에 따른 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 도 4 및 도 5를 참조하여 설명한 것과 같은 방법으로 반도체기판(151) 상에 매립 절연막(152), 플로팅 바디(155) 및 소자분리막(153)을 형성할 수 있다.
상기 플로팅 바디(155)를 덮는 게이트 유전막(161)을 형성할 수 있다. 상기 게이트 유전막(161) 상에 상기 플로팅 바디(155)를 가로지르는 게이트 패턴을 형성할 수 있다. 상기 게이트 패턴은 차례로 적층된 게이트전극(163), 패드 산화막(165) 및 마스크 질화막(167)으로 형성할 수 있다.
상기 게이트 패턴을 이온주입 마스크로 이용하여 상기 플로팅 바디(155) 내 에 게르마늄(Ge) 이온들을 주입하여 가설 패턴들(temporary patterns; 171)을 형성할 수 있다. 상기 게르마늄(Ge) 이온들을 주입하는 것은 다양한 각도 및 에너지를 이용하여 수행할 수 있다.
상기 가설 패턴들(171)은 상기 게이트 패턴의 양측에 형성될 수 있다. 이 경우에, 상기 가설 패턴들(171)은 상기 게이트 패턴의 외측에 정렬될 수 있다. 이에 더하여, 상기 가설 패턴들(171)은 상기 플로팅 바디(155) 내의 소정깊이에 국부적으로 형성될 수 있다. 즉, 상기 가설 패턴들(171)의 하부에 상기 플로팅 바디(155)가 잔존하도록 형성할 수 있다. 상기 가설 패턴들(171)의 일면은 상기 소자분리막(153)에 접촉되도록 형성할 수 있다.
상기 마스크 질화막(167)은 상기 게이트전극(163)에 상기 게르마늄(Ge) 이온들이 주입되는 것을 방지하는 역할을 할 수 있다.
도 9를 참조하면, 상기 반도체기판(151) 상에 마스크 패턴(175)을 형성할 수 있다. 상기 마스크 패턴(175)은 상기 소자분리막(153)을 노출시키는 개구부(175H)를 갖도록 형성할 수 있다. 상기 마스크 패턴(175)은 포토레지스트 막 또는 하드마스크 막으로 형성할 수 있다.
상기 마스크 패턴(175)을 식각마스크로 이용하여 상기 가설 패턴들(171)이 노출될 때까지 상기 소자분리막(153)을 식각할 수 있다. 그 결과, 상기 개구부(175H) 내에는 상기 플로팅 바디(155) 및 상기 가설 패턴들(171)이 노출될 수 있다.
상기 가설 패턴들(171)을 제거하여 갭들(gaps; 171G)을 형성할 수 있다. 상 기 갭들(171G)은 상기 가설 패턴들(171) 및 상기 플로팅 바디(155)간에 식각선택비를 갖는 등방성식각 공정을 이용하여 형성할 수 있다.
상술한 바와 같이, 상기 가설 패턴들(171) 내에는 단결정 실리콘에 상기 게르마늄(Ge) 이온들이 주입된 상태가 유지될 수 있다. 이 경우에, 상기 게르마늄(Ge) 이온들이 주입된 단결정 실리콘은 상기 플로팅 바디(155)에 대하여 100배 이상 높은 식각율을 보일 수 있다.
이어서, 상기 마스크 패턴(175)을 제거할 수 있다.
도 10을 참조하면, 상기 게이트 패턴을 이온주입 마스크로 이용하여 상기 갭들(171G) 상부의 상기 플로팅 바디(155) 내에 불순물이온들을 주입하여 소스/드레인 영역들(173)을 형성할 수 있다.
상기 플로팅 바디(155)가 p형 불순물이온들을 갖는 경우, 상기 소스/드레인 영역들(173)은 n형 불순물이온들을 주입하여 형성할 수 있다. 상기 소스/드레인 영역들(173)은 상기 게이트전극(163)의 양측에 각각 하나씩 형성될 수 있다. 또한, 상기 소스/드레인 영역들(173)은 서로 이격되고 마주보도록 형성될 수 있다. 이 경우에, 서로 마주보는 상기 소스/드레인 영역들(173) 사이에 상기 플로팅 바디(155)가 잔존될 수 있다. 상기 플로팅 바디(155)는 상기 갭들(171G) 하부에도 잔존될 수 있다.
도 11을 참조하면, 상기 갭들(171G)을 채우고 상기 반도체기판(151) 상을 덮는 층간 절연막(177)을 형성할 수 있다. 상기 층간 절연막(177)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 층간 절연막(177)을 평탄화하여 상기 마스크 질화막(167)의 상부표면을 노출시킬 수 있다. 이 경우에, 상기 층간 절연막(177) 및 상기 마스크 질화막(167)의 상부표면들은 실질적으로 동일한 평면상에 노출될 수 있다.
상기 갭들(171G)을 채우는 상기 층간 절연막(177)은 누설차폐 패턴들(171')의 역할을 할 수 있다. 즉, 상기 누설차폐 패턴들(171')은 상기 소스/드레인 영역들(173) 및 상기 플로팅 바디(155) 사이에 형성될 수 있다.
이후, 비트라인 및 플러그 형성과 같은 공지의 반도체소자 제조공정들을 이용하여 단일 트랜지스터 플로팅 바디 디램 소자를 형성할 수 있다.
결과적으로, 상기 누설차폐 패턴들(171')은 상기 소스/드레인 영역들(173) 하부에 형성될 수 있다. 상기 플로팅 바디(155)는 상기 누설차폐 패턴들(171')의 하부에 잔존할 수 있다. 상기 누설차폐 패턴들(171')은 상기 게이트전극(163)의 외측에 정렬될 수 있다. 즉, 상기 플로팅 바디(155)는 서로 마주보는 상기 소스/드레인 영역들(173) 사이에 개재되고, 상기 플로팅 바디(155)는 상기 누설차폐 패턴들(171')의 하부까지 신장되도록 형성할 수 있다. 상기 플로팅 바디(155)는 상기 게이트전극(163) 보다 큰 폭으로 형성될 수 있다.
도 3을 통하여 설명한 바와 같이, 상기 플로팅 바디(155)의 내부에 잉여 캐리어(excess carrier) 저장영역(155S)이 형성될 수 있다. 상기 잉여 캐리어 저장영역(155S) 또한 상기 게이트전극(163) 보다 큰 폭으로 형성될 수 있다.
상기 소스/드레인 영역들(173) 및 상기 플로팅 바디(155)의 접촉면은 상기 누설차폐 패턴들(171')에 의하여 최소화될 수 있다. 즉, 상기 누설차폐 패턴 들(171')은 잉여 정공들(excess holes)의 누설 경로를 차단하는 역할을 할 수 있다. 이에 따라, 상기 누설차폐 패턴들(171')은 상기 잉여 정공들이 상기 잉여 캐리어 저장영역(155S) 내에 보존되는 시간을 연장시키는 역할을 할 수 있다.
상술한 바와 같이 본 발명에 따르면, 소스/드레인 영역들 하부에 누설차폐 패턴들이 배치된다. 상기 누설차폐 패턴들은 게이트전극의 외측에 정렬될 수 있다. 서로 마주보는 상기 소스/드레인 영역들 사이에 플로팅 바디가 제공될 수 있으며, 상기 플로팅 바디는 상기 누설차폐 패턴들의 하부까지 신장될 수 있다. 상기 플로팅 바디의 내부에 잉여 캐리어(excess carrier) 저장영역이 제공된다.
이에 따라, 상기 소스/드레인 영역들 및 상기 플로팅 바디의 접촉면은 상기 누설차폐 패턴들에 의하여 최소화될 수 있다. 상기 누설차폐 패턴들은 상기 잉여 캐리어 저장영역 내에 축적된 잉여 정공들(excess holes)의 누설 경로를 차단하는 역할을 할 수 있다. 즉, 상기 잉여 캐리어 저장영역 내에 축적된 상기 잉여 정공들의 보존 시간(retention time)은 종래에 비하여 현저히 연장될 수 있다.
결론적으로, 데이터 보존(data retention) 특성이 우수한 단일 트랜지스터 플로팅 바디 디램 소자를 구현할 수 있다.
Claims (20)
- 반도체기판에 배치된 플로팅 바디(floating body);상기 플로팅 바디 상에 배치된 게이트전극;상기 게이트전극 양측에 배치된 소스/드레인 영역들; 및상기 플로팅 바디 및 상기 소스/드레인 영역들 사이에 배치된 누설차폐 패턴들을 포함하되, 상기 플로팅 바디는 그 내부에 잉여 캐리어(excess carrier) 저장영역을 갖고, 상기 소스/드레인 영역들은 상기 플로팅 바디와 접촉되는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 누설차폐 패턴들은 상기 게이트전극의 외측에 정렬되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 누설차폐 패턴들은 상기 소스/드레인 영역들의 바닥에 접촉되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 3 항에 있어서,상기 플로팅 바디는 상기 소스/드레인 영역들 사이에 배치되고, 상기 누설차폐 패턴들의 하부에 신장된 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막인 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 잉여 캐리어(excess carrier) 저장영역은 상기 게이트전극 보다 큰 폭을 갖는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 플로팅 바디는 p형 불순물이온들을 갖는 단결정 반도체막인 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 반도체기판 및 상기 플로팅 바디 사이에 개재된 매립절연막을 더 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 플로팅 바디를 한정하는 소자분리막을 더 포함하되, 상기 누설차폐 패턴들은 상기 소자분리막에 접촉되는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 제 1 항에 있어서,상기 반도체기판은 백 게이트 전극(back gate electrode)의 역할을 하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device).
- 플로팅 바디(floating body)가 한정된 반도체기판을 제공하고,상기 플로팅 바디 상에 게이트 패턴을 형성하고,상기 게이트 패턴 양측의 상기 플로팅 바디 내부에 누설차폐 패턴들을 형성하는 것을 포함하되, 상기 플로팅 바디는 그 내부에 잉여 캐리어(excess carrier) 저장영역을 갖는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 누설차폐 패턴들을 형성하는 것은상기 게이트 패턴을 마스크로 이용하여 상기 플로팅 바디 내부에 산소(oxygen) 이온들을 주입하여 가설 패턴들(temporary patterns)을 형성하고,상기 가설 패턴들(temporary patterns)을 열처리하는 것을 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 누설차폐 패턴들을 형성하는 것은상기 게이트 패턴을 마스크로 이용하여 상기 플로팅 바디 내부에 게르마늄(Ge) 이온들을 주입하여 가설 패턴들(temporary patterns)을 형성하고,상기 가설 패턴들(temporary patterns)을 식각하여 갭들(gaps)을 형성하고,상기 갭들(gaps)을 절연막으로 채우는 것을 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 13 항에 있어서,상기 갭들(gaps) 상부의 상기 플로팅 바디에 소스/드레인 영역들을 형성하는 것을 더 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 누설차폐 패턴들에 접촉된 소스/드레인 영역들을 형성하는 것을 더 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 15 항에 있어서,상기 잉여 캐리어(excess carrier) 저장영역은 상기 소스/드레인 영역들 사이에서부터 상기 누설차폐 패턴들의 하부까지 신장된 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 게이트 패턴을 형성하기 전에상기 플로팅 바디 상에 게이트유전막을 형성하는 것을 더 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 게이트 패턴은 차례로 적층된 게이트전극, 패드 산화막, 및 마스크 질화막으로 형성하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
- 제 11 항에 있어서,상기 반도체기판에 상기 플로팅 바디(floating body)를 한정하는 소자분리막을 형성하는 것을 더 포함하는 단일 트랜지스터 플로팅 바디 디램 소자(one transistor floating body DRAM device)의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060119087A KR100819553B1 (ko) | 2006-11-29 | 2006-11-29 | 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법 |
| US11/829,113 US7851859B2 (en) | 2006-11-01 | 2007-07-27 | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
| TW096133597A TWI512944B (zh) | 2006-11-01 | 2007-09-07 | 具有源極和汲極絕緣區域之單電晶體記憶體裝置及其製造方法 |
| EP07019404A EP1918998A3 (en) | 2006-11-01 | 2007-10-04 | Single transistor memory cell and device and fabricating methods |
| US12/940,304 US20110042746A1 (en) | 2006-11-01 | 2010-11-05 | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060119087A KR100819553B1 (ko) | 2006-11-29 | 2006-11-29 | 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100819553B1 true KR100819553B1 (ko) | 2008-04-07 |
Family
ID=39533814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060119087A KR100819553B1 (ko) | 2006-11-01 | 2006-11-29 | 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100819553B1 (ko) |
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190228 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20200228 Year of fee payment: 13 |