KR20190127389A - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20190127389A KR20190127389A KR1020180051952A KR20180051952A KR20190127389A KR 20190127389 A KR20190127389 A KR 20190127389A KR 1020180051952 A KR1020180051952 A KR 1020180051952A KR 20180051952 A KR20180051952 A KR 20180051952A KR 20190127389 A KR20190127389 A KR 20190127389A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- insulating
- drain
- source
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- -1 oxygen ions Chemical class 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
- H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66045—Field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
반도체 소자 및 그 제조 방법이 개시된다. 상기 반도체 소자는, 기판 내에 형성된 제1 절연 영역과, 상기 기판 내에 형성되며 상기 제1 절연 영역으로부터 소정 간격 이격된 제2 절연 영역과, 상기 기판의 상부 표면과 상기 제1 절연 영역 사이에 형성된 소스 영역과, 상기 기판의 상부 표면과 상기 제2 절연 영역 사이에 형성된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 구조물을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, SOI(Semiconductor On insulator) 기판 상에 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 SOI 기판 상에 형성되는 트랜지스터들과 같은 반도체 소자는 휴대용 전자 장치들에서의 RF(Radio Frequency) 스위치들에 사용될 수 있다. 예를 들면, 직렬로 결합된 복수의 SOI 트랜지스터들은 휴대용 전화기에서 요구되는 전력 레벨들을 핸들링할 수 있는 RF 스위치를 제공할 수 있다.
예를 들면, 미국 특허공개 제2008/0217727호에는 벌크 기판과 매립 산화물층 및 실리콘층을 포함하는 SOI 기판 상에 형성된 SOI 트랜지스터를 개시하고 있다. 상기 SOI 트랜지스터는 상기 실리콘층 내에 형성된 소스 영역과 드레인 영역 및 상기 실리콘층 상에 형성된 게이트 구조물을 포함한다. 특히, 상기 소스 영역과 상기 드레인 영역은 상기 실리콘층과 동일한 두께를 가질 수 있으며, 이 경우 상기 소스 영역과 상기 드레인 영역 사이의 기생 커패시턴스로 인하여 상기 SOI 트랜지스터의 오프 상태 커패시턴스(Coff)가 증가될 수 있으며, 이에 따라 상기 SOI 트랜지스터의 성능 지수(FOM; Figure of Merit)가 저하될 수 있다.
본 발명의 실시예들은 오프 상태 커패시턴스를 감소시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 기판 내에 형성된 제1 절연 영역과, 상기 기판 내에 형성되며 상기 제1 절연 영역으로부터 소정 간격 이격된 제2 절연 영역과, 상기 기판의 상부 표면과 상기 제1 절연 영역 사이에 형성된 소스 영역과, 상기 기판의 상부 표면과 상기 제2 절연 영역 사이에 형성된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 구조물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 기판 내에 배치된 매립 절연층을 더 포함하고, 상기 제1 절연 영역과 제2 절연 영역은 상기 매립 절연층 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 절연 영역과 상기 소스 영역 그리고 상기 제2 절연 영역과 상기 드레인 영역 사이에 배치되고 상기 소스 및 드레인 영역들과 다른 도전형을 갖는 웰 영역을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어질 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자는, 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판과, 상기 상부 반도체층의 상부 표면 부위에 형성된 소스 영역과, 상기 소스 영역으로부터 소정 간격 이격되도록 상기 상부 반도체층의 상부 표면 부위에 형성된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 웰 영역과, 상기 웰 영역 상에 형성된 게이트 구조물을 포함할 수 있으며, 상기 소스 영역과 상기 드레인 영역은 상기 웰 영역보다 얇은 두께를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 매립 산화물층과 상기 소스 영역 사이에 형성된 제1 산화물 영역과, 상기 매립 산화물층과 상기 드레인 영역 사이에 형성된 제2 산화물 영역을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 웰 영역은 상기 매립 산화물층 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어질 수 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은, 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판을 마련하는 단계와, 상기 상부 반도체층 내에 제1 절연 영역 및 상기 제1 절연 영역으로부터 소정 간격 이격되도록 제2 절연 영역을 형성하는 단계와, 상기 제1 절연 영역과 상기 제2 절연 영역 사이에 대응하도록 상기 상부 반도체층 상에 게이트 구조물을 형성하는 단계와, 상기 상부 반도체층의 상부 표면과 상기 제1 절연 영역 사이 그리고 상기 상부 반도체층의 상부 표면과 상기 제2 절연 영역 사이에 각각 소스 영역과 드레인 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 절연 영역과 상기 제2 절연 영역을 형성하는 단계는, 상기 제1 절연 영역이 형성될 제1 영역 및 상기 제2 절연 영역이 형성될 제2 영역에 산소 이온들을 주입하는 단계와, 상기 제1 영역 및 상기 제2 영역 내에 상기 제1 절연 영역으로 기능하는 제1 산화물 영역 및 상기 제2 절연 영역으로 기능하는 제2 산화물 영역을 각각 형성하기 위하여 열처리 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 절연 영역과 상기 제2 절연 영역은 상기 매립 산화물층 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 상부 반도체층 내에 웰 영역을 형성하는 단계를 더 포함할 수 있으며, 상기 게이트 구조물은 상기 웰 영역 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 웰 영역은 상기 매립 산화물층 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 소스 영역의 표면 부위와 상기 드레인 영역의 표면 부위에 금속 실리사이드층들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지며 상기 제1 절연 영역과 상기 제2 절연 영역 상에 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, SOI 기판의 상부 반도체층 내에 제1 절연 영역과 제2 절연 영역을 형성한 후 상기 제1 절연 영역과 상기 제2 절연 영역 상에 각각 소스 영역과 드레인 영역이 형성될 수 있다. 특히, 상기 제1 절연 영역과 상기 제2 절연 영역은 상기 SOI 기판의 매립 산화물층 상에 형성될 수 있으며, 이에 따라 상기 소스 영역과 상기 드레인 영역의 두께가 상대적으로 감소될 수 있다.
따라서, 상기 소스 영역과 상기 드레인 영역 사이의 기생 커패시턴스가 감소될 수 있으며, 상기 제1 절연 영역과 상기 제2 절연 영역에 의해 상기 소스 및 드레인 영역들과 상기 SOI 기판의 하부 반도체층 사이의 기생 커패시턴스가 감소될 수 있다. 결과적으로, 상기 반도체 소자의 오프 상태 커패시턴스가 감소될 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역을 금속 실리사이드로 형성함으로써 상기 소스 영역과 상기 드레인 영역의 전기 저항을 감소시킬 수 있으며, 결과적으로 상기 반도체 소자의 성능 지수가 크게 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 8은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 8은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 RF 스위치에 바람직하게 적용될 수 있으며, 기판(102) 내에 형성된 제1 절연 영역(122)과, 상기 기판(102) 내에 형성되며 상기 제1 절연 영역(122)으로부터 소정 간격 이격된 제2 절연 영역(124)과, 상기 기판(102)의 상부 표면과 상기 제1 절연 영역(122) 사이에 형성된 소스 영역(150)과, 상기 기판(102)의 상부 표면과 상기 제2 절연 영역(124) 사이에 형성된 드레인 영역(152)과, 상기 소스 영역(150)과 상기 드레인 영역(152) 사이의 채널 영역 상에 형성된 게이트 구조물(140)을 포함할 수 있다. 또한, 상기 반도체 소자(100)는 상기 기판(102) 내에 배치된 매립 절연층(106)을 더 포함할 수 있으며, 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)은 상기 매립 절연층(106) 상에 형성될 수 있다.
예를 들면, 상기 기판(102)으로는 하부 반도체층(104)과 상부 반도체층(108) 및 상기 하부 및 상부 반도체층들(104, 108) 사이에 배치된 매립 산화물층(106)을 포함하는 SOI 기판(102)이 사용될 수 있다. 상기 매립 산화물층(106)은 상기 매립 절연층(106)으로서 기능할 수 있으며 실리콘 산화물로 이루어질 수 있다. 상기 하부 반도체층(104)은 실리콘 벌크 기판일 수 있으며, 상기 상부 반도체층(108)은 실리콘층일 수 있다. 또한, 상기 제1 절연 영역(122) 및 상기 제2 절연 영역(124)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 절연 영역(122)과 상기 소스 영역(150) 및 상기 제2 절연 영역(124)과 상기 드레인 영역(152) 사이에는 웰 영역(130)이 배치될 수 있다. 상기 웰 영역(130)은 제1 도전형을 가질 수 있으며, 상기 소스 영역(150)과 상기 드레인 영역(152)은 제2 도전형을 가질 수 있다. 예를 들면, P형 불순물 영역이 상기 웰 영역(130)으로 사용될 수 있으며, N형 불순물 영역들이 상기 소스 영역(150)과 상기 드레인 영역(152)으로 사용될 수 있다. 도시되지는 않았으나, 상기 웰 영역(130)의 상부 표면 부위가 채널 영역으로서 기능할 수 있으며, 상기 게이트 구조물(140)은 상기 채널 영역 상에 배치될 수 있다.
상기 게이트 구조물(140)은 상기 채널 영역 상에 형성된 게이트 절연막(142)과 상기 게이트 절연막(142) 상에 형성된 게이트 전극(144) 및 상기 게이트 전극(144)의 측면들 상에 형성된 게이트 스페이서들(146)을 포함할 수 있다. 상기 소스 영역(150)과 상기 드레인 영역(152) 상에는 금속 실리사이드층들(160)이 형성될 수 있다. 예를 들면, 상기 소스 영역(150)과 드레인 영역(152) 상에는 코발트 실리사이드층들(160)이 형성될 수 있다.
상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)은 상기 소스 및 드레인 영역들(150, 152)과 상기 하부 반도체층(104) 사이의 매립 절연층(106)의 두께를 증가시키기 위해 사용될 수 있다. 특히, 상기 소스 및 드레인 영역들(150, 152)의 두께는 상기 제1 및 제2 절연 영역들(122, 124)에 의해 상대적으로 얇아질 수 있으며, 이에 따라 상기 소스 영역(150)과 상기 드레인 영역(152) 사이의 기생 커패시턴스가 감소될 수 있다. 아울러, 상기 소스 및 드레인 영역들(150, 152)과 상기 하부 반도체층(104) 사이의 기생 커패시턴스가 감소될 수 있으며, 결과적으로, 상기 반도체 소자(100)의 오프 상태 커패시턴스가 감소될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 하부 반도체층(204)과 상부 반도체층(208) 및 상기 하부 및 상부 반도체층들(204, 208) 사이에 배치된 매립 산화물층(206)을 포함하는 기판(202) 상에 형성될 수 있다. 특히, 상기 반도체 소자(200)는 소자 분리 영역들(210)에 의해 한정된 활성 영역 내에 형성될 수 있으며, 상기 상부 반도체층(208)의 상부 표면 부위에 형성된 소스 영역(250)과, 상기 소스 영역(250)으로부터 소정 간격 이격되도록 상기 상부 반도체층(208)의 상부 표면 부위에 형성된 드레인 영역(252)과, 상기 소스 영역(250)과 상기 드레인 영역(252) 사이에 형성된 웰 영역(230)과, 상기 웰 영역(230) 상에 형성된 게이트 구조물(240)을 포함할 수 있다. 특히, 상기 소스 영역(250)과 상기 드레인 영역(252)은 상기 웰 영역(230)보다 얇은 두께를 가질 수 있다.
상기 반도체 소자(200)는 상기 매립 산화물층(206)과 상기 소스 영역(250) 사이에 형성된 제1 산화물 영역(222)과, 상기 매립 산화물층(206)과 상기 드레인 영역(252) 사이에 형성된 제2 산화물 영역(224)을 포함할 수 있으며, 상기 웰 영역(230)은 상기 매립 산화물층(206) 상에 배치될 수 있다. 즉, 상기 웰 영역(230)의 하부(lower portion)가 상기 제1 산화물 영역(222)과 상기 제2 산화물 영역(224) 사이에 배치될 수 있다.
상기 게이트 구조물(240)은 상기 웰 영역(230) 상에 형성된 게이트 절연막(242)과 상기 게이트 절연막(242) 상에 형성된 게이트 전극(244) 및 상기 게이트 전극(244)의 측면들 상에 형성된 게이트 스페이서들(246)을 포함할 수 있다. 특히, 상기 소스 영역(250)과 상기 드레인 영역(252)은 금속 실리사이드로 이루어질 수 있다. 예를 들면, 상기 소스 영역(250)과 상기 드레인 영역(252)은 코발트 실리사이드로 이루어질 수 있다. 결과적으로, 상기 소스 영역(250)과 상기 드레인 영역(252)의 전기 저항이 감소될 수 있다.
도 3 내지 도 8은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 3을 참조하면, 먼저, 하부 반도체층(104)과 상부 반도체층(108) 및 상기 하부 및 상부 반도체층들(104, 108) 사이에 배치된 매립 산화물층(106)을 포함하는 기판(102)을 마련하고, 상기 상부 반도체층(108) 내에 활성 영역을 정의하기 위한 소자 분리 영역들(110)을 형성할 수 있다. 예를 들면, 상기 하부 반도체층(104)은 실리콘 벌크 기판일 수 있고, 상기 상부 반도체층(108)은 실리콘층일 수 있으며, 상기 매립 산화물층(106)은 실리콘 산화물층일 수 있다. 상기 소자 분리 영역들(110)은 STI(Shallow Trench Isolation) 공정을 통해 형성될 수 있으며, 실리콘 산화물 및/또는 실리콘 질화물로 이루어질 수 있다. 특히, 상기 소자 분리 영역들(110)은 도 3에 도시된 바와 같이 상기 매립 산화물층(106) 상에 형성될 수 있다.
도 4 및 도 5를 참조하면, 상기 상부 반도체층(108) 내에 제1 절연 영역(122)과 제2 절연 영역(124)을 형성할 수 있다. 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)은 소정 간격 서로 이격될 수 있으며, 상기 매립 산화물층(106) 상에 형성될 수 있다.
예를 들면, 도 4에 도시된 바와 같이 상기 기판(102) 상에 소스 영역(150)과 드레인 영역(152)이 형성될 부위들을 노출시키는 포토레지스트 패턴(120)을 형성하고, 상기 포토레지스트 패턴(120)을 이온 주입 마스크로서 이용하는 이온 주입 공정을 통해 상기 제1 절연 영역(122)과 제2 절연 영역(124)이 형성될 제1 영역 및 제2 영역에 산소 이온들을 주입할 수 있다.
상기 포토레지스트 패턴(120)은 상기 이온 주입 공정이 수행된 후 애싱 및/또는 스트립 공정을 통해 제거될 수 있다. 이어서, 도 5에 도시된 바와 같이 상기 제1 영역 및 제2 영역 내에 상기 제1 절연 영역(122)으로서 기능하는 제1 산화물 영역(122) 및 상기 제2 절연 영역(124)으로서 기능하는 제2 산화물 영역(124)을 형성하기 위한 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 불활성 가스 분위기, 예를 들면, 질소 또는 아르곤 분위기에서 수행될 수 있으며, 상기 제1 및 제2 영역들에 주입된 산소 이온들과 실리콘 원자들 사이의 반응에 의해 상기 제1 산화물 영역(122) 및 제2 산화물 영역(124)이 형성될 수 있다.
도 6을 참조하면, 상기 상부 반도체층(108) 내에 제1 도전형을 갖는 웰 영역(130)이 형성될 수 있다. 예를 들면, 이온 주입 공정을 통해 상기 웰 영역(130)으로서 기능하는 P형 불순물 영역이 상기 상부 반도체층(108) 내에 형성될 수 있다.
도 7을 참조하면, 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)의 사이에 대응하도록 상기 웰 영역(130) 상에 게이트 구조물(140)이 형성될 수 있다. 예를 들면, 상기 웰 영역(130) 상에 절연막과 도전막을 형성한 후 상기 도전막과 상기 절연막을 패터닝함으로써 상기 웰 영역(130) 상에 게이트 절연막(142)과 게이트 전극(144)을 형성할 수 있다. 또한, 상기 게이트 전극(144)의 측면들 상에 게이트 스페이서들(146)을 형성할 수 있다. 상기 절연막으로는 게이트 산화막이 사용될 수 있으며, 상기 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있다. 아울러, 상기 게이트 스페이서들(146)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
도 8을 참조하면, 상기 게이트 구조물(140)의 양측에 각각 소스 영역(150)과 드레인 영역(152)을 형성할 수 있다. 구체적으로, 상기 제1 절연 영역(122)과 상기 상부 반도체층(108)의 상부 표면 사이에 소스 영역(150)을 형성하고, 상기 제2 절연 영역(124)과 상기 상부 반도체층(108)의 상부 표면 사이에 드레인 영역(152)을 형성할 수 있다. 예를 들면, 이온 주입 공정을 통해 상기 소스 영역(150)과 상기 드레인 영역(152)으로서 기능하는 N형 불순물 영역들을 형성할 수 있다. 결과적으로, 상기 소스 영역(150)과 상기 드레인 영역(152)은 상기 웰 영역(130)보다 얇은 두께를 가질 수 있으며, 이에 따라 상기 소스 영역(150)과 상기 드레인 영역(152) 사이의 기생 커패시턴스가 감소될 수 있다.
또한, 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)에 의해 상기 소스 및 드레인 영역들(150, 152)과 상기 하부 반도체층(104) 사이의 기생 커패시턴스가 감소될 수 있으며, 결과적으로 상기 반도체 소자(100)의 오프 상태 커패시턴스가 감소될 수 있다.
상기와 같이 소스 영역(150) 및 드레인 영역(152)을 형성한 후 도 1에 도시된 바와 같이 상기 소스 영역(150)의 표면 부위와 상기 드레인 영역(152)의 표면 부위에 금속 실리사이드층들(160)을 형성할 수 있다. 예를 들면, 상기 기판(102) 상에 금속층, 예를 들면, 코발트층을 형성한 후 열처리를 통하여 상기 소스 영역(150)의 표면 부위와 상기 드레인 영역(152)의 표면 부위 상에 코발트 실리사이드층들(160)을 형성할 수 있다.
상기한 바와 다르게, 도 2에 도시된 바와 같이 상기 기판(202) 상에 상대적으로 두꺼운 금속층을 형성한 후 열처리를 통하여 상기 소스 영역(250)과 상기 드레인 영역(252)을 금속 실리사이드로 형성할 수도 있다. 이 경우, 상기 소스 영역(250)과 상기 드레인 영역(252)의 전기 저항을 더욱 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 소자
102 : 기판
104 : 하부 반도체층 106 : 매립 산화물층
108 : 상부 반도체층 110 : 소자 분리 영역
120 : 포토레지스트 패턴 122 : 제1 절연 영역
124 : 제2 절연 영역 130 : 웰 영역
140 : 게이트 구조물 142 : 게이트 절연막
144 : 게이트 전극 146 : 게이트 스페이서
150 : 소스 영역 152 : 드레인 영역
160 : 금속 실리사이드층
104 : 하부 반도체층 106 : 매립 산화물층
108 : 상부 반도체층 110 : 소자 분리 영역
120 : 포토레지스트 패턴 122 : 제1 절연 영역
124 : 제2 절연 영역 130 : 웰 영역
140 : 게이트 구조물 142 : 게이트 절연막
144 : 게이트 전극 146 : 게이트 스페이서
150 : 소스 영역 152 : 드레인 영역
160 : 금속 실리사이드층
Claims (17)
- 기판 내에 형성된 제1 절연 영역;
상기 기판 내에 형성되며 상기 제1 절연 영역으로부터 소정 간격 이격된 제2 절연 영역;
상기 기판의 상부 표면과 상기 제1 절연 영역 사이에 형성된 소스 영역;
상기 기판의 상부 표면과 상기 제2 절연 영역 사이에 형성된 드레인 영역; 및
상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 구조물을 포함하는 것을 특징으로 하는 반도체 소자. - 제1항에 있어서, 상기 기판 내에 배치된 매립 절연층을 더 포함하고, 상기 제1 절연 영역과 제2 절연 영역은 상기 매립 절연층 상에 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제1 절연 영역과 상기 소스 영역 그리고 상기 제2 절연 영역과 상기 드레인 영역 사이에 배치되고 상기 소스 및 드레인 영역들과 다른 도전형을 갖는 웰 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
- 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판;
상기 상부 반도체층의 상부 표면 부위에 형성된 소스 영역;
상기 소스 영역으로부터 소정 간격 이격되도록 상기 상부 반도체층의 상부 표면 부위에 형성된 드레인 영역;
상기 소스 영역과 상기 드레인 영역 사이에 형성된 웰 영역; 및
상기 웰 영역 상에 형성된 게이트 구조물을 포함하되,
상기 소스 영역과 상기 드레인 영역은 상기 웰 영역보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자. - 제6항에 있어서, 상기 매립 산화물층과 상기 소스 영역 사이에 형성된 제1 산화물 영역; 및
상기 매립 산화물층과 상기 드레인 영역 사이에 형성된 제2 산화물 영역을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제6항에 있어서, 상기 웰 영역은 상기 매립 산화물층 상에 배치되는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
- 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판을 마련하는 단계;
상기 상부 반도체층 내에 제1 절연 영역 및 상기 제1 절연 영역으로부터 소정 간격 이격되도록 제2 절연 영역을 형성하는 단계;
상기 제1 절연 영역과 상기 제2 절연 영역 사이에 대응하도록 상기 상부 반도체층 상에 게이트 구조물을 형성하는 단계; 및
상기 상부 반도체층의 상부 표면과 상기 제1 절연 영역 사이 그리고 상기 상부 반도체층의 상부 표면과 상기 제2 절연 영역 사이에 각각 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제11항에 있어서, 상기 제1 절연 영역과 상기 제2 절연 영역을 형성하는 단계는,
상기 제1 절연 영역이 형성될 제1 영역 및 상기 제2 절연 영역이 형성될 제2 영역에 산소 이온들을 주입하는 단계; 및
상기 제1 영역 및 상기 제2 영역 내에 상기 제1 절연 영역으로 기능하는 제1 산화물 영역 및 상기 제2 절연 영역으로 기능하는 제2 산화물 영역을 각각 형성하기 위하여 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제12항에 있어서, 상기 제1 절연 영역과 상기 제2 절연 영역은 상기 매립 산화물층 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 상부 반도체층 내에 웰 영역을 형성하는 단계를 더 포함하되,
상기 게이트 구조물은 상기 웰 영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제14항에 있어서, 상기 웰 영역은 상기 매립 산화물층 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 소스 영역의 표면 부위와 상기 드레인 영역의 표면 부위에 금속 실리사이드층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지며 상기 제1 절연 영역과 상기 제2 절연 영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180051952A KR102475452B1 (ko) | 2018-05-04 | 2018-05-04 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180051952A KR102475452B1 (ko) | 2018-05-04 | 2018-05-04 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190127389A true KR20190127389A (ko) | 2019-11-13 |
| KR102475452B1 KR102475452B1 (ko) | 2022-12-08 |
Family
ID=68535059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180051952A KR102475452B1 (ko) | 2018-05-04 | 2018-05-04 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102475452B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220121390A (ko) | 2021-02-25 | 2022-09-01 | 주식회사 디비하이텍 | 알에프 스위치 소자 및 제조방법 |
| KR20220153834A (ko) | 2021-05-12 | 2022-11-21 | 주식회사 디비하이텍 | 알에프 스위치 소자 |
| KR20230021787A (ko) | 2021-08-06 | 2023-02-14 | 주식회사 디비하이텍 | Rf 스위치 소자 및 제조방법 |
| KR20230021788A (ko) | 2021-08-06 | 2023-02-14 | 주식회사 디비하이텍 | 알에프 스위치 소자 및 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060006163A (ko) * | 2004-07-15 | 2006-01-19 | 재단법인서울대학교산학협력재단 | 전계 효과 트랜지스터의 제조방법 |
| KR100819553B1 (ko) * | 2006-11-29 | 2008-04-07 | 삼성전자주식회사 | 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법 |
| KR20100078685A (ko) * | 2008-12-30 | 2010-07-08 | 한국과학기술원 | 고집적 반도체 융합 메모리 소자 및 그 제조방법 |
-
2018
- 2018-05-04 KR KR1020180051952A patent/KR102475452B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060006163A (ko) * | 2004-07-15 | 2006-01-19 | 재단법인서울대학교산학협력재단 | 전계 효과 트랜지스터의 제조방법 |
| KR100819553B1 (ko) * | 2006-11-29 | 2008-04-07 | 삼성전자주식회사 | 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법 |
| KR20100078685A (ko) * | 2008-12-30 | 2010-07-08 | 한국과학기술원 | 고집적 반도체 융합 메모리 소자 및 그 제조방법 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220121390A (ko) | 2021-02-25 | 2022-09-01 | 주식회사 디비하이텍 | 알에프 스위치 소자 및 제조방법 |
| US11830908B2 (en) | 2021-02-25 | 2023-11-28 | DB HiTek, Co., Ltd. | RF switch device having a highly resistive substrate, an isolation layer therein or thereon, and a trap-rich layer therein or thereon |
| KR20220153834A (ko) | 2021-05-12 | 2022-11-21 | 주식회사 디비하이텍 | 알에프 스위치 소자 |
| US11817851B2 (en) | 2021-05-12 | 2023-11-14 | DB HiTek, Co., Ltd. | RF switch device |
| KR20230021787A (ko) | 2021-08-06 | 2023-02-14 | 주식회사 디비하이텍 | Rf 스위치 소자 및 제조방법 |
| KR20230021788A (ko) | 2021-08-06 | 2023-02-14 | 주식회사 디비하이텍 | 알에프 스위치 소자 및 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102475452B1 (ko) | 2022-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10453809B2 (en) | RF switch on high resistive substrate | |
| KR102475452B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2009540579A (ja) | 自己整合ゲートｊｆｅｔ構造及びその製造方法 | |
| TW200534340A (en) | Method and apparatus for forming an SOI body-contacted transistor | |
| KR101355282B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20090019693A (ko) | 스트레인된 반도체 장치 및 이의 제조 방법 | |
| TW200950086A (en) | Semiconductor device having transistor and method of manufacturing the same | |
| KR20190087786A (ko) | 반도체 소자 및 그 제조 방법 | |
| SG185185A1 (en) | Mos semiconductor device and methods for its fabrication | |
| EP1588403B1 (en) | Low-gidl mosfet structure and method for fabrication | |
| CN104051529B (zh) | 高阻抗衬底上的rf开关 | |
| US20090032881A1 (en) | Semiconductor devices and methods of fabricating the same in which a mobility change of the major carrier is induced through stress applied to the channel | |
| JP2000196090A (ja) | ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法 | |
| JP2001156290A (ja) | 半導体装置 | |
| US7074657B2 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
| US9018067B2 (en) | Semiconductor device with pocket regions and method of manufacturing the same | |
| CN110838524B (zh) | Ldmos器件及其形成方法 | |
| JPH09135029A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| US10074650B2 (en) | Deep trench isolation for RF devices on SOI | |
| CN110838525B (zh) | Ldmos器件及其形成方法 | |
| KR100485004B1 (ko) | 에스오아이 반도체 소자 및 그 제조 방법 | |
| KR101102775B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100214491B1 (ko) | 반도체소자 및 그 제조방법 | |
| US20180069035A1 (en) | Tensile Contact Etch Stop Layer (CESL) For Radio Frequency (RF) Silicon-On-Insulator (SOI) Switch Technology | |
| JP2006120801A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |