KR20060006163A - 전계 효과 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI

Description

전계 효과 트랜지스터의 제조방법{ Fabrication Method of MOSFET}
도 1 내지 도 14는 본 발명에 따른 전계 효과 트랜지스터의 제조공정을 보여주는 단면도이다.
도 15는 실리콘 기판인 경우와 실리콘 게르마늄을 사용했을 경우의 선형영역 트랜스컨덕턴스의 특성을 비교한 전기 특성도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 핸들(handle) 실리콘 기판 2 : 제 1 실리콘 산화막
3 : 호스트(host) 실리콘 기판 3' : 실리콘 버퍼층을 포함한 호스트 실리콘 기판의 일부 4 : 실리콘 게르마늄 에피층
5 : 실리콘 에피층 6 : 제 2 실리콘 산화막
7 : 수소이온 농도의 피크치를 나타내는 선
8 : 실리콘 산화막 버퍼층 9 : 실리콘 질화막층
10 : 제 1 측벽 11 : 게이트 절연막
12 : 게이트 전극 13 : 제 2 측벽
14 : 실리사이드층
본 발명은 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 및 게르마늄 에피텍시(epitaxy) 기술을 적용하여 에스오아이(SOI : Silicon On Insulator, 이하 'SOI'라 함) 기판을 구현하고, 이를 이용하여 'T'자형의 게이트 형상을 갖는 금속-산화막-반도체 전계 효과 트랜지스터(Metal-Oxide- Semiconductor Field Effect Transistor, 이하 'MOSFET'라 함)를 제조하는 방법에 관한 것이다.
일반적으로 MOSFET은 고성능화 및 고집적화의 일환으로 소자의 게이트 길이를 줄이면서 소자 크기의 축소화가 진행되어 왔다. 그러면서 극소 채널 길이를 가지는 트랜지스터를 구현하기 위해서는 드레인 전압에 의해 채널 영역의 전위가 영향을 받게 되는 단채널 효과(Short Channel Effect)를 효율적으로 억제해야 할 필요성이 또한 제기되어 왔다.
이러한 단채널 효과(Short Channel Effect)를 효율적으로 억제할 수 있는 한 방법으로 벌크(bulk) 실리콘 대신 SOI 기판상에서 MOSFET을 만드는 방법이 수년 전부터 연구되고 있다.
SOI 기판 상에서 제조되어지는 MOSFET의 경우, 완전 공핍형(Fully Depleted Type)과 부분 공핍형(Partially Depleted Type)의 동작 모드에 따라 다음과 같이 소자 특성이 달라질 수 있다.
먼저, 완전 공핍형 동작 모드를 갖는 소자는 채널이 완전 공핍됨에 따라 기판이 플로팅(floating)됨으로 인하여 킨크(kink) 효과와 같은 플로팅 바디(body) 특성이 발생되지 않고, 서브쓰레숄드(subthreshold) 특성 및 단채널 특성이 우수하다. 더불어, 수직 방향 전계가 낮아짐으로 인한 채널 이동도(mobility)의 증가로 드레인 포화 전류가 증가되는 장점이 있다. 그러나, 이 완전 공핍형 동작 모드를 갖는 소자는 완전 공핍 동작을 위해 사용하는 SOI 기판에서 소스/드레인의 시리즈 저항이 매우 커서 드레인 전류가 작아지게 되고, MOSFET 소자 제조 공정에서 소스/드레인 영역의 실리사이드 공정이 얇은 SOI 기판으로 인해 적용되기가 어려우며, 오히려 접합파괴가 일어날 수 있는 단점이 있다.
이와 대조적으로 부분 공핍형 동작 모드를 갖는 소자는 전술된 완전 공핍형 동작 모드를 갖는 소자의 장점과 단점에 반대인 특성을 갖는다. 그리고, 부분 공핍형 동작 모드를 갖는 소자는 바디가 플로팅되어 기판 전압이 불안정해지고, 이로 인해 MOSFET 회로설계에 악영향을 미칠 수 있다.
결국, SOI 기판상에서 극소 채널길이를 가지는 MOSFET을 제조하는 방법은 완전 공핍형 동작을 수행하는 소자의 단점을 극복할 수 있는 공정 개발이 요구 되고 있다.
또한, MOSFET의 게이트를 형성하는 방법은 수년 전부터 부분 산화와 광학적인 방법을 통해서 게이트를 형성하는 것(미국특허 등록번호 제6,060,749호) 외에, 채널 방향으로 만들어지는 측벽을 이용하여 원래 설계된 게이트 길이보다 축소된 게이트 구조를 형성하는 연구(일본공개 H07-038095)가 제시되었으나, 실제 소자 제작으로 활용하기 위해선 공정 개선의 필요성이 제기되어 왔다.
그리고, 본 출원인은 한국 출원번호 제10-2002-26415호를 통하여 일본공개 H07-038095 보다 개선된 공정으로 'T' 게이트 형상을 갖는 MOSFET의 제조방법을 제시한 바 있다.
그러나, 상기 한국 출원번호 제10-2002-26415호에서도 소스/드레인은 실리콘층을 그대로 이용하여 소스/드레인의 시리즈 저항을 줄이는데 한계가 있었으며, 게이트가 형성될 영역을 형성함에 있어 순차적으로 제거된 질화막과 산화막을 마스크로 하여 제 2 실리콘층을 건식식각(dry etching) 만으로 공정을 진행함으로써 웨이퍼 전체에 대하여 채널 영역의 제 2 실리콘층의 두께(T2)를 균일하게 형성하기 어려웠고(통상적인 반도체 건식식각 공정에서 웨이퍼 위치에 따른 균일도는 표준편차 10~15% 수준임), 나아가 제조공정의 재현성 관점에서도 SOI 기판상에서 제조되는 MOSFET이 완전 공핍형으로 동작하기 위해선 채널 영역에서 소정의 제 2 실리콘층 두께(T2)가 보장되어야 하는데, 종래 방식에 의하면 식각률에 의존하므로 식각장비 또는 정의된 홈(groove)의 선폭(L1)에 따른 부하효과(loading effect)의 차이와 같은 공정환경의 다름으로 인해 채널 영역의 제 2 실리콘층 두께(T2)를 정확하게 재현하기 어려운 문제점이 있었다.
이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용하여 SOI 기판을 구현하고, 이를 통해 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하고 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소 스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제시하여, 보다 개선된 MOSFET 제조방법을 제공함에 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
먼저, 도 1과 같이, 두개의 벌크 실리콘 기판을 사용해서 인위적으로 SOI 기판을 구현하기 위한 준비를 한다. 핸들(handle) 실리콘 기판(1)은 열적 산화공정 등을 통해 양질의 제 1 실리콘 산화막층(2)을 얻는다. 이 때 제 1 실리콘 산화막층을 위한 산화 공정은 건식 또는 습식 방법 모두 가능하며, 최종적인 제 1 실리콘 산화막층의 두께는 100nm 이상으로 하는 것이 원하는 소자 특성 및 후속공정을 위해 바람직하다.
한편, 호스트(host) 실리콘 기판(3)에 대해서는 15~40nm 정도의 실리콘 버퍼(buffer)층을 증착한 다음, 실리콘 게르마늄 에피증착과 실리콘 에피증착을 순차적으로 수행한다. 이 때 실리콘 게르마늄 에피층(4)의 실리콘과 게르마늄의 조성비는 SiXGe1-X 에서 x는 약 0.7로 하는 것이 바람직하고, 40nm 이하의 게이트 길이를 가지는 전계 효과 트랜지스터로 구현하기 위해서는 실리콘 게르마늄 에피층(4)의 두께는 30nm 이상, 실리콘 에피층(5)의 두께는 10nm 이하로 각각 하는 것이 후속공정 및 원하는 소자의 특성 즉, 소스/드레인의 시리즈 저항을 줄이고 MOSFET이 완전 공핍형으로 동작하기 위해 바람직하다. 보다 상세하게는 SOI 기판을 사용하는 MOSFET 구조에서 소자가 완전 공핍형으로 동작하기 위해서는 채널 영역의 실리콘층 두께가 게이트 길이의 1/4를 만족하여야 하므로, 상기 실리콘 에피층(5)의 두께는 이에 맞추는 것이 중요하다.
이어서, 상기 실리콘 에피층(5) 상부에 제 2 실리콘 산화막층(6)을 증착하고, 산화막층 상부 전면에 수소 이온을 주입한다. 여기서 제 2 실리콘 산화막층(6)은 차후 핸들 실리콘 기판(1)과의 결합을 보다 용이하게 하고, 수소이온 주입시와 핸들 실리콘 기판과의 결합시 실리콘 에피층(5)의 손상을 막아주는 역할을 한다. 이 때 제 2 실리콘 산화막층의 증착은 화학기상증착법을 이용 할 수도 있지만, 산화공정(oxidation)을 통해 보다 우수한 계면특성을 가지는 양질의 박막을 만들어 줄 수 있다. 특히 저온의 오존 산화공정(ozone oxidation)을 이용할 경우, 600℃ 이하의 저온 열공정으로서 균일하면서도 매우 얇은 두께(수 nm 수준)의 양질의 산화막을 만들어 줄 수 있으며, 이렇게 성장된 산화막으로 인해 호스트 실리콘 기판에 영향을 덜 주면서도 산화막층과 실리콘 에피층간의 계면 특성(interface state)을 향상시킬 수 있다. 그리고 이렇게 증착된 산화막을 이용하여 핸들 실리콘 기판과 호스트 실리콘 기판을 다음의 공정을 통해 결합(bonding)시킬 수도 있지만, 보다 두꺼운 산화막을 만들어 주기 위해 추가적으로 화학기상증착 과정을 더 진행하여 수 nm의 산화막을 10~50nm 두께의 산화막으로 만들고 이후의 결합 공정을 진행할 수도 있다. 그리고 수소이온 주입은 핸들 실리콘 기판과 결합 후 호스트 기판의 일부를 분리시키기 위한 것이므로, 주입된 수소이온 농도의 피크(peak)치가 도 1의 점선(7)과 같이 실리콘 게르마늄층(5)을 지나서 형성되도록 이온주입 에너지를 조절하여야 한다. 일 예로 호스트 기판 상부에 15~40nm 정도의 실리콘 버퍼(buffer)층이 있고 그 상부에 30nm 정도의 실리콘 게르마늄 에피층과 10nm 이하의 실리콘 에피층, 그리고 10~50nm 정도의 산화막층이 각각 증착되어 있을 때 수소 이온은 1x1016/cm2 이상의 도즈에서 150~200keV 의 에너지로 주입하는게 적당하다.
상기의 수소이온 주입은 공정 순서를 바꾸어 호스트(host) 실리콘 기판(3)에 실리콘 버퍼층을 증착하기 전에 수행할 수도 있다. 이렇게 함으로써 수소이온 주입으로 인한 실리콘 에피층(5)의 손상을 최대한 막을 수 있고 도즈 에너지(100~150keV)도 낮출 수 있다는 잇점이 있다. 그러나, 수소이온 주입 후에 진행되는 실리콘 버퍼층/실리콘 게르마늄 에피층/실리콘 에피층/제 2 실리콘 산화막층 증착시 수소 이온의 후확산을 최소화하기 위해 저온 공정을 수행하여야 하는 제한이 따른다. 따라서, 이 실시예에 있어, 특히 제 2 실리콘 산화막층의 증착은 통상의 열공정이 아닌 오존 산화공정(ozone oxidation) 등을 사용하여야 한다.
이 후, 상기에서 얻어진 두개의 실리콘 기판을 열적 어닐링 공정을 통하여 결합시킨 다음, 이어서 질소 분위기에서의 열적 어닐링 공정을 진행하여 이온 주입된 수소 농도의 피크인 점선(7)을 중심으로 호스트 기판의 일부가 핸들 실리콘 기판과 결합된 호스트 기판에서 떨어져 나가도록 한다. 이 때 결합을 위한 열공정은 250℃ 조건에서 4시간 이상 어닐링을 통해 수행하고, 호스트 실리콘의 분리를 위한 열공정은 질소분위기에서 550℃ 10분 정도 수행하는 것이 바람직하다. 이렇게 되면, 도 2와 같이, 핸들 실리콘 기판(1)의 제 1 실리콘 산화막층(2) 상부에 호스트 기판 상단에 증착된 제 2 실리콘 산화막층(6)과 실리콘 에피층(5), 실리콘 게르마늄 에피층(4), 그리고 실리콘 버퍼층을 포함한 호스트 실리콘 기판의 일부(3')만 남게 된다.
다음은, 도 2의 실리콘 게르마늄 에피층 상부에 남아 있는 실리콘 버퍼층을 포함한 호스트 실리콘 기판의 일부(3')를 제거하여 실리콘 게르마늄 에피층이 노출된 SOI 기판을 완성한다(도 3). 이를 위해 도 2의 실리콘 기판을 KOH가 10% 용해된 용액에 담그면, 실리콘은 상온에서 분당 약 30nm 정도로 식각되면서, 실리콘과 실리콘 게르마늄의 선택비가 20:1로 높아 실리콘 게르마늄 에피층(4)이 우수한 에치스탑 레이어로 작용하게 되어, 도 3과 같이, 실리콘 게르마늄 에피층(4) 상부에 있는 실리콘 버퍼층을 포함한 호스트 실리콘 기판의 일부(3')만 제거할 수 있다.
이어서, 도 3의 상부에 실리콘 산화막 버퍼층(8)과 실리콘 질화막층(9)을 순차적으로 증착한다(도 4). 이 때 실리콘 산화막 버퍼층(8)은 약 10nm 수준으로 만든다면, 실리콘 질화막층(9)은 50~70nm 로 하는 것이 바람직하다.
이 후, 사진식각공정으로 식각 마스크를 형성한 다음, 실리콘 질화막층(9)과 실리콘 산화막 버퍼층(8)을 마스크 패턴에 따라 순차적으로 식각하여 실리콘 게르마늄 에피층(4)을 노출시키고 L1의 폭을 가지는 그루브(groove)를 형성한다(도 5). 이 때 L1은 최종적으로 완성된 소자의 상부에서 바라본 게이트 길이가 된다.
이어서, 열린 게르마늄 에피층(4)을 선택적으로 제거한다(도 6). 이 때 건식 식각과 습식식각을 병행함으로써, 공정의 균일성 및 재현성을 확보하고 그루브 패턴의 변형을 최소화 할 수 있다. 일 예로, 먼저 두께 T1의 80%는 건식식각으로 제거하여 그루브 패턴의 손상을 줄이고, 나머지 20%는 HF:H2O2:CH3COOH=1:2:3 의 수용액에 담궈서 습식식각으로 실리콘 게르마늄을 제거할 수 있다. 이러한 조건의 습식식각은 실리콘 게르마늄에 대해서는 분당 약 100nm의 높은 식각률을 가지지만, 실리콘에 대해서는 100:1 이라는 높은 선택비를 가지기 때문에 T2 두께의 실리콘 에피층(5)에 손상이 거의 일어나지 않으며, 나아가 후반부에 습식식각을 사용함으로써 건식식각에서 발생할 수 있는 실리콘 에피층(5)의 결정에 대한 이온 손상문제도 방지할 수 있다.
이 후, 절연막을 이용하여 상기 그루브 내에 제 1 측벽으로서 역측벽(inverted sidewall, 10)을 형성한다(도 7). 여기서의 역측벽(10)은 실리콘 산화막이나 실리콘 질화막과 같은 절연막을 증착과 비등방 식각으로 형성할 수 있다. 이 때 역측벽의 폭 L3는 채널에서 바라보는 게이트 길이를 결정짓는 중요한 변수가 되는데, 이는 절연막의 증착 두께와 비등방 식각률에 따라 결정되어 지므로, 결국 절연막의 증착과 식각을 조절함으로써 용이하게 채널길이를 줄일 수 있다.
다음은, 도 7의 상부 전면에 채널이온 주입을 수행할 수도 있다(도 8). 이는 얇은 채널을 가지는 SOI 두께(T2)의 MOSFET은 그자체만으로도 높은 문턱전압(threshold voltage)을 가지기 때문에, 낮은 문턱전압을 필요로 하는 MOSFET 소자에서는 채널이온 주입이 필요하지 않으나, MOSFET의 문턱전압의 조절이 필요한 경 우에는 적정한 도즈(dose)량과 에너지(energy)의 채널 이온 주입공정이 요구될 수 도 있다. 채널 이온 주입을 수행할 경우 소스/드레인 간의 연결을 채널영역에서 보다 효과적으로 끊어주는 역할을 하게 된다. 이는 주입된 이온들이 질화막으로 덮여 있는 소스/드레인이 아닌, 역측벽으로 열려 있는 실리콘 영역에 대해서만 이온 주입이 허용되기 때문이다.
이어서, 열적 산화공정을 통하여 양질의 게이트 절연막(11)을 형성한다(도 9). 이 때 게이트 절연막의 두께는 소자의 성능을 결정짓는 중요한 변수이므로, 최종적인 채널에서 본 게이트 길이 L2에 맞추어 게이트 절연막의 두께를 결정한다.
이 후, 도 9 상부 전면에 게이트 전극으로 활용할 물질(12)을 증착한 다음, 이를 식각하여 그루브 안에만 게이트 물질이 남도록 한다(도 10). 여기서 게이트 물질은 금속 또는 다결정 실리콘으로 할 수 있으며, 게이트 물질의 식각은 에치-백(etch-back) 또는 CMP(Chemical Mechanical Polishing) 공정으로 할 수 있다. 이 때 실리콘 질화막(9)이 에치-백 또는 CMP 공정의 에치스탑 레이어로 역할을 하게 된다.
다음은, 실리콘 질화막(9)과 버퍼 역할을 하던 실리콘 산화막(8)을 동시 또는 순차적으로 제거하여 소스/드레인으로 작용할 영역에 실리콘 게르마늄 에피층(4)이 드러나게 한다(도 11). 여기서 실리콘 질화막은 인산 습식식각으로, 실리콘 산화막은 건식 또는 습식식각으로 제거할 수 있다.
이어서, 이온주입을 통하여 게이트와 소스/드레인을 동시에 도핑한다(도 12). 이렇게 함으로써 평판 구조의 MOSFET과 달리 소스/드레인 확장영역을 위한 도 핑과정이 필요하지 않게 되어 소자의 제조 공정이 단순해진다.
이 후에는 후속공정인 라인의 후면 끝 공정(back-end-of-line : BEOL)을 위해, 게이트 전극 양측에 제 2 측벽(13)을 더 형성할 수도 있다(도 13). 여기서 형성되는 측벽은 절연막인 실리콘 산화막 또는 실리콘 질화막을 따로따로 사용하거나 동시에 사용할 수 있다.
다음은, 앞서 행한 이온주입 공정과 건식 식각 공정으로부터 입은 손상을 치유하고 주입된 이온(도펀트)을 전기적으로 활성화시키기 위하여 후속 어닐링 공정을 수행한다.
마지막으로, 공정 중에 생긴 자연 산화막을 제거한 후 실리사이드 공정을 진행하여 소스/드레인과 게이트 전극 상단에 실리사이드(silicide)층(14)을 형성함으로써 후속 금속 공정을 준비한다(도 14). 여기서 자연 산화막을 제거하기 위하여 NH4F:HF=50:1의 수용액을 사용할 수 있다. 그 밖의 후속 금속 공정은 일반적인 소자의 라인의 후면 끝 공정(back-end-of-line : BEOL)에 따른다.
본 발명은, 종래기술과 같이, 게이트 형상을 'T'자형으로 형성하여 게이트전극의 저항을 줄이면서 극소 채널 형성이 용이하게 하였을 뿐만 아니라 다음과 같은 탁월한 공정 개선의 효과가 있다.
첫째로, 종래에는 SOI의 실리콘층을 소스/드레인으로 사용하여 소스/드레인의 시리즈 저항을 줄이는데 한계가 있었으나, 본 발명에서는 에피텍시로 두껍게 길 러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 획기적으로 줄일 수 있다. 이는 실리콘 게르마늄의 경우가 기존의 벌크(bulk) 실리콘에서 보다 캐리어 이동도(mobility)가 훨씬 좋기 때문이다. 캐리어 즉, 전자나 홀의 이동도 향상은 트랜스컨덕턴스(transconductance) 차이를 가져오고, 결과적으로 소자의 전류 구동능력을 향상시키는 효과를 낳게 된다. 실리콘 기판인 경우와 실리콘 게르마늄을 사용했을 경우의 선형영역 트랜스컨덕턴스의 특성 비교는 도 15에서 잘 보여주고 있다.
둘째로, 게이트가 형성될 영역을 형성함에 있어 실리콘 게르마늄이 실리콘과 높은 식각 선택비를 갖는 수용액을 사용하여 선택적 습식식각을 함으로써, 웨이퍼 전체에 대한 균일도(uniformity)와 공정의 재현성(reproducibility)을 획기적으로 높일 수 있으며, 기존 건식식각에 비하여 실리콘 에피층의 결정 결함을 크게 줄일 수 있는 장점이 있다.
마지막으로, SOI의 에피층을 얇은 실리콘층과 두꺼운 실리콘 게르마늄층의 이중층으로 형성하여 얇은 실리콘층을 채널 영역으로 사용함으로써, 게르마늄층으로 채널 영역을 하였을 경우 에너지 갭(energy gap)의 감소로 단채널 특성이 나빠지는 것을 막고, 실리콘 에피층으로 종래보다 얇은 채널 영역을 형성할 수 있을 뿐만 아니라 SOI 기판상에서 제조되는 MOSFET이 완전 공핍형으로 동작하기 위한 채널 영역의 소정의 실리콘층 두께를 보장할 수 있다는 장점이 있다. 따라서, 본 발명에 의하여 수 nm 이하의 오차로 실리콘 에피 두께를 조절할 수 있으므로 10nm 이하의 게이트 길이를 가지는 MOSFET 구현도 가능하다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정은 아래 특허청구범위에 의한 권리범위에 속함은 당연한 것이다.

Claims (12)

  1. 실리콘층, 제 1 실리콘 산화막층, 제 2 실리콘 산화막층, 실리콘 에피층 및 실리콘 게르마늄 에피층으로 이루어진 SOI 기판을 형성하는 제 1 단계와;
    상기 SOI 기판 상부에 실리콘 산화막 버퍼층과 실리콘 질화막층을 순차적으로 증착시키고, 소정의 패턴에 따라 상기 실리콘 질화막층, 실리콘 산화막 버퍼층 및 실리콘 게르마늄 에피층을 실리콘 에피층이 노출되도록 순차적으로 식각하여 게이트가 형성될 영역을 형성하는 제 2 단계와;
    상기 게이트가 형성될 영역의 내부에 상호 이격되어 노출된 실리콘 에피층의 상부 양 측면에서 상기 실리콘 질화막의 일부면까지 감싸도록 한 쌍의 제 1 측벽을 형성하는 제 3 단계와;
    상기 제 1 측벽과 노출된 실리콘층 에피층 상부에 게이트 절연막을 형성하는 제 4 단계와;
    상기 전면에 게이트 물질을 증착하고, 상기 실리콘 질화막층의 상부면이 노출되도록 상기 게이트 물질을 제거하여 평탄화시키는 제 5 단계와;
    상기 실리콘 질화막층과 실리콘 산화막 버퍼층을 식각공정으로 실리콘 게르 마늄 에피층이 드러나게 제거하여 소스/드레인 및 게이트 전극을 형성하는 제 6 단계와;
    상기 전면에 이온주입 공정을 수행하는 제 7 단계와;
    상기 전면에 실리사이드 공정을 진행하여 상기 소스/드레인 및 게이트 전극 상단에 실리사이드층을 형성시키는 제 8 단계로 구성된 전계 효과 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    제 3 단계와 제 4 단계 사이에,
    상기 전면에 채널 이온주입 공정을 수행하는 단계를 더 부가한 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 7 단계와 제 8 단계 사이에,
    상기 전면에 절연막을 증착하고, 상기 절연막을 에치 백(etch-back)하여 상기 게이트의 외측에 한 쌍의 제 2 측벽을 형성하는 단계를 더 부가한 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 8 단계의 실리사이드 공정 직전에 어닐링 공정을 진행하는 단계를 더 부가한 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 단계의 SOI 기판의 형성은,
    핸들(handle) 실리콘 기판에 열 산화 공정을 수행하여 실리콘층과 제 1 실리콘 산화막층을 형성하는 제 1-1 단계와;
    호스트(host) 실리콘 기판에 실리콘 버퍼층을 증착한 다음, 에피 공정으로 실리콘 게르마늄 에피층과 실리콘 에피층을 순차적으로 증착하는 제 1-2 단계와;
    상기 호스트 실리콘 기판의 실리콘 에피층 상부에 제 2 실리콘 산화막층을 증착한 다음, 상기 전면에 수소 이온을 주입하는 제 1-3 단계와;
    상기 핸들 실리콘 기판의 제 1 실리콘 산화막층 상부에 호스트 실리콘 기판의 제 2 실리콘 산화막층이 위치하도록 두 기판을 열적 어닐링 공정으로 결합시킨 다음, 질소 분위기에서 열적 어닐링 공정을 더 진행하여 호스트 기판의 일부를 분리시키는 제 1-4 단계와;
    상기 결합된 기판을 습식식각으로 상기 실리콘 게르마늄 에피층 상부에 있는 실리콘 버퍼층과 남아 있는 호스트 기판의 부분을 제거하는 제 1-5 단계로 구성된 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  6. 제 4 항에 있어서,
    상기 제 1 단계의 SOI 기판의 형성은,
    핸들(handle) 실리콘 기판에 열 산화 공정을 수행하여 실리콘층과 제 1 실리콘 산화막층을 형성하는 제 1-1 단계와;
    호스트(host) 실리콘 기판의 상부 전면에 수소 이온을 주입하는 제 1-2 단계와;
    상기 수소 이온이 주입된 호스트 기판 상부에 실리콘 버퍼층을 증착한 다음, 에피 공정으로 실리콘 게르마늄 에피층과 실리콘 에피층을 순차적으로 증착하고, 이 후 상기 실리콘 에피층 상부에 제 2 실리콘 산화막층을 증착하는 제 1-3 단계와;
    상기 핸들 실리콘 기판의 제 1 실리콘 산화막층 상부에 호스트 실리콘 기판의 제 2 실리콘 산화막층이 위치하도록 두 기판을 열적 어닐링 공정으로 결합시킨 다음, 질소 분위기에서 열적 어닐링 공정을 더 진행하여 호스트 기판의 일부를 분리시키는 제 1-4 단계와;
    상기 결합된 기판을 습식식각으로 상기 실리콘 게르마늄 에피층 상부에 있는 실리콘 버퍼층과 남아 있는 호스트 기판의 부분을 제거하는 제 1-5 단계로 구성된 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1-3 단계의 제 2 실리콘 산화막층의 증착은 산화공정 또는/및 화학기상증착법으로 하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1-3 단계의 산화공정은 오존(ozone)을 이용한 산화공정임을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  9. 제 5 항, 제 6 항 및 제 8 항 중에서 선택된 어느 한 항에 있어서,
    상기 실리콘 게르마늄 에피층의 조성비는 SiXGe1-X 에서 x는 약 0.7로 하고, 실리콘 에피층의 두께는 게이트 길이의 1/4이 되도록 하며,
    상기 제 1-4 단계의 결합을 위한 열공정은 250℃에서 4시간 정도, 분리를 위한 열공정은 질소분위기에서 550℃ 10분 정도 수행하며,
    상기 제 1-5 단계의 습식식각은 KOH가 10% 용해된 용액을 이용하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 2 단계의 실리콘 게르마늄 에피층 식각은,
    실리콘 게르마늄 에피층의 일부를 비등방성 건식식각으로 먼저 제거하는 제 2-1 단계와;
    상기 실리콘 게르마늄 에피층의 남은 부분을 습식식각으로 제거하는 제 2-2 단계로 구성된 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 2-2 단계의 습식식각은 HF:H2O2:CH3COOH=1:2:3 의 수용액을 이용하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 5 단계의 게이트 물질은 금속 또는 다결정 실리콘에서 선택된 것으로 하고, 평탄화 방법은 에치 백 공정 또는 CMP 공정에서 선택된 것으로 하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
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