KR100852585B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

에피택셜 성장법의 선택성을 향상시킨다. 반도체 기판인 Si 기판(10) 상에 게이트 절연막(11)을 개재하여 형성된 게이트 전극(12)과, 게이트 전극(12)의 측면에 형성된 할로겐 원소를 함유하는 절연층(17)을 갖는 것을 특징으로 하는 반도체 장치(100)가 제공된다. 이러한 반도체 장치(100)에서는, Si 기판(10) 상에 SiGe층(14)을 형성하는 경우, 게이트 전극(12)의 측면에는, 할로겐 원소를 함유한 실리콘 질화막(17c)이 형성되어 있다. 따라서, SiGe층(14)은 Si 기판(10) 상에 고선택성으로 에피택셜 성장한다. 그 결과, 예를 들면, 게이트 전극(12)과 소스·드레인 영역(13) 사이에 발생하는 오프 리크 전류를 억제하여, 현실의 양산에 적당한 제조 프로세스가 확립된다.
에피택셜, 리세스, 산화막, 질화막, 할로겐

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 선택적 에피택셜 성장에 이용하는 반도체 장치의 주요부 단면도.
도 2는 선택적 에피택셜 성장에 이용하는 반도체 장치의 주요부 단면도.
도 3은 선택적 에피택셜 성장을 이용한 반도체 장치 제조의 플로우의 일례를 도시하는 도면.
도 4는 게이트 전극 형성 공정의 주요부 단면도.
도 5는 절연층의 형성 공정의 주요부 단면도.
도 6은 사이드월 형성 공정의 주요부 단면도.
도 7은 반도체 기판 리세스 공정의 주요부 단면도.
도 8은 소스·드레인 전극 형성 공정의 주요부 단면도.
도 9는 절연층의 형성 공정의 주요부 단면도.
도 10은 사이드월 형성 공정의 주요부 단면도.
도 11은 실리콘 질화막 상의 SiGe 성장의 차이를 설명하는 도면.
도 12는 Si/N 원자수의 비율과 Cl 함유량의 관계를 설명하는 도면.
도 13은 Cl를 함유시킨 실리콘 질화막 상의 SiGe 성장의 차이를 설명하는 SEM상.
도 14는 Cl를 함유시킨 실리콘 질화막 상의 SiGe 성장의 차이를 설명하는 도면.
도 15는 선택적 에피택셜 성장을 이용한 반도체 장치 제조의 전처리의 플로우의 일례.
도 16은 반도체 기판 리세스 공정의 주요부 단면도.
도 17은 Hcl/H2 혼합 가스를 공급하는 공정의 주요부 단면도.
도 18은 소스·드레인 전극 형성 공정의 주요부 단면도.
도 19는 샘플 G에 관한 CVD―실리콘 질화막 표면의 SEM상.
도 20은 샘플 H에 관한 CVD―실리콘 질화막 표면의 SEM상.
도 21은 선택성 불균형이 발생한 리세스드 소스·드레인형 MOSFET의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : Si 기판
11 : 게이트 절연막
12 : 게이트 전극
13 : 소스·드레인 영역
14 : SiGe층
15 : 소자 분리 영역
16 : n형 웰 영역
17 : 절연층
17a : 실리콘 산화막
17b, 17c, 17d, 17e : 실리콘 질화막
18 : 리세스 영역
[특허 문헌 1] 일본 특개2004-363199호 공보
[비특허 문헌 1] T. I. Kamins, G. A. D. Briggs, and R. Stanley Williams, "Influence of HCl on the chemical vapor deposition and etching of Ge islands on Si(001)" APPLIED PHYSICS LETTERS, vol.73, no.13, pp.1862-1864(1998)
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체를 고선택성으로 에피택셜 성장을 가능하게 하는 반도체 장치 및 반도체를 고선택성으로 에피택셜 성장시키는 반도체 장치의 제조 방법에 관한 것이다.
최근, MOSFET의 소스·드레인 영역에, Si(실리콘)막 혹은 SiGe(실리콘 게르마늄)막을 형성한 엘레베이티드 소스·드레인형 MOSFET, 또는 리세스드 소스·드레인형 MOSFET이 주목받고 있다. 이들은, 90㎚ 노드 이후의 트랜지스터의 성능 향상 기술로서 기대되고 있다.
특히, 리세스드 소스·드레인형 MOSFET에서는, 소스·드레인 영역에, 예를 들면 SiGe층을 Si 기판으로부터 에피택셜 성장시킨 구조가 채용되고 있다. 소스·드레인 영역에 SiGe층을 에피택셜 성장시키면, SiGe의 격자 상수가 Si보다 크기 때문에, 채널 영역이 소스·드레인 방향으로부터 압축을 받는다. 그 결과, 채널 영역 내의 홀 이동도가 향상한다. 따라서, 이러한 유형의 MOSFET는, 전류 구동 능력을 대폭 증가할 수 있는 트랜지스터로 될 수 있다.
이 리세스드 소스·드레인형 MOSFET의 소스·드레인 영역에 SiGe층을 에피택셜 성장시키기 위해서는, Si 기판 상에만 SiGe층을 선택적 에피택셜 성장시키는 방법이 채용되고 있다. 리세스된 소스·드레인 영역에만, 예를 들면 SiGe층을 선택적 에피택셜 성장시키면, 소스·드레인 전극과 게이트 전극 사이는, 사이드월인 절연층을 개재하여 전기적으로 분리된다. 이러한 소자에서는, 소스·드레인 전극과 게이트 전극 사이의 오프 리크 전류를 낮게 억제하는 것이 중요하다.
그런데, 현실의 선택적 에피택셜 성장에서는, Si 기판과 절연층 사이의 선택성이 충분하지 않아(선택성 불균형), 사이드월 상에도 SiGe층이 성장하는 경우가 있다.
도 21은 선택성 불균형이 발생한 리세스드 소스·드레인형 MOSFET의 주요부 단면도이다.
도 21로부터 알 수 있는 바와 같이, 기판(300) 상의 소스·드레인 전극(310)외, 절연층인 사이드월(320) 측면에도 SiGe층(330)이 형성하고 있다. 이렇게 되 면, 소스·드레인 전극(310)과 게이트 전극(340)이 도통하고, 소스·드레인 전극(310)과 게이트 전극(340) 사이에 과대한 오프 리크 전류가 흐른다. 그 결과, MOSFET으로서의 기능을 잃어버린다. 이 선택성 불균형의 요인은, 복잡한 표면 반응에 기인하므로 충분하게는 해명되어 있지 않지만, 예를 들면, 이하의 것이 고려되어 있다.
LSI 제조 프로세스에서 형성하는 절연층은, 주로 실리콘 산화막이나 실리콘 질화막이다. 이들은 열 CVD(Chemical Vapor Deposition)나 플라즈마 CVD 등 다종의 방법으로 형성한다. 따라서, 형성 후의 절연층의 표면 상태는, 그 성장 방법에 따라 상이하고, 모든 절연층 표면이 포화 결합에 있다고는 할 수 없다. 예를 들면, 절연층 표면에는, 댕글링 본드 등이 노출되어 있는 부분도 있다. 여기에 반도체 원료 가스가 흡착하면, 일정 시간(잠복 시간)을 초과한 후, 절연층 상에 반도체의 핵 성장이 개시한다. 이 핵은 피막으로 성장하여, 결국 절연층 상에도 반도체막이 성장한다.
이 선택적 성장 프로세스를 확립하기 위해서는, 절연층 상에서의 잠복 시간을 충분히 길게 시키는 것이 바람직하다. 그러나 잠복 시간은, 기초의 표면 상태나 성장 조건 등에 의해 결정되므로, 절연층의 표면 상태나 성장 조건 등에 따라서는, 잠복 시간이 충분히 확보되지 않는 것이 실정이다.
이와 같이 실제의 선택적 에피택셜 성장 프로세스에서는, 특정한 반도체 표면 상에만, 반도체막을 에피택셜 성장시키는 것은 어렵다.
이 문제에 대하여, 에칭 기술을 이용한 시도가 있다. 이 방법은, 에칭용 HCl(염화수소) 가스를, 반도체 원료 가스 내에 첨가하고, 절연층에 성장하는 SiGe를 에칭하면서, SiGe를 반도체 기판 표면에만 선택적으로 에피택셜 성장시키는 방법이다(예를 들면, 특허 문헌 상, 비특허 문헌 1 참조).
그러나, 전술한 에칭 기술을 이용한 방법에서는, 예를 들면, HCl에 의해 절연층에 성장하는 SiGe의 에칭 속도를 높이기 위해서, 기판 온도를 600℃ 이상으로 할 필요가 있다. 600℃ 이상에서는, 소자 내에 미량으로 존재하는 불순물의 열에 의한 확산의 영향이 커지는 것이 문제로 된다. 또한, 에피택셜 성장한 SiGe 내에 결정 결함이 발생할 우려도 있다.
한편, 기판 온도를 600℃ 이하로 한 경우에는, HCl에 의한 SiGe의 에칭 속도가 느려진다. 이 때문에, SiGe의 선택적 에피택셜 성장 시에, 첨가 가스로서 HCl 가스를 반도체 원료 가스에 혼합시켜도, SiGe의 에칭 속도가 성장 속도에 추종하지 않아, 결과적으로 절연층 상에도 SiGe가 성장한다고 하는 문제가 있다. 그 결과, 현실의 양산에 적당한 제조 프로세스 조건이 얻어지지 않는다고 하는 문제가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 오프 리크 전류의 발생을 억제하여, 현실의 양산에 적당한 제조 프로세스를 확립하기 위해서, 반도체를 고선택성으로 에피택셜 성장시킬 수 있는 반도체 장치 및 반도체를 고선택성으로 에피택셜 성장시키는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는, 상기 과제를 해결하기 위해서, 반도체 기판 상에 게이트 절 연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극의 측벽부에 형성된 적층 구조를 갖는 절연막과, 상기 반도체 기판 표면에 형성된 반도체 에피텍셜 성장층을 갖고, 상기 적층 구조를 갖는 상기 절연막의 최상층은, 상기 적층 구조의 다른 층보다 높은 할로겐 원소 함유량을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
이러한 반도체 장치에서는, 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극이 형성되고, 게이트 전극의 측벽부에 적층 구조를 갖는 절연막이 형성된다. 이 절연막의 최상층은, 적층 구조의 다른 층보다 높은 할로겐 원소 함유량을 갖고 있다. 그리고, 반도체 기판 표면에 반도체 에피택셜 성장층이 형성된다.
또한, 본 발명에서는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극의 측벽부에 형성된 할로겐 원소를 함유하는 절연막과, 상기 반도체 기판 표면에 형성된 반도체 에피택셜 성장층을 갖고, 상기 절연막의 상기 할로겐 원소의 함유량은, 경사를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
이러한 반도체 장치에서는, 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극이 형성되고, 게이트 전극의 측벽부에 할로겐 원소를 함유하는 절연막이 형성된다. 이 절연막의 할로겐 원소의 함유량은, 경사를 갖고 있다. 그리고, 반도체 기판 표면에 반도체 에피택셜 성장층이 형성된다.
또한, 본 발명에서는, 제1 반도체층 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에, 상기 제1 절연막보다 높은 할로겐 원소 함유량을 갖는 제2 절 연막을 형성하는 공정과, 상기 제1 절연막 및 상기 제2 절연막의 일부를 제거해서 상기 제1 반도체층 표면을 노출시키는 공정과, 상기 제1 반도체층 표면 및 상기 제2 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하여, 상기 제1 반도체층의 상기 노출면에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에서는, 제1 반도체층 상에 제1 절연막이 형성되고, 제1 절연막 상에, 제1 절연막보다 높은 할로겐 원소 함유량을 갖는 제2 절연막이 형성되고, 제1 절연막 및 제2 절연막의 일부를 제거해서 제1 반도체층 표면이 노출되고, 제1 반도체층 표면 및 제2 절연막 표면에, 제2 반도체층을 형성하는 원료가 공급되고, 제1 반도체층의 노출면에 제2 반도체층이 선택적으로 에피택셜 성장한다.
또 본 발명에서는, 제1 반도체층 상에, 할로겐 원소를 함유하는 절연막을 형성하는 공정과, 상기 절연막의 일부를 제거해서 상기 제1 반도체층 표면을 노출시키는 공정과, 상기 제1 반도체층의 노출면 및 상기 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하고, 상기 제1 반도체층의 상기 노출면에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정을 갖고, 상기 할로겐 원소를 함유하는 상기 절연막을 형성하는 공정에서는, 상기 절연막의 상기 할로겐 원소의 함유량이, 상기 절연막의 내부보다 표면 부분이 높아지도록 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에서는, 할로겐 원소를 함유하는 절연막에 서, 할로겐 원소의 함유량이, 절연막의 내부보다 표면 부분이 높아지도록 절연막이 형성되고, 절연막의 일부를 제거해서 제1 반도체층 표면이 노출되고, 제1 반도체층의 노출면 및 절연막 표면에, 제2 반도체층을 형성하는 원료가 공급되고, 제1 반도체층의 노출면에 제2 반도체층이 선택적으로 에피택셜 성장한다.
또한, 본 발명에서는, 제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정과, 이어서, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 제2 반도체층을 형성하는 원료를 공급하여, 상기 제1 반도체층 상에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에서는, 제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료가 공급되고, 제1 반도체층 표면 및 절연막 표면에, 제2 반도체층을 형성하는 원료가 공급되고, 제1 반도체층 상에 제2 반도체층이 선택적으로 에피택셜 성장한다.
또한, 본 발명에서는, 제1 반도체층 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측벽부에 절연막을 형성하는 공정과, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정과, 이어서, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 제2 반도체층을 형성하는 원료를 공급하고, 상기 제1 반도체층 상에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에서는, 제1 반도체층 상에 게이트 절연막을 개재하여 게이트 전극이 형성되고, 게이트 전극의 측벽부에 절연막이 형성되고, 제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료가 공급되고, 제1 반도체층 표면 및 절연막 표면에, 제2 반도체층을 형성하는 원료가 공급되고, 제1 반도체층 상에 제2 반도체층이 선택적으로 에피택셜 성장한다.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예를, 도면을 참조하여 상세하게 설명한다.
최초로, 선택적 에피택셜 성장법을 이용하여 제작한 반도체 장치에 대하여 설명한다. 이하의 설명에서는, 리세스드 소스·드레인형 MOSFET를 일례로, 그 구성을 설명한다.
최초로, 반도체 장치에 관한 제1 실시예에 대하여 설명한다.
도 1은 선택적 에피택셜 성장에 이용하는 반도체 장치의 주요부 단면도이다.
이 도면에는, 반도체 장치(100)의 일례로서 p형 MOS 트랜지스터의 주요부 구성이 나타나 있다.
구체적으로는, Si 기판(10) 상에 막 두께가 1~2㎚인 게이트 절연막(11)이 형성되어 있다. 게이트 절연막(11) 상에는, 게이트 전극(12)이 형성되어 있다. 여기에서, 게이트 절연막(11)의 재질은, 예를 들면 실리콘 산화막, 혹은 실리콘 질화막이나 실리콘 산질화막 등이다. 또한, 게이트 전극(12)의 재질은, 예를 들면 B(붕소) 등의 p형 불순물 원소를 포함한 폴리 Si이다.
그리고, Si 기판(10)의 소스·드레인 영역(13)은 리세스되고, 이 영역에 소스·드레인 전극이 되는 SiGe층(14)이 형성되어 있다. 또한, SiGe층(14)은 Si 기판(10)의 리세스한 영역에 선택적 에피택셜 성장시키고 있다. 그리고, Si 기판(10) 내에 형성한 소자 분리 영역(15)에 의해 획정된 영역은, n형 웰 영역(16)이다.
게이트 전극(12) 측면에는, 사이드월이 되는 절연층(17)이 형성되어 있다.
절연층(17)의 구성으로서는, 게이트 전극(12) 측면에 실리콘 산화막(17a)이 형성되어 있다. 그리고, 실리콘 산화막(17a) 상에는, 실리콘 질화막(17b)이 형성되어 있다.
여기서, 실리콘 질화막(17b)은, Si과 N(질소)를 갖는 절연막이다. 그리고, 실리콘 산화막(17a) 및 실리콘 질화막(17b)을 게이트 전극(12) 측면에 형성시킴으로써, 게이트 전극(12)과 소스·드레인 영역(13)에 성장시킨 SiGe층(14)과의 절연성이 확보되어 있다. 또한, 도시하지는 않았지만 SiGe층(14)에 배선되는 비아 컨택트와 게이트 전극(12)과의 절연성도 확보되어 있다.
그리고, 실리콘 질화막(17b) 상에는, 할로겐 원소를 함유한 실리콘 질화막(17c)이 형성되어 있다. 여기에서, 할로겐은, 예를 들면 Cl(염소)를 들 수 있다. 그리고, Cl를 실리콘 질화막(17c)에 함유시켰을 때의 Cl 함유량은, 예를 들면 5×1019~5×1021atoms/㎤이다.
또한, 상기한 설명에서는, 리세스드 소스·드레인형 MOSFET를 일례로 선택적 에피택셜 성장에 의해 제작한 반도체 장치를 설명했지만, 선택적 에피택셜 성장법을 이용하여 제작한 반도체 장치(100)로서는, Si 기판(10)을 리세스하지 않고 SiGe층(14)을 형성시킨 엘레베이티드 소스·드레인형 MOSFET이어도 된다.
또한, 절연층(17)의 구성은, 실리콘 산화막(17a), 실리콘 질화막(17b) 및 실리콘 질화막(17c)의 3층 구조로 되어 있지만, 특별히 층 수에 대해서는 3층으로 한정하는 것은 아니다. 최상면의 층이 예를 들면, Cl를 함유한 실리콘 질화막이며, 최상면의 층에 형성한 Cl를 함유한 실리콘 질화막의 Cl 함유량이 다른 층의 Cl 함유량보다 높으면 된다.
이와 같이 반도체 장치(100)는, 반도체 기판인 Si 기판(10) 상에 게이트 절연막(11)을 개재하여 형성된 게이트 전극(12)과, 게이트 전극(12)의 측면에 형성된 할로겐 원소를 함유하는 절연층(17)을 갖고 있다.
이러한 반도체 장치(100)에 따르면, Si 기판(10) 상에 SiGe층(14)을 형성하는 경우, 할로겐 원소를 함유한 실리콘 질화막(17c)이 사이드월이 되어 형성되어 있다. 따라서, SiGe층(14)은 실리콘 질화막(17c) 상에 형성하지 않고, 실리콘 질화막(17c)이 마스크가 되어, Si 기판(10) 상에 고선택성으로 에피택셜 성장한다.
그 결과, 예를 들면 게이트 전극(12)과 소스·드레인 영역(13) 사이에 발생하는 오프 리크 전류를 억제하여, 현실의 양산에 적당한 제조 프로세스가 확립된다.
다음으로, 반도체 장치에 관한 제2 실시예에 대하여 설명한다.
도 2는 선택적 에피택셜 성장에 이용하는 반도체 장치의 주요부 단면도이다.
여기에서, 도 1에 도시한 요소와 동일 요소에 대해서는, 동일 부호를 병기하고, 그 설명의 상세 내용은 생략한다.
이 반도체 장치(200)에서는, 게이트 전극(12) 측면에 사이드월이 되는 절연층(17)이 형성되어 있다.
절연층(17)의 구성으로서는, 게이트 전극(12) 측면에, 실리콘 산화막(17a)이 형성되어 있다. 그리고, 실리콘 산화막(17a) 상에는, 실리콘 질화막(17d)이 형성되어 있다
여기서, 실리콘 질화막(17d)은 할로겐 원소를 함유하고 있다. 여기에서, 할로겐은, 예를 들면 Cl를 들 수 있다. 그리고, 실리콘 질화막(17d)의 Cl 함유량에 대해서는, 실리콘 산화막(17a)과 실리콘 질화막(17d)과의 계면으로부터 실리콘 질화막(17d)의 표면에 걸쳐 경사가 형성되어 있다.
그 경사의 정도에 대해서는, 실리콘 산화막(17a)과 실리콘 질화막(17d)과의 계면 부근에서는, Si과 N으로 구성되는 절연층이 형성하고, 그 계면 부근으로부터 실리콘 질화막(17d)의 표면을 향하여 서서히 실리콘 질화막(17d)에 포함되는 Cl의 함유량이 증가하고 있다.
즉, 실리콘 산화막(17a) 바로 위에서는, Si과 N으로 구성되는 절연막이 형성되어 있으므로, 게이트 전극(12)과 SiGe층(14)과의 절연성은 확보되어 있다. 또한, 도시하지는 않았지만 SiGe층(14)에 배선되는 비아 컨택트와의 절연성도 확보되어 있다.
그리고, Cl를 함유시켰을 때의 실리콘 질화막(17d) 표면 근방에서의 Cl 함유 량은, 예를 들면 5×1019~5×1021atoms/㎤이다.
또한, Cl를 함유시켜도, 그 절연성을 충분히 확보할 수 있는 실리콘 질화막이면, 실리콘 산화막(17a)과 실리콘 질화막(17d)과의 계면 부근에, Si과 N으로 구성되는 절연층을 형성하지 않고, 실리콘 산화막(17a) 바로 위부터, 해당 실리콘 질화막을 형성하고, 해당 실리콘 질화막 및 실리콘 산화막(17a)으로 구성되는 사이드월을 형성해도 된다. 혹은, 실리콘 산화막(17a)을 형성하지 않고 직접 게이트 전극(12)과 익스텐션부를 피복하도록 할로겐 원소를 포함한 실리콘 질화막을 형성해도 된다.
혹은, Cl를 함유시켜도, 그 절연성을 충분히 확보할 수 있는 Si 질화막이면, Cl 함유량에 경사를 형성하지 않고, Cl 함유량이 막 내에서 균일한 실리콘 질화막을 실리콘 산화막(17a) 상에 형성시켜도 된다.
또한, 상기한 설명에서는, 리세스드 소스·드레인형 MOSFET를 일례로 선택적 에피택셜 성장에 의해 제작한 반도체 장치를 설명했지만, 선택적 에피택셜 성장법을 이용하여 제작한 반도체 장치(200)로서는, Si 기판(10)을 리세스하지 않고 SiGe층(14)을 형성시킨 엘레베이티드 소스·드레인형 MOSFET이어도 된다.
이와 같이 반도체 장치(200)는, 반도체 기판인 Si 기판(10) 상에 게이트 절연막(11)을 개재하여 형성된 게이트 전극(12)과, 게이트 전극(12)의 측면에 형성된 할로겐 원소를 함유하는 절연층(17)을 갖고 있다.
이러한 반도체 장치(200)에 따르면, Si 기판(10) 상에 SiGe층(14)을 형성하 는 경우, 할로겐 원소를 함유한 실리콘 질화막(17d)이 사이드월이 되어 형성되어 있다. 따라서, SiGe층(14)은 실리콘 질화막(17d) 상에 형성하지 않고, 실리콘 질화막(17d)이 마스크가 되어, Si 기판(10) 상에 고선택성으로 에피택셜 성장한다.
그 결과, 예를 들면, 게이트 전극(12)과 소스·드레인 영역(13) 사이에 발생하는 오프 리크 전류를 억제하여, 현실의 양산에 적당한 제조 프로세스가 확립된다.
다음으로, 선택적 에피택셜 성장의 방법에 대하여 설명한다.
최초로, 선택적 에피택셜 성장의 방법의 기본 원리에 대하여 설명한다.
도 3은 선택적 에피택셜 성장을 이용한 반도체 장치 제조의 플로우의 일례이다.
최초로, 제1 반도체층으로서, Si 기판을 채용하고, Si 기판 상에 게이트 전극을 형성한다(단계 S1). 다음으로, 게이트 전극의 상면, 게이트 전극의 측면 및 Si 기판 상에, 실리콘 산화막을 형성한다(단계 S2). 이어서, 실리콘 산화막 상에, 할로겐 원소를 함유시킨 절연막을 형성한다.
여기서, 할로겐 원소를 함유시킨 절연막은, 성분이 다른 절연막을 적층한 절연막 또는 절연막 내의 할로겐 함유량에 경사를 형성한 절연막을 들 수 있다.
성분이 서로 다른 절연막을 적층한 절연막으로서는, 예를 들면, 실리콘 산화막 상에 Cl를 함유시키지 않는 실리콘 질화막 또는 Cl 함유량이 미량의 실리콘 질화막(이들을 제1 절연막이라고 함)을 형성한 후, 또한 Cl을 제1 절연막보다 많이 함유시킨 실리콘 질화막을 형성시킨 절연막(이를 제2 절연막이라고 함)을 들 수 있 다.
또한, 할로겐 함유량에 경사를 형성한 절연막으로서는, 예를 들면, 실리콘 산화막 상에, Cl를 함유시킨 실리콘 질화막을 형성시키고, 이 실리콘 질화막 내에 함유하는 Cl의 함유량을 실리콘 산화막과 실리콘 질화막의 계면으로부터 실리콘 질화막 표면을 향하여 서서히 증가시킨 절연막을 들 수 있다.
그리고, 상기한 실리콘 산화막 및 할로겐 원소를 함유시킨 절연막을 에칭하고, 게이트 전극 측면에 사이드월을 형성한다(단계 S3). 이어서, Si 기판 상의 소스·드레인 전극이 되는 부분을 에칭하고, 리세스한다(단계 S4). 계속해서, 제2 반도체층의 원료가 되는 가스, 예를 들면 SiH4(모노실란)/GeH4(모노게르마늄)/H Cl/H2(수소) 혼합 가스를 공급한다(단계 S5). 그리고, 리세스된 영역에, 제2 반도체층인 SiGe층을 선택적으로 에피택셜 성장시키고(단계 S6), 소정 막 두께의 SiGe층의 소스·드레인 전극을 형성한다(단계 S7).
또한, 엘레베이티드 소스·드레인형 MOSFET를 제작하는 경우는, 상기한 단계 S4의 공정을 생략하고, 단계 S3 후에 단계 S5의 공정으로 이행하여, Si 기판 상에 SiGe층을 선택적으로 에피택셜 성장시킨다.
이와 같이, 반도체를 선택적으로 에피택셜 성장시키는 에피택셜 성장법에 있어서, 제1 반도체층 및 할로겐 원소를 함유하는 절연막이 노출되는 표면에, 제2 반도체층을 형성하는 원료가 공급된다.
그 결과, 예를 들면, 게이트 전극(12)과 소스·드레인 영역(13) 사이에 발생 하는 오프 리크 전류를 억제하여, 현실의 양산에 적당한 제조 프로세스가 확립된다.
다음으로, 선택적 에피택셜 성장법을 이용한 반도체 장치의 제조 공정에 대하여 구체적으로 설명한다.
도 4 내지 도 10은, 리세스드 소스·드레인형 MOSFET를 일례로, 반도체 기판의 리세스시킨 영역에, SiGe층을 선택적으로 에피택셜 성장하는 공정을 나타내는 주요부 단면도이다.
최초로, 선택적 에피택셜 성장법을 이용한 반도체 장치의 제조 공정의 제1 실시예에 대하여 설명한다. 이 제조 공정은, 도 1에 도시한 반도체 장치의 제조 공정이다.
도 4는 게이트 전극 형성 공정의 주요부 단면도이다.
우선, 제1 반도체층인 반도체 기판으로서 Si 기판(10)을 이용하여, 소자 분리 영역(15)을 형성한 후, Si 기판(10) 상에 공지의 방법에 의해 게이트 절연막(11)을 개재하여 게이트 전극(12)을 형성한다. 또한, 도면에 점선으로 나타내는 영역은, 후에 형성될 예정의 소스·드레인 영역(13)이다.
도 5는 절연층의 형성 공정의 주요부 단면도이다.
Si 기판(10) 및 게이트 전극(12) 상에 CVD법에 의해 실리콘 산화막(17a)을 형성한다. 실리콘 산화막(17a)의 두께는 1~10㎚이다.
계속해서, 실리콘 산화막(17a) 상에 CVD법에 의해 제1 절연막인 실리콘 질화 막(17b)을 형성한다. 실리콘 질화막(17b)을 형성하는 원료 가스로서, Si2H6(디실란)/NH3(암모니아) 혼합 가스 또는 SiH2Cl2(디클로로실란)/NH3 혼합 가스를 이용한다.
또한, 실리콘 질화막(17b)을 형성하는 원료 가스로서는, 그 외에 SiH4, SiH3 Cl(모노클로로실란), SiHCl3(트리클로로실란), SiCl4(테트라클로로실란) 등의 클로로실란계 가스와, N2H4(히드라진) 등의 혼합 가스를 들 수 있다.
그리고, 실리콘 질화막(17b) 상에 Cl를 많이 함유시킨 제2 절연막인 실리콘 질화막(17c)을 CVD법에 의해 형성한다. 이 실리콘 질화막(17c)을 형성하는 원료 가스는, SiH2Cl2/NH3 혼합 가스를 이용한다. 또한, SiH3Cl, SiHCl3, SiCl4 등과, N2H4와의 혼합 가스를 들 수 있다.
여기서, 실리콘 질화막(17c)에서, Cl를 막 내에 많이 함유시키기 위해서는, 예를 들면, NH3 유량에 대한 SiH2Cl2 유량의 비율을, 실리콘 질화막(17b)을 형성시킨 경우에 비하여 보다 높게 해서 성막을 행한다. 또는, SiH2Cl2/NH3 혼합 가스를 공급할 때의 Si 기판(10)의 온도를, 실리콘 질화막(17b)을 형성시킨 경우에 비하여 저온으로 해서 성막을 행한다.
이에 의해, Cl 함유량의 보다 높은 실리콘 질화막(17c)을 형성할 수 있다. 또한, 형성시킨 실리콘 질화막(17c)의 Cl 함유량은, 5×1019~5×1021atoms/㎤이다.
또한, 상기한 SiH2Cl2/NH3 혼합 가스의 공급에 대해서는, NH3 유량에 대한 SiH2Cl2 유량의 비율이 0.05 이상 10 이하에서 성막을 행하고 있다. 성막 중인 압력은, 5.7㎩ 이하이다. SiH2Cl2/NH3 혼합 가스를 공급하고 있을 때의 Si 기판(10)의 온도는 550℃ 이상 850℃ 이하이다. 형성한 실리콘 질화막(17b)의 두께는 1~30㎚이다. 실리콘 질화막(17c)의 두께는, 1~30㎚이다.
도 6은 사이드월 형성 공정의 주요부 단면도이다.
전공정에서 형성한 실리콘 산화막(17a), 실리콘 질화막(17b) 및 실리콘 질화막(17c)이 게이트 전극(12)의 사이드월이 되도록, 실리콘 산화막(17a), 실리콘 질화막(17b) 및 실리콘 질화막(17c)을 에칭한다.
그리고, 게이트 전극(12) 측면에, 실리콘 산화막(17a), 실리콘 질화막(17b), 실리콘 질화막(17c)으로 구성되는 절연층(17)이 사이드월이 되어 형성한다.
또한, 상기한 에칭의 결과, 소스·드레인 영역(13)의 Si 기판(10) 표면이 깨끗하게 노출된다.
도 7은 반도체 기판 리세스 공정의 주요부 단면도이다.
계속해서, 에칭에 의해 Si 기판(10)을 리세스하고, 리세스 영역(18)을 형성한다. 이 단계에서, 리세스 영역(18)의 Si 기판(10) 표면이 깨끗하게 노출된다. 리세스의 깊이는 10∼70㎚이다.
도 8은 소스·드레인 전극 형성 공정의 주요부 단면도이다.
제2 반도체층인 SiGe의 원료 가스로서, SiH4/GeH4/HCl/H2 혼합 가스를 리세스 영역(18) 및 절연층(17) 표면에 공급한다. 여기에서, SiH4/GeH4/HCl/H2 혼합 가스의 전체 압력은, 10㎩ 이상 10000㎩ 이하이다.
그리고, SiH4/GeH4/HCl/H2가 Si 기판(10) 표면에 도달하면, SiH4/GeH4은 분해하고, Si 기판(10) 표면에서는, 자기 제한적으로 SiGe층(14)의 에피택셜 성장이 개시한다.
한편, 실리콘 질화막(17c) 표면의 실리콘의 본드의 일부는, Cl를 함유시킴으로써, Si-Cl 결합을 형성하고 있다. 따라서, 실리콘 질화막(17c) 표면에서 SiH4/GeH4이 핵 생성을 일으키기 어렵다고 생각된다.
그 결과, SiH4/GeH4은, 실리콘 질화막(17c) 표면에 도달해도, 그대로 실리콘 질화막(17c) 표면으로부터 이탈하기 쉬워진다. 즉, Si 기판(10) 상에는, SiGe가 성장하고, 실리콘 질화막(17c) 상에는 SiGe가 성장하기 어려워진다. 이렇게, 각각의 표면에서 SiGe의 성장 개시 시간에 차이가 생겨, 리세스 영역(18)에만 SiGe층(14)이 에피택셜 성장하고, 절연층(17) 상에서의 SiGe 성장이 억제된다.
여기서, SiH4/GeH4/HCl/H2 혼합 가스를 공급할 때의 Si 기판(10)의 온도에 대해서는, 450℃ 이상 600℃ 이하로 한다. 600℃보다 높은 온도에서는, 소자 내에 미량으로 존재하는 불순물의 열에 의한 확산의 영향이 커진다. 또한, 450℃보다 낮은 온도에서는, SiH4이 Si 기판(10) 표면에서, 분해하기 어려워져, SiGe로서 Si 기판(10)에 에피택셜 성장하지 않게 되기 때문이다.
또한, 상기한 설명에서는, SiGe층(14)을 형성하는 원료 가스로서, SiH4/GeH4/HCl/H2 혼합 가스를 이용했지만, SiGe층(14)을 형성하는 원료 가스로서는, SiH4, GeH4 대신에, Si2H6, Ge2H6(디게르만)을 이용해도 된다.
또한, SiGe층(14)의 원료에는, 도펀트 가스로서, 예를 들면, B2H6(디보란)을 혼합시켜도 된다. B 농도가 1E20㎝-2 정도의 고농도 도핑에서도, 막 내에 받아들인 B의 전기적 활성화율은, 거의 100%에 달하여, 전기적으로 낮은 저항율을 실현하는 것이 가능하게 된다. 이 경우, 이온 주입이나 그 후의 활성화를 위한 열처리가 불필요해진다.
또한, 반도체 기판으로서는, Si 외, 동일하게 반도체인 SiGe, 혹은 Ge(게르마늄)을 들 수 있다. 소스·드레인 전극 재료인 반도체층으로서는, SiGe 외, Si, 또는 Ge를 들 수 있다.
그리고, SiH4/GeH4/HCl/H2 혼합 가스의 공급을 계속하여, SiGe층(14)이 소정의 막 두께에 도달한 시점에서, SiH4/GeH4/HCl/H2 혼합 가스의 공급을 종료한다.
이러한 방법에 의해, 도 1에 도시한 Si 기판(10) 표면에, SiGe층(14)을 선택적 에피택셜 성장시킨 반도체 장치(100)를 제작할 수 있다. 또한, SiGe층(14)의 두께는, 10~100㎚로 에피택셜 성장을 완료시킨다.
다음으로, 선택적 에피택셜 성장법을 이용한 반도체 장치의 제조 공정의 제2 실시예에 대하여 설명한다. 이 제조 공정은, 도 2에 도시한 반도체 장치의 제조 공정이다.
또한, 이 설명에서는, 게이트 전극 형성 공정, 반도체 기판 리세스 공정, 소스·드레인 전극 형성 공정에 대해서는, 상기한 도 4, 도 7 및 도 8을 이용하여 설명한 공정과 마찬가지의 공정에서 실시할 수 있으므로, 그 공정의 설명에 대해서는 생략한다. 여기에서는, 게이트 전극 측면의 절연층의 형성 공정부터 설명한다. 또한, 도 4 내지 도 8에 도시한 요소와 동일 요소에 대해서는, 동일 부호를 병기하고, 그 설명의 상세 내용은 생략한다.
도 9는 절연층의 형성 공정의 주요부 단면도이다.
Si 기판(10) 및 게이트 전극(12) 상에 실리콘 산화막(17a)을 CVD법에 의해 형성한다. 실리콘 산화막(17a)의 두께는 1~10㎚이다.
계속해서, 실리콘 산화막(17a) 상에 CVD법에 의해 Cl를 함유시킨 실리콘 질화막(17d)을 형성한다. 이 실리콘 질화막(17d)을 형성하는 원료 가스로서, SiH2Cl2/NH3 혼합 가스를 이용한다.
여기서, 실리콘 질화막(17d)에 대해서는, 실리콘 산화막(17a)과 실리콘 질화막(17d)과의 계면으로부터 실리콘 질화막(17d) 표면을 향하여, Cl 함유량이 서서히 높아지도록 형성시킨다. 즉, 실리콘 질화막(17d)의 내부보다 표면 부분의 Cl 함유량이 높아지도록 형성시킨다. 구체적으로는, NH3 유량에 대한 SiH2Cl2 유량의 비율이 0.05 이상 10 이하의 범위에서, 서서히 NH3 유량에 대한 SiH2Cl2 유량의 비율을 증가시키면서, 실리콘 질화막(17d)의 성막을 행한다. 이 때의 Si 기판(10)의 온도 는 550℃ 이상 850℃ 이하이다.
또는, SiH2Cl2/NH3 혼합 가스를 공급하고 있을 때의 Si 기판(10)의 온도를 55 0℃ 이상 850℃ 이하의 범위에서 서서히 낮추면서 성막을 행한다. 혼합 가스 공급 중의 온도를 더 낮춤으로써, SiH2Cl2 분자의 Si-Cl 결합이 분해, 괴분리하기 어려워져, 막 내에 받아들이는 Cl 함유량이 증가하기 때문이다.
Cl를 함유하는 실리콘 질화막(17d)을 형성하는 클로로실란계 원료 가스로서는, 그 외에, SiH3Cl, SiHCl3, SiCl4 등과, NH3, N2H4과의 혼합 가스를 들 수 있다.
형성한 실리콘 질화막(17d)의 두께는, 10~60㎚이다. 그리고, 실리콘 질화막(17d)의 표면 근방의 Cl 함유량은, 5×1019~5×1021atoms/㎤이다.
도 10은 사이드월 형성 공정의 주요부 단면도이다.
전공정에서 형성한 실리콘 산화막(17a) 및 실리콘 질화막(17d)이 게이트 전극(12)의 사이드월이 되도록, 실리콘 산화막(17a), 실리콘 질화막(17d)을 에칭한다.
그리고, 게이트 전극(12) 측면에, 실리콘 산화막(17a), 실리콘 질화막(17d)으로 구성되는 절연층(17)이 사이드월이 되어 형성한다.
또한, 상기한 에칭의 결과, 소스·드레인 영역(13)의 Si 기판(10) 표면이 깨끗하게 노출된다.
그리고, 다음 공정에서는, 상기한 마찬가지의 방법에 의해, Si 기판(10)의 소스·드레인 영역(13)을 리세스하고, 리세스한 Si 기판(10) 표면에 SiGe층을 선택 적으로 에피택셜 성장시킨다.
이러한 방법에 의해, 도 2에 도시한 Si 기판(10) 표면에, SiGe층(14)을 선택적 에피택셜 성장시킨 반도체 장치(200)를 제작할 수 있다. 또한, SiGe층의 두께는, 10~100㎚로, 에피택셜 성장을 완료시킨다.
또한, 엘레베이티드 소스·드레인형 MOSFET를 제작하는 경우는, Si 기판(10)을 리세스하는 공정을 생략하고, 도 6, 도 10에 도시한 사이드월 형성 공정 후부터 Si 기판(10) 상에 SiGe층(14)을 선택적으로 성장시킨다. 이에 의해, 선택적 에피택셜 성장법을 이용한 엘레베이티드 소스·드레인형 MOSFET를 제작할 수 있다.
이와 같이 상기한 반도체 장치의 제조 방법에서는, 반도체 기판인 Si 기판(10) 상에 게이트 절연막(11)을 개재하여 게이트 전극(12)을 형성하고, 게이트 전극(12)의 측면에 할로겐 원소를 함유하는 절연층(17)을 형성하고, Si 기판(10) 및, 할로겐 원소를 함유하는 절연층(17) 상에 반도체층의 원료를 공급하여, Si 기판(10) 상에 반도체층을 고선택성으로 에피택셜 성장시켜서 소스·드레인 전극이 되는 SiGe층(14)을 형성한다.
그 결과, 예를 들면, 게이트 전극(12)과 소스·드레인 영역(13) 사이에 발생하는 오프 리크 전류를 억제하여, 현실의 양산에 적당한 제조 프로세스가 확립된다.
또한, 상기한 설명에서는, MOS 트랜지스터의 사이드월을 구성하는 절연층에 Cl를 함유시켜, SiGe층의 성장을 억제하고 있지만, 본 발명은, 특별히 사이드월을 구성하는 절연층과 Si 기판 상의 선택성 향상에만 한정되는 것은 아니다.
예를 들면, 도 1, 도 2에 도시한 소자 분리 영역(15)을 구성하는 절연층에도, 마찬가지로 Cl를 함유시킴으로써, 소자 분리 영역(15)과 Si 기판(10) 상의 선택성을 향상시킬 수 있다. 그 결과, 선택적 에피택셜 성장법을 이용한 반도체 장치에 대하여, 인접하는 MOS 트랜지스터의 소스·드레인 전극 간의 절연성을 보다 향상시킬 수 있다.
또한, 상기한 설명에서는, 실리콘 질화막 내에 Cl를 함유시켰지만, Cl 대신에 다른 할로겐인 Br(브롬)을 함유시켜도 된다.
다음으로, 실리콘 질화막에 Cl를 함유시킨 경우의 효과에 대하여 설명한다. 여기에서는, 그 효과를 확인하기 위해서, 실리콘 질화막의 조성·성분을 바꾼 여러 종류의 모의 샘플을 제작하고, 각각의 샘플에 관한 SiGe 성장의 차이에 대하여 검토했다.
우선, 예비 검토를 위해서, 3종의 샘플 A, 샘플 B, 샘플 C를 제작하였다. 여기서, 샘플 A, 샘플 B, 샘플 C의 기판으로서 Si 웨이퍼를 이용하여, 웨이퍼 표면에 미리 CVD-실리콘 질화막을 성막했다.
CVD-실리콘 질화막의 원료 가스로서, Si2H6/NH3 혼합 가스를 이용했다. 그리고, 각 샘플의 Si과 N의 조성을 변화시키기 위해서, NH3 유량에 대한 Si2H6 유량의 비율을 바꾸어 CVD-실리콘 질화막의 성막을 행하였다. 여기에서, NH3 유량에 대한Si2H6 유량의 비율은, 샘플 A가 가장 높고, 샘플 C가 가장 낮다. 또한, 그 유량의 비율의 범위는 0.05 이상 10 이하로 하였다. 성막 중인 압력은, 5.7㎩ 이하로 하 였다. 또한, Si2H6/NH3 혼합 가스를 공급하고 있을 때의 Si 웨이퍼의 온도는 550℃ 이상 850℃ 이하로 하였다.
그리고, XPS(X-ray Photoelectron Spectroscopy)에 의해, 각각의 샘플의 CVD-실리콘 질화막에 함유되는 Si과 N의 원자수의 비율을 구했다. N 원자수에 대한 Si 원자수의 비율은, 샘플 A에서 1.06, 샘플 B에서 0.99, 샘플 C에서 0.92이었다.
다음으로, 이들 샘플의 CVD-실리콘 질화막 상에 SiH4/GeH4/HCl/H2 혼합 가스를 공급하여, SiGe를 성장시켰다. 이 혼합 가스를 공급하고 있을 때의 웨이퍼의 온도는 450℃ 이상 600℃ 이하이다.
도 11은 실리콘 질화막 상의 SiGe 성장의 차이를 설명하는 도면이다.
이 도면은, 횡축이 혼합 가스의 공급 시간(분)이며, 종축이 SiGe 입자의 밀도(개/㎛2)를 나타내고 있다. 여기서, SiGe 입자의 밀도는, SEM(Scanning Electron Microscope)상으로부터 직접 카운트했다.
그 결과로부터, SiGe 입자의 밀도의 증가는, 샘플 A에서 가장 높고, 샘플 C에서 가장 낮아지는 것을 알 수 있었다. 즉, 혼합 가스의 공급 시간이 동일해도, Si 함유량이 높은 샘플일수록, SiGe 입자의 밀도가 보다 높아지는 것을 알 수 있었다.
이는, Si 함유량이 높은 CVD-실리콘 질화막 표면일수록, SiGe가 성장하기 위한 핵 형성 사이트의 수가 많기 때문이라고 생각된다. 즉, 이 사이트를 어떠한 원 소로 종단함으로써, SiGe의 성장을 억제할 수 있는 가능성이 있는 것을 나타내고 있다.
다음으로, 실리콘 질화막에 Cl를 함유시킨 경우의 실리콘 질화막 상에서의 SiGe 성장의 차이에 대하여 검토했다.
이 검토를 위해서 3종의 샘플 D, 샘플 E, 샘플 F를 제작했다. 여기에서, 3종의 샘플 D, 샘플 E, 샘플 F의 기판으로서 Si 웨이퍼를 이용하여, 웨이퍼 표면에는, CVD법에 의해 미리 Cl를 함유시킨 CVD-실리콘 질화막을 성막했다.
Cl를 함유시킨 CVD-실리콘 질화막의 성막은, 원료 가스로서 SiH2Cl2/NH3 혼합 가스를 이용했다. 그리고, 각 샘플의 Si, N 및 Cl의 조성을 변화시키기 위해서, NH3 유량에 대한 SiH2Cl2 유량의 비율을 바꾸어, 각각의 샘플을 제작했다. 여기에서, 그 유량의 비율의 범위는 0.05 이상 10 이하로 하였다. 성막 중인 압력은, 5.7㎩ 이하로 하였다. 또한, SiH2Cl2/NH3 혼합 가스를 공급하고 있을 때의 Si 웨이퍼의 온도는 550℃ 이상 850℃ 이하로 하였다.
그리고, XPS로부터 3종의 샘플 D, 샘플 E, 샘플 F의 CVD-실리콘 질화막 내에 함유하는 Si, N의 원자수의 비율을 구했다. 우선, N 원자수에 대한 Si 원자수의 비율은, 샘플 D에서 0.74, 샘플 E에서 0.77, 샘플 F에서 0.79이었다.
또한, 각각의 샘플의 Cl 함유량에 대해서, 전반사의 형광 X선 분석에 의해 구하면, 다음의 결과를 얻었다.
도 12는 Si/N 원자수의 비율과 Cl 함유량의 관계를 설명하는 도면이다.
이 도면의 횡축은, N 원자수에 대한 Si 원자수의 비율이며, 종축은 각 샘플의 Cl 함유량(atoms/㎠)이다.
이 도면에 도시한 바와 같이, N 원자수에 대한 Si 원자수의 비율이 높은 샘플일수록 많은 Cl를 함유하고 있는 것을 알 수 있었다. 특히, 샘플 F의 Cl 함유량은, 샘플 D의 Cl 함유량의 3배로 되어 있는 것을 알 수 있었다. 즉, Cl를 함유하는 실리콘 질화막의 원료 가스인 SiH2Cl2과 NH3의 유량비를 바꾸어 성막함으로써, Cl 함유량을 소정의 함유량으로 제어할 수 있는 것을 알 수 있었다.
다음으로, 샘플 D, 샘플 E, 샘플 F에, SiH4/GeH4/HCl/H2 혼합 가스를 공급하여, SiGe를 성장시킨 결과에 대하여 설명한다. 이 혼합 가스를 공급하고 있을 때의 웨이퍼의 온도는 450℃ 이상 600℃ 이하이다.
도 13은 Cl을 함유시킨 실리콘 질화막 상의 SiGe 성장의 차이를 설명하는 SEM상이다.
이 SEM상은, SiH4/GeH4/HCl/H2 혼합 가스를 80분간 공급한 경우의 각각의 샘플 표면의 SEM상이다. 여기서, SEM상에서는, 하얀 입상으로 보이는 것이 SiGe 입자이며, 검은 부분은 베이스의 실리콘 질화막이다.
SEM상의 결과로부터, 샘플 D의 실리콘 질화막 표면에 성장한 SiGe 입자의 밀도가 가장 높은 것을 알 수 있었다. 그리고, 샘플 E, 샘플 F의 순으로 SiGe 입자의 밀도가 보다 드문드문해지는 것을 알 수 있었다.
도 14는 Cl를 함유시킨 실리콘 질화막 상의 SiGe 성장의 차이를 설명하는 도 면이다.
이 도면의 횡축은, SiH4/GeH4/HCl/H2 혼합 가스의 공급 시간(분)이며, 종축은, Cl를 함유시킨 실리콘 질화막 상에 성장한 SiGe 입자의 밀도(개/㎛2)이다. 여기에서, SiGe 입자의 밀도는 SEM상으로부터 직접 카운트했다.
그 결과로부터는, 혼합 가스의 공급 시간과 함께, 모든 샘플에서 SiGe 입자의 밀도가 증가하지만, 샘플 사이에서 SiGe의 입자 밀도에 차이가 발생하는 것을 알 수 있었다.
전술한 바와 같이, 각 샘플의 실리콘 질화막에 함유하는 Cl은, 도 12의 결과로부터 샘플 D, 샘플 E, 샘플 F의 순으로 Cl 함유량이 높아지고 있다.
그리고, 도 14에 도시한 결과에서는, Cl 함유량이 가장 높은 샘플 F의 SiGe 입자의 밀도의 증가가 가장 완화되는 것을 알 수 있었다.
그런데, 샘플 F의 Cl 함유량은, 샘플 D의 Cl 함유량의 3배이다. 이 도면으로부터 혼합 가스의 공급 시간이 예를 들면 80분의 시점에서의 SiGe 입자의 밀도를 비교하면, 불과 3배의 양의 Cl 함유량의 차이로, 샘플 F의 SiGe 입자의 밀도는, 샘플 D의 밀도의 10분의 1에까지 저감하는 것을 알 수 있었다.
이와 같이, 실리콘 질화막에 Cl를 함유시킴으로써, 실리콘 질화막 상의 SiGe입자의 성장을 크게 억제할 수 있는 것을 알 수 있었다. 이에 의해, 예를 들면, 소스·드레인 영역(13)과 게이트 전극(12) 사이에 발생하는 오프 리크 전류를 억제하여, 현실의 양산에 적당한 제조 프로세스를 확립할 수 있다.
다음으로, 선택적 에피택셜 성장법을 이용한 반도체 장치의 제조 공정의 제3의 실시예에 대하여 설명한다. 이 실시예에서는, 선택적 에피택셜 성장을 더욱 촉진할 수 있는 전 처리에 대하여 설명한다. 최초로, 전 처리의 기본 원리에 대하여 설명한다.
도 15는 선택적 에피택셜 성장을 이용한 반도체 장치 제조의 전 처리의 플로우의 일례이다. 최초로, 제1 반도체층으로서, Si 기판을 채용하고, Si 기판 상에 게이트 전극을 형성한다(단계 S10). 다음으로, 게이트 전극의 측면에 사이드월이 되는 절연층을 형성한다(단계 S11). 이 단계에서, 도 1 또는 도 2에 도시한 할로겐 원소를 함유시킨 절연층(17)을 형성해도 된다. 이어서, Si 기판 상의 소스·드레인 전극이 되는 부분을 에칭하고, 리세스한다(단계 S12). 이어서, 절연층 상의 에피택셜 성장을 억제하는 재료, 예를 들면 HCl/H2 혼합 가스를, Si 기판의 리세스 영역 및 사이드월이 되는 절연층 상에 공급한다(단계 S13). 이어서, 제2 반도체층의 원료가 되는 가스, 예를 들면 SiH4/GeH4/HCl/H2 혼합 가스를 공급한다(단계 S14). 그에 따라, 리세스된 영역에, 제2 반도체층인 SiGe층을 선택적으로 에피택셜 성장시키고(단계 S15), 소정 막 두께의 SiGe층의 소스·드레인 전극을 형성한다(단계 S16).
이와 같이, 절연층 상의 에피택셜 성장을 억제하는 재료를, 리세스 후의 Si 기판 및 사이드월이 되는 절연층 상에 공급함으로써, 예를 들면, 상기한 바와 같이 HCl을 이용한 경우에는, 절연층 표면이 -Cl기에서 종단되게 된다. 그에 따라, 절 연층 상의 SiGe 성장이 억제되어, Si 기판 상에 SiGe층이 선택적으로 에피택셜 성장하게 된다.
또한, 엘레베이티드 소스·드레인형 MOSFET를 제작하는 경우는, 상기한 단계 S12의 공정을 생략하고, 단계 S11 후에 단계 S13의 공정으로 이행하여, Si 기판 상에 SiGe층을 선택적으로 에피택셜 성장시킨다.
또한, 단계 S13 전에, 농도가 1∼10%wt의 불산용액으로, 리세스된 Si 기판 표면에 생성하는 산화막을 제거해도 된다.
다음으로, 각 제조 공정에 대하여, 구체적으로 설명한다. 도 16 내지 도 18은, 리세스드 소스·드레인형 MOSFET의 제조 공정을 일례로, 반도체 기판의 리세스 영역에, SiGe층을 선택적으로 에피택셜 성장하는 공정을 나타내는 주요부 단면도이다.
도 16은 반도체 기판 리세스 공정의 주요부 단면도이다.
제1 반도체층인 반도체 기판으로서 Si 기판(10)을 이용하여, 게이트 절연막(11)을 개재하여 게이트 전극(12)을 형성한다. 게이트 전극(12)의 양측에는, 사이드월을 구성하는 절연층(17), 예를 들면, CVD법에 의해 퇴적한 실리콘 산화막(17a) 및 실리콘 질화막(17e)을 형성한다. 그리고, Si 기판(10) 상에 리세스 영역(18)을, 에칭에 의해 형성한다. 이 단계에서, 리세스 영역(18)의 Si 기판(10) 표면 및 절연층(17) 표면은, 노출되어 있다.
또한, 실리콘 질화막(17e)에 대해서는, 도 1 및 도 2에 도시한 Cl를 함유시킨 실리콘 질화막(17b, 17c) 또는 실리콘 질화막(17d)으로 치환해도 된다.
도 17은 HCl/H2 혼합 가스를 공급하는 공정의 주요부 단면도이다.
에칭에 의해 리세스된 Si 기판(10) 및 절연층(17) 표면에, HCl/H2 혼합 가스를 공급하여, Si 기판(10) 표면 및 절연층(17) 표면에 HCl을 노출한다. 여기에서의 H2은, HCl의 캐리어용 가스이다.
HCl/H2 혼합 가스를 공급할 때의 Si 기판(10)의 온도는, 450℃ 이상 600℃ 이하로 한다. 600℃보다 높은 온도에서는, 소자 내에 미량으로 존재하는 불순물의 열에 의한 확산의 영향이 커진다. 또한, 450℃보다 낮은 온도에서는, HCl이 절연층(17) 표면에서 충분히 분해하지 않아, 절연층(17) 표면이 -Cl기에서 종단하기 어려워지기 때문이다. 또한, HCl/H2 혼합 가스 공급 시간은, 1분 내지 10분이다.
도 18은 소스·드레인 전극 형성 공정의 주요부 단면도이다.
전술한 바와 같이, HCl/H2 혼합 가스를, 리세스 후의 Si 기판(10) 표면 및 절연층(17) 표면에 노출한 후, 예를 들면, 제2 반도체층(SiGe)의 원료 가스인 SiH4/GeH4/HCl/H2 혼합 가스를 Si 기판(10) 표면, 절연층(17) 표면에 공급한다.
SiH4/GeH4이 Si 기판(10) 표면에 도달하면, SiH4/GeH4은 분해하고, Si 기판(10) 표면에서는, 자기 제한적으로 SiGe층(14)이 에피택셜 성장한다.
한편, 절연층(17) 표면에서는, 전자 공여가 없기 때문에, SiH4/GeH4이 절연층(17) 표면에 도달해도, SiH4/GeH4의 분해는 일어나기 어렵다. 또한, 표면에 노출 되어 있었던 댕글링 본드는, 전 공정에서 HCl을 공급함으로써, 예를 들면, -Cl기에서 종단되어 있다. 따라서, SiH4/GeH4은, 절연층(17) 표면에 도달해도, 그대로 절연층(17) 표면으로부터 이탈하기 쉬워진다. 즉, Si 기판(10) 상에는, SiGe가 성장하고, 절연층(17) 상에는 SiGe가 성장하기 어려워진다. 이렇게, SiGe의 성장 개시 시간에 차이가 생겨, 절연층(17) 상에서의 SiGe의 에피택셜 성장은 억제된다.
그리고, SiH4/GeH4/HCl/H2 혼합 가스의 공급을 계속하고, SiGe층(14)이 소정의 막 두께에 도달한 시점에서, SiH4/GeH4/HCl/H2 혼합 가스의 공급을 종료한다. 이러한 방법에 의해, Si 기판(10) 표면에 SiGe층(14)을 형성한다.
또한, 엘레베이티드 소스·드레인형 MOSFET를 제작하는 경우는, 도 16에 도시한 Si 기판(10)을 리세스하는 공정을 생략하고, 게이트 전극(12) 측면의 사이드월 형성 공정 후부터 Si 기판(10) 상에 SiGe층(14)을 선택적으로 성장시킨다. 이에 의해, 선택적 에피택셜 성장법을 이용한 엘레베이티드 소스·드레인형 MOSFET를 제작할 수 있다.
이상의 공정에서, 제1 반도체층인 Si 기판(10) 표면에, 제2 반도체층인 SiGe층(14)을 선택적 에피택셜 성장할 수 있다.
또한, 이 때의 Si 기판(10)의 온도에 대해서는, 450℃ 이상 600℃ 이하로 한다. 600℃ 보다 높은 온도에서는, 소자 내에 미량으로 존재하는 불순물의 열에 의한 확산의 영향이 커진다. 또한, 450℃보다 낮은 온도에서는, SiH4이 Si 기판(10) 표면에서, 분해하기 어려워져, SiGe로서 Si 기판(10)에 에피택셜 성장하지 않게 되 기 때문이다.
다음으로, HCl/H2 혼합 가스를 절연층에 노출하는 것에 의한 SiGe 성장의 억제 효과에 대하여 설명한다. 여기에서는, 그 효과를 확인하기 위해서, 웨이퍼 표면에 CVD-실리콘 질화막을 성장시킨 시료를 이용하여, HCl/H2 혼합 가스를 실리콘 질화막 표면에 노출한 경우와, 실리콘 질화막 표면에 노출하지 않은 경우의 효과의 차이에 대하여 설명한다. 또한, HCl/H2 혼합 가스의 전압에 대해서는, 여기에서는 10㎩로 하고 있다.
시료는, 샘플 G와 샘플 H의 2종 제작했다. 샘플 G는, SiH4/GeH4/HCl/H2 혼합 가스를 공급하기 전에, HCl/H2 혼합 가스를 실리콘 질화막 표면에 노출하지 않고, 실리콘 질화막 상에, SiH4/GeH4/HCl/H2 혼합 가스를 공급한 것이다. 샘플 H는, SiH4/GeH4/HCl/H2 혼합 가스를 공급하기 전에, HCl/H2 혼합 가스를 실리콘 질화막 표면에 노출하여, 직접 실리콘 질화막 상에, SiH4/GeH4/HCl/H2 혼합 가스를 공급한 것이다. SiH4/GeH4/HCl/H2 혼합 가스의 공급 시간은 모두 60분으로 동일 시간이다.
도 19는 샘플 G에 관한 CVD-실리콘 질화막 표면의 SEM상이다.
SEM 상에서, 하얗게 입자 형상으로 보이는 것이, 실리콘 질화막 상에 성장한 SiGe 입자이다. 검은 부분은 베이스의 실리콘 질화막이다. 입경이 60㎚ 이하의 SiGe 입자가 이산해서 성장하고 있다.
도 20은 샘플 H에 관한 CVD-실리콘 질화막 표면의 SEM상이다.
이 SEM상에서는, 실리콘 질화막 상에 입경이 60㎚ 이하인 SiGe 입자가 이산해서 성장하고 있지만, 도 19의 샘플 G와 비교하면, 샘플 H의 SiGe 입자의 수가 적은 것을 알 수 있다.
이 샘플 H에 대해서 전반사의 형광 X선 분석을 행한 바, HCl/H2 혼합 가스를 실리콘 질화막 표면에 노출한 직후에서는, 실리콘 질화막 표면에 Cl이 잔류하고 있는 것을 알 수 있었다. 즉, 실리콘 질화막 표면에 흡착한 -Cl기가, 절연층 상의 SiGe 성장을 억제하는 효과가 있다고 생각된다.
또한, 전술한 설명에서는, 샘플 H를 제작했을 때의 HCl/H2 혼합 가스의 전압을, 10㎩라고 했지만, HCl의 분압이 1㎩ 이상 700㎩ 이하에서, H2의 분압이 1㎩ 이상 10000㎩ 미만에서, 혼합 가스로서의 전압이 10㎩ 이상 10000㎩ 이하의 범위에서는, 절연층 상의 SiGe 성장을 억제하는 효과가 있었다.
또한, Si 기판 표면에 대해서는, HCl 가스를 노출해도, 450℃ 이상 600℃ 이하의 범위에서는, 에칭에 의한 침식의 손상이 없는 것을 알 수 있었다.
또한, Si 기판 표면에 HCl 가스를 노출해도, 그 후의 Si 기판 상의 SiGe 에피택셜 성장 속도에 대해서는, 450℃ 이상 600℃ 이하의 범위에서 감소하지 않았다. 구체적으로는, 1~2분에서 이미 피막이 되고, 60분에서는, 막 두께가 30~40㎚인 균일한 피막이 형성되었다.
이들 결과로부터, 기판 온도가 450℃ 이상 600℃ 이하에서, HCl을 기판 상에 공급함으로써, Si 기판 상의 반도체 에피택셜 성장은 억제되지 않고, 절연층 상의 반도체 성장은 억제되는 것을 알 수 있다.
또한, 상기한 검토에서는, 실리콘 질화막으로서, Cl를 함유시키지 않는 실리콘 질화막을 이용했지만, 실리콘 질화막을 도 1 및 도 2에 도시한 Cl를 함유시킨 실리콘 질화막(17b, 17c) 또는 실리콘 질화막(17d)으로 치환하고, 상기 전 처리와 병합함으로써, 절연층 상의 반도체 성장을 보다 억제할 수 있다.
또한, 상기한 설명에서는, 절연층 상의 에피택셜 성장을 억제하는 재료로서 HCl/H2 혼합 가스를 이용했지만, HCl 대신에 다른 할로겐화 수소인 HBr(브롬화 수소)를 이용해도 된다. 혹은, 그러한 할로겐화 수소 대신에, Cl2(염소), Br2(브롬)을 이용해도 된다. 또한, 이들 가스의 캐리어용 가스로서, H2을 혼합시켜도 된다.
또한, 제1 반도체 기판으로서는, Si 기판 외, 동일하게 반도체인 SiGe, 혹은 Ge를 이용해도 된다. 소스·드레인 전극 재료인 제2 반도체층으로서는, SiGe 외, Si, 또는 Ge이어도 된다.
또한, 제2 반도체층의 원료로서는, SiH4, GeH4 외, Si2H6, Ge2H6을 이용해도 된다.
또한 제2 반도체층의 원료에는, 도펀트 가스로서, 예를 들면, B2H6을 혼합시켜도 된다. B 농도가 1E20㎝-2 정도의 고농도 도핑에서도, 막 내에 받아들인 B의 전기적 활성화율은, 거의 100%에 달하고, 전기적으로 낮은 저항율을 실현하는 것이 가능하게 된다. 이 경우, 이온 주입이나 그 후의 활성화를 위한 열처리가 불필요해진다.
이상에 의해, 기판 온도가 450℃ 이상 600℃ 이하에서의 선택적 에피택셜 성장법에 의한 선택성이 향상하여, 현실의 양산에 적당한 제조 프로세스 조건이 확보된다.
(부기 1)반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
상기 게이트 전극의 측벽부에 형성된 적층 구조를 갖는 절연막과,
상기 반도체 기판 표면에 형성된 반도체 에피택셜 성장층을 갖고,
상기 적층 구조를 갖는 상기 절연막의 최상층은, 상기 적층 구조의 다른 층보다 높은 할로겐 원소 함유량을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
상기 게이트 전극의 측벽부에 형성된 할로겐 원소를 함유하는 절연막과,
상기 반도체 기판 표면에 형성된 반도체 에피택셜 성장층을 갖고,
상기 절연막의 상기 할로겐 원소의 함유량은, 경사를 갖는 것을 특징으로 하는 반도체 장치.
(부기 3)상기 할로겐 원소는 염소 또는 브롬인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)상기 절연막이 실리콘 질화막인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 5)상기 반도체 기판의 재질은, 실리콘, 게르마늄을 함유하는 실리콘, 또는 게르마늄인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 6)제1 반도체층 상에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 상에, 상기 제1 절연막보다 높은 할로겐 원소 함유량을 갖는 제2 절연막을 형성하는 공정과,
상기 제1 절연막 및 상기 제2 절연막의 일부를 제거해서 상기 제1 반도체층 표면을 노출시키는 공정과,
상기 제1 반도체층 표면 및 상기 제2 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하여, 상기 제1 반도체층의 상기 노출면에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7)제1 반도체층 상에, 할로겐 원소를 함유하는 절연막을 형성하는 공정과,
상기 절연막의 일부를 제거해서 상기 제1 반도체층 표면을 노출시키는 공정과,
상기 제1 반도체층의 노출면 및 상기 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하고, 상기 제1 반도체층의 상기 노출면에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정을 갖고,
상기 할로겐 원소를 함유하는 상기 절연막을 형성하는 공정에서는,
상기 절연막의 상기 할로겐 원소의 함유량이, 상기 절연막의 내부보다 표면 부분이 높아지도록 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)상기 할로겐 원소가 염소 또는 브롬인 것을 특징으로 하는 부기 6 또는 7에 기재된 반도체 장치의 제조 방법.
(부기 9)상기 제1 및 상기 제2 절연막, 상기 절연막이 실리콘 질화막인 것을 특징으로 하는 부기 6 또는 7에 기재된 반도체 장치의 제조 방법.
(부기 10)상기 제1 및 상기 제2 반도체층의 재질은, 실리콘, 게르마늄을 함유하는 실리콘, 또는 게르마늄인 것을 특징으로 하는 부기 6 또는 7에 기재된 반도체 장치의 제조 방법.
(부기 11)제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정과,
이어서, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 제2 반도체층을 형성하는 원료를 공급하여, 상기 제1 반도체층 상에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)상기 제2 반도체층의 성장을 억제하는 상기 재료는, 할로겐 원소를 포함하는 가스인 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13)제1 반도체층 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과
상기 게이트 전극의 측벽부에 절연막을 형성하는 공정과,
상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정과,
이어서, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 제2 반도체층을 형성하는 원료를 공급하고, 상기 제1 반도체층 상에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)상기 제2 반도체층의 성장을 억제하는 상기 재료는, 할로겐 원소를 포함한 가스인 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)상기 게이트 전극의 상기 측벽부에 상기 절연막을 형성하는 공정 후, 상기 절연막 상의 상기 제2 반도체층의 성장을 억제하는 상기 재료를 공급하는 공정 전에, 상기 실리콘 질화막의 양측에 위치하는 상기 제1 반도체층 표면을 리세스하는 공정을 더 갖는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 16)상기 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정에서는,
상기 제2 반도체층의 성장을 억제하는 재료에, 상기 할로겐 원소를 포함하는 가스를 이용하여, 상기 할로겐 원소를 포함하는 가스를 캐리어 가스와 함께 공급하고, 상기 할로겐 원소를 포함하는 가스를 공급할 때의 분위기 압력이 10㎩ 이상 10000㎩ 이하인 것을 특징으로 하는 부기 11 내지 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 17)상기 제2 반도체층의 성장을 억제하는 재료를 공급할 때의 상기 제1 반도체층의 온도가 450℃ 이상 600℃ 이하인 것을 특징으로 하는 부기 11 내지 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 18)상기 제2 반도체층을 상기 제1 반도체층에 에피택셜 성장시킬 때의 기판 온도가 450℃ 이상 600℃ 이하인 것을 특징으로 하는 부기 11 내지 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 19)상기 할로겐 원소를 포함하는 가스의 분압이 1㎩ 이상 700㎩ 이하인 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 20)상기 캐리어 가스의 분압이 1㎩ 이상 10000㎩ 미만인 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
본 발명에서는, 반도체 장치에서, 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 게이트 전극의 측벽부에 적층 구조를 갖는 절연막을 형성하도록 했다. 이 절연막의 최상층에는, 적층 구조의 다른 층보다 높은 할로겐 원소 함유량을 갖도록 했다. 그리고, 반도체 기판 표면에 반도체 에피택셜 성장층을 형성시켰다.
또한, 본 발명에서는, 반도체 장치에서, 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 게이트 전극의 측벽부에 할로겐 원소를 함유하는 절연막을 형성하도록 했다. 이 절연막의 할로겐 원소의 함유량에는, 경사를 갖도록 했다. 그리고, 반도체 기판 표면에 반도체 에피택셜 성장층을 형성시켰다.
또한, 본 발명에서는, 반도체 장치의 제조 방법에서, 제1 반도체층 상에 제1 절연막을 형성하고, 제1 절연막 상에, 제1 절연막보다 높은 할로겐 원소 함유량을 갖는 제2 절연막을 형성하고, 제1 절연막 및 제2 절연막의 일부를 제거해서 제1 반도체층 표면을 노출시키고, 제1 반도체층 표면 및 제2 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하고, 제1 반도체층의 노출면에 제2 반도체층을 선택적으로 에피택셜 성장시켰다.
또한, 본 발명에서는, 반도체 장치의 제조 방법에서, 할로겐 원소를 함유하는 절연막의 할로겐 원소의 함유량이, 절연막의 내부보다 표면 부분이 높아지도록 절연막을 형성하고, 절연막의 일부를 제거해서 제1 반도체층 표면을 노출시키고, 제1 반도체층의 노출면 및 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하고, 제1 반도체층의 노출면에 선택적으로 제2 반도체층을 선택적으로 에피택셜 성장하도록 했다.
또한, 본 발명에서는, 반도체 장치의 제조 방법에서, 제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하고, 제1 반도체층 표면 및 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하고, 제1 반도체층 상에 제2 반도체층을 선택적으로 에피택셜 성장하도록 했다.
또한, 본 발명에서는, 반도체 장치의 제조 방법에서, 제1 반도체층 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 게이트 전극의 측벽부에 절연막을 형성하고, 제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하고, 제1 반도체층 표면 및 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하고, 제1 반도체층 상에 제2 반도체층을 선택적으로 에피택셜 성장하도록 했다.
이에 의해, 반도체를 마스크의 절연막에 대하여 고선택성으로 반도체 기판 상에 에피택셜 성장시킬 수 있는 반도체 장치 및 반도체를 선택적으로 에피택셜 성장시키는 에피택셜 성장법의 실현이 가능하게 된다.

Claims (10)

  1. 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 게이트 전극의 측벽부에 형성된 적층 구조를 갖는 절연막과,
    상기 반도체 기판 표면에 형성된 반도체 에피택셜 성장층
    을 갖고,
    상기 적층 구조를 갖는 상기 절연막의 최상층은, 상기 적층 구조의 다른 층보다 높은 할로겐 원소 함유량을 갖는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 게이트 전극의 측벽부에 형성된 할로겐 원소를 함유하는 절연막과,
    상기 반도체 기판 표면에 형성된 반도체 에피택셜 성장층
    을 갖고,
    상기 절연막의 상기 할로겐 원소의 함유량은, 경사를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 할로겐 원소는 염소 또는 브롬인 것을 특징으로 하는 반도체 장치.
  4. 제1 반도체층 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에, 상기 제1 절연막보다 높은 할로겐 원소 함유량을 갖는 제2 절연막을 형성하는 공정과,
    상기 제1 절연막 및 상기 제2 절연막의 일부를 제거해서 상기 제1 반도체층 표면을 노출시키는 공정과,
    상기 제1 반도체층 표면 및 상기 제2 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하여, 상기 제1 반도체층의 상기 노출면에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 반도체층 상에, 할로겐 원소를 함유하는 절연막을 형성하는 공정과,
    상기 절연막의 일부를 제거해서 상기 제1 반도체층 표면을 노출시키는 공정과,
    상기 제1 반도체층의 노출면 및 상기 절연막 표면에, 제2 반도체층을 형성하는 원료를 공급하여, 상기 제1 반도체층의 상기 노출면에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
    을 갖고,
    상기 할로겐 원소를 함유하는 상기 절연막을 형성하는 공정에서는,
    상기 절연막의 상기 할로겐 원소의 함유량이, 상기 절연막의 내부보다 표면 부분이 높아지도록 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1 반도체층 표면 및 절연막 표면에, 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정과,
    이어서, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 제2 반도체층을 형성하는 원료를 공급하고, 상기 제1 반도체층 상에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 반도체층의 성장을 억제하는 상기 재료는, 할로겐 원소를 포함하는 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 반도체층 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측벽부에 절연막을 형성하는 공정과,
    상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 절연막 상의 제2 반도체층의 성장을 억제하는 재료를 공급하는 공정과,
    이어서, 상기 제1 반도체층 표면 및 상기 절연막 표면에, 상기 제2 반도체층을 형성하는 원료를 공급하고, 상기 제1 반도체층 상에 상기 제2 반도체층을 선택적으로 에피택셜 성장시키는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 반도체층의 성장을 억제하는 재료는, 할로겐 원소를 포함한 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 게이트 전극의 상기 측벽부에 상기 절연막을 형성하는 공정 후, 상기 절연막 상의 상기 제2 반도체층의 성장을 억제하는 상기 재료를 공급하는 공정 전에, 상기 절연막의 양측에 위치하는 상기 제1 반도체층 표면을 리세스하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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