JP2004363199A - 半導体基板の製造方法 - Google Patents
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Abstract
【解決手段】SOI基板上に設定した濃度のGeを含むSiGeエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法である。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置用の基板の製造方法に関するものである。
【0002】
【従来の技術】
シリコンMOSデバイスは、スケーリング則に従った微細化や動作電圧の低減を行う事により、高速化と低消費電力化を両立してきた。
しかし、ゲート長が100nm以下の領域となると、上記の両立が困難となりつつある。この為に、SOI基板及び歪シリコンの導入が検討され、特にSOI基板上に歪シリコンを導入した基板が究極の基板と考えられ、研究が進められている。
【0003】
本基板を実用化するには、浮遊容量の影響を抑えるといったSOI基板構造の効果を発揮するために、埋め込み酸化膜からチャネル層である歪シリコン層までの距離を極力抑えることが必要である。そのためにはSOI構造の埋め込み酸化膜直上に歪Si層が直接堆積されることがもっとも望ましいが、現実には歪緩和したSiGe層を中間層として用いる事が一般的である。つまり歪シリコンSOI基板の優位性を完全に発揮するには、上述した埋め込み酸化膜からチャネル層である歪シリコンまでの距離を極力抑えるとともに、中間層であるSiGe層を完全に歪緩和させる必要がある。
【0004】
第一の方法としてSOI基板とSiGeエピ技術のとの組み合わせが提供されている。例えば、既存のSOI基板上にSiGeエピ層を形成して歪緩和を起こし、歪緩和したSiGe膜上にSi膜を形成して歪Siとする方法が開示されている(例えば、特許文献1参照。)。この特許文献1に示される方法では、SOI基板上に歪緩和したSiGe層形成するために、数μm以上のSiGe層を形成しなければならないため、埋め込み酸化膜からチャネル層である歪シリコンまでの距離が長くなってしまうため、SOI基板構造の優位性を十分に発揮できない。
【0005】
第二の方法として酸素イオン注入分離法(SIMOX)により埋め込み酸化膜上に歪緩和SiGe層を形成する方法が開示されている(例えば、特許文献2参照。)。この特許文献2に示される方法では埋め込み酸化膜にGeが残留し、残留Geが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の特性に悪影響を及ぼす。
【0006】
第三の方法としてSOI基板上にSiGe膜を形成し、その後に酸化雰囲気の熱処理によりGeを拡散させつつ歪緩和を行う方法が、開示されている(例えば、特許文献3参照。)。この特許文献3に示される方法では熱処理温度、時間が不十分であるために、薄膜化してもSiGe層中のGe濃度に対応した歪緩和がSiGe層に発生しておらず、前述した歪シリコンSOI基板の優位性を発揮できない。
【0007】
第四の方法としてSOI基板上にSiGe膜を形成し、熱処理によってSiGe層を溶融し、その後にGeを拡散させつつSiGe層を固化させる事により歪緩和を行う方法が、開示されている(例えば、特許文献4参照。)。この特許文献4に示される方法では、使用するSOI基板のSOI層厚さによって最終的な歪シリコンSOI基板の厚さが決定してしまうため、埋め込み酸化膜層から歪シリコン層までの厚さを低減するには、SOI層を超薄膜化したSOI基板を使用しなければならないという困難を伴う。
【0008】
【特許文献1】
特開平7−169926号公報
【特許文献2】
特開平9−321307号公報
【特許文献3】
特開2000−243946号公報
【特許文献4】
特開2003−31495号公報
【0009】
【発明が解決しようとする課題】
上述の如く、従来の方法で作成された歪シリコンSOI基板では、中間層であるSiGe層の歪緩和が不十分である、あるいは埋め込み酸化膜から歪シリコン層までの距離を短縮できないという問題があった。
【0010】
本発明では上記問題点を解決するためになされたもので、少なくとも埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することある。
【0011】
【課題を解決するための手段】
本発明はSOI基板上に設定した濃度のGeを含むSiGeエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板に於いて、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法である。
本発明の半導体基板の製造方法においては、酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜除去後に表面の平坦化を行った後にシリコン薄膜を形成する。これによりSiGe層は薄膜化され、かつ歪が完全に緩和される。ここで平坦化処理とは、CMP加工、あるいは水素又は水素/HCl混合ガスでの熱処理である。
【0012】
また、酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板を、表面に酸化膜が形成されたままでCMP加工を行い、表面を平坦化した後で、シリコン薄膜を形成することでも同様に、SiGe層の薄膜化、歪緩和が促進された半導体基板を得ることができる。
【0013】
【発明の実施の形態】
(実施の形態1)
発明者等はSOI層上に形成されたSiGe層を薄膜化させつつ歪緩和に至る過程を、以下説明する。
通例、SOI基板はシリコン基板上にシリコン酸化膜(埋め込み酸化膜)を介して単結晶シリコン層が形成されている。使用するSOI基板は貼り合わせ法によるものでもSIMOX法(Separation by ImplantedOxygen)によるものでも良い。SOI基板のSOI層(埋め込み酸化膜上の単結晶Si層)の厚みは任意であるが、5nm以上200nm以下が望ましい。なぜなら、5nm以下では膜厚制御が困難であるし、200nm以上では後の熱酸化工程で、酸化時間が長くなるので不利であるためである。
【0014】
SOI基板上に設定したGeを含むSiGeエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長をする過程では、減圧CVD(Chemical Vapor Deposition)などの通常の半導体プロセスで用いられる方法を使用できる。特に方法は問わない。SiGe層の表面は、化学的安定性がSiに比べて乏しいためSiGe膜成長に連続してSi膜を成長させることが望ましい。
エピタキシャル成長工程後の本発明による半導体基板の模式図を図7に示す。図7に示すSiGe層4の膜厚b、Ge濃度x0は以下のように設定することが望ましい。b=200nm〜400nm、x0<0.1。以下その理由を示す。なお、本実施例ではb=400nm,x0=0.09とし、SOI層a=55nmを使用した。
【0015】
SiGe層4の膜厚bに関しては後の酸化工程で1段目のSiGe層薄膜化、Ge濃縮化、歪緩和過程において、薄すぎると歪緩和したSiGe層が得られず、厚すぎると最終的に得たい歪緩和SiGe層の膜厚が不必要に厚くなり、歪シリコンSOI基板構造の効果を発揮できないためである。
また、膜厚bはミスフィット転位を伴わない臨界膜厚以下の膜厚である必要がある。つまり、SOI層3上のSiGe層4は、下地のSOI層3に完全に格子定数が一致した歪SiGe層である必要がある。これは後の酸化工程で転位を伴わずに歪緩和したSiGe層を得るために必要不可欠である。
【0016】
上記のSiGe層膜厚bからスタートするためには、Ge濃度x0は概ね0.1以下にする必要がある。0.1以上にした場合、上記のSiGe層膜厚bの範囲で、通常の減圧CVD法では、ミスフィット転位を伴って、SiGe層3に部分的に歪緩和が生じてしまうためである。
また、Ge濃度x0が0.1以上であると、後の酸化工程でSiGe層薄膜化、Ge濃縮化する際に、Geが固相拡散する領域が狭くなり、瞬時に部分的に溶融状態となるため、最終的な熱処理終了後に結晶性の芳しくないSiGe層が偏析する恐れがあり、好ましくない。
【0017】
また、SiGe層4直上のSi層5の膜厚cは、特に問わないが、概ね20nm以下であることが望ましい。これはSi層5自身に歪緩和が生じないようにするためである。また、後の酸化工程で表層のGeが蒸発しないために必要なものであるので、数nm以上堆積していれば、特に問題はない。本実施例ではc=10nmとした。
上記のように設定して、SOI基板上にSi/SiGeを堆積した後に、酸化工程に入る。酸化工程は全て熱酸化工程であり、必要に応じて酸素分圧を変更することが出来る。
【0018】
酸化工程は希望する最終的なSiGe層膜厚、Ge濃度に応じて複数回行う。これら複数の酸化はSiGe層中のGe濃度で決定される固相線以下の温度で全て行うことを特徴とする。原理を図2を用いて説明する。図2はSiGe系の状態図である。図の横軸はSiGeのSi含有率(%)、縦軸は温度(℃)を表す。図中に2本ある曲線のうち、上の曲線を液相線といい、これよりも高温側では完全に溶融し、液体状態である。下の曲線を固相線といい、これよりも低温側では固体状態である。二本の曲線に囲まれた領域では部分溶融状態になっている。
【0019】
1段目の酸化は800℃以上1200℃以下で行うことが望ましく、その範囲内でも可能であれば高温である程好ましい。一般に高温になるほどGeの拡散速度、Siの酸化速度は速くなる傾向にある。本実施例では1段目の酸化温度は1200℃とした。
1段目の酸化工程終了後に得たいSiGe層膜厚をd,Ge濃度をxとすれば、図3に示すような構造となる。本実施例ではd=200nm,x=0.18に設定した。
【0020】
800℃以上の熱酸化工程ではSi/SiGeエピタキシャル膜の酸化を行っても、Siのみが選択的に酸化され、Geが酸化されることはない。また、酸化が進行する表層のエピタキシャル層が酸化膜に被われてしまえば、Geは外方拡散することはなく、熱処理工程を経ても系のGe体積濃度は保存される。つまり酸化によってSi/SiGeが消費されるが、Geは消費されることはないので、Si/SiGe膜厚が減少するとともにGe濃度は上昇していく。
酸化工程は図2で示すが如く、常に固相線よりも下の領域で固相拡散、酸化を繰り返しており、部分用溶融状態にならないように、各温度での酸化工程終了後のGe濃度の計算をしなければならない。例えば1200℃での酸化の場合、図3における酸化工程終了後のGe濃度xは余裕を見て25%以上にならないように設定する。
【0021】
上記の如く、系のGe体積濃度が保存されるという仮定に基づけば、図7、3に示す設定値の関係は図4のようになる。つまり酸化工程終了後のGe濃度xとSiGe層膜厚dは初期のSOI基板上のSiGeエピタキシャル膜のGe濃度x0、SiGe層膜厚aにのみ依存する。また、消費されるSi/SiGe膜厚の総量は、酸化工程終了後に狙うSiGe膜厚dを残す以外はすべて消費されると考え、初期SOI基板の埋め込み酸化膜上のすべての単結晶膜から差し引いたものになる。つまり、酸化工程後の酸化膜厚eは単純な熱酸化による体積膨張をふまえ、この消費膜厚を0.45で割ったものになる。各温度、各酸素分圧下での酸化膜厚値算出は、公知であるDeal Grove等の式に従うものと考え、図3におけるSiGe膜厚dを算出できるように設定する。本実施例ではe=580nmとなるように設定した。
【0022】
上記一段目の酸化工程では、図3に示すSiGe層6の膜厚dの値は図7で示すSiGe層4の膜厚bの値の約半分、つまり、図3で示すSiGe層6のGe濃度xの値は、図7で示すSiGe層4のGe濃度x0の約2倍になるように設定することが望ましい。上記の理由は、急激にSiGe層を薄膜化、Ge濃度を高濃度化することによって表面ラフネスが上昇し、デバイス活性領域が利用が難しくなるとともに、SiGe層が不完全緩和になる恐れがあるためである。このように1段目の酸化工程終了後、図3に示すような完全に歪緩和したSiGe層6を得ることが出来る。
ここで酸化ステップ毎にSiGe層中の深さ方向のGe濃度の勾配を無くすためには、酸化時間毎にGeの拡散方程式から濃度プロファイルを算出する必要があるが、1段目の酸化工程で例えば1200℃を選択した場合、図3における所望のSiGe膜厚dを得るためにかかる酸化時間の間にGeはSiGe膜中にわたって十分に拡散しきってしまうので、問題がない。これは、1200℃では部分溶融状態に突入しないためのGe濃度の値が初期のSOI基板上に堆積したSiGeエピタキシャル膜のGe濃度(図7におけるx0)と比べて小さいためである。
【0023】
つまり、酸化温度が低い場合には、到達するGe濃度までの初期Ge濃度との濃度差が大きくなるため、深さ方向のGe濃度勾配を無くすためには、例えば、酸化時の酸素分圧を50%ないし、10%に抑えるなどして、酸化時間を長くすることにより、拡散時間を稼ぐ必要がある。またそうすることによって、100%酸素雰囲気中で酸化するよりもSiGe層表面のラフネスを抑えられる。
【0024】
上記に伴い、歪緩和の状態のままGe濃度が1段目の酸化時よりも高い濃度のSiGe層を得るためには、追加で一回以上の酸化工程を付け加える必要がある。この場合は1回目の酸化時の温度に比べ、50℃ないしは100℃温度を下げた温度で行うことが望ましい。また、必要に応じてGeを十分に拡散させるために、酸素分圧を50%ないしは10%とし、酸化時間を稼ぐことも必要である。本実施例では1100℃,50%酸素で設定した。
2段目の酸化後の構造の断面図を図5に示す。1段目の酸化の際と同様に2段目の酸化後は酸化前後でのGe体積濃度は保存されるため、図3における膜厚d,e、Ge濃度xと、図5における膜厚f,g、Ge濃度x1は図6に示す関係式で結ばれる。本実施例では図5におけるSiGe層8の厚さf=80nm,Ge濃度 x1=0.45に設定した。
【0025】
更に高濃度、薄膜化を行いたい場合には、追加で酸化する、あるいは温度をより下げて酸化することもまた好ましい。本実施例では行っていない。
ここまでの熱処理プロセスの経緯を図2に示す。図中の黒丸で示す位置が1段目の酸化工程前の状態、■点で示す位置が2段目の酸化工程が終了時点での状態である。2段階で酸化したプロセス、いずれの場合も固相線をまたいで部分溶融状態に突入していない状況が分かる。
2段酸化後の図5で示す酸化膜9は、一般に5%未満の濃度のHF溶液でエッチングを行い、しかる後に歪Si層となる単結晶Si層を一般的な半導体製造装置である減圧CVD等で成膜する。完成後の構造の断面図を図1に示す。ここでSiGe層上の単結晶Si層10の膜厚hは15〜20nmとするのが望ましい。なぜなら、薄すぎればデバイス活性領域として使用が難しくなり、厚ければ歪Si層そのものに欠陥が入り、歪が緩和してしまうからである。本実施例では15nmとした。
【0026】
図1で示す歪シリコンSOI構造の本実施例の場合のSIMS分析結果を図8に示す。横軸は図1で示す単結晶Si層10の表面からの深さ、縦軸はSi,Geのatomic%である。深さ方向に関して均一におよそ80nmのSiGe層が完成していることが分かる。また、表面から97nm付近の濃度の下がりは、埋め込み酸化膜層(図1中の2)に突入していることを表す。
本構造における歪シリコンのラマンシフト量の単結晶シリコンのとの比較、並びに歪シリコンの歪み量と、図8から見積もったGe組成値に対するSiGe層の緩和率を図9に示す。SIMS結果からのGe組成値は45.84%であるので、SiGe層が完全に緩和している場合の歪シリコン層の歪み量は1.83%程になるはずである。本発明での構造のラマンシフト量の解析結果、歪シリコンの歪み量は1.67%であったため、SiGe層の緩和率は91%と見積もられる。このことから、本発明による歪シリコンSOI構造のSiGe層は十分に緩和していると考えられる。
【0027】
本構造における図1で示す単結晶Si層10上で測定した、AFMによるマイクロラフネス像を図10に示す。スキャン長は20μm□である。RMS値が0.83nmとなっており、十分にラフネスが抑えられていることが分かる。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
(実施の形態2)
実施の形態1における、1段目の酸化工程後、2段目の酸化工程に移らず、図4で示す酸化膜7を5%未満の濃度のHF溶液でエッチングを行い、しかる後にCMP(Chemical Mechanical Polishing)によって薄膜化を行っても良い。
その後、歪Si層となる単結晶Si層を一般的な半導体製造装置である減圧CVD等で成膜する。その際RCA洗浄などの半導体製造用の洗浄を行い、表面を清浄化した後に、表面の自然酸化膜を除去するために1%未満のHF溶液にてHF−Dipを行った後、成膜すると良い。完成後の構造の断面図を図11に示す。上記CMPによる研磨は、図11のSiGe層11の膜厚iが50nmとなるように実施した。また研磨剤、研磨布は通常のSi研磨で用いられる副資材を使用した。
【0028】
図11で表される構造のSiGe層11の緩和率は、研磨前・研磨後ともに96%であり、研磨前後で十分に緩和されていることが確認できた。また研磨前のAFMによるマイクロラフネス測定(スキャン長は20μm□)では、RMS値が1.3nmであったが、研磨後では0.5nmまで低減できていた。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
(実施の形態3)
実施の形態1における、1段目の酸化工程後、2段目の酸化工程に移らず、図4で示す酸化膜7を5%未満の濃度のHF溶液でエッチングを行い、しかる後に減圧CVD炉などのHClガスを使用できるチャンバーに導入し、水素又は水素/HCl混合ガスでの熱処理によって薄膜化を行っても良い。
その後、歪Si層となる単結晶Si層を同様に半導体製造装置である減圧CVD等で成膜する。完成後の構造の断面図を図11に示す。実施の形態2の場合と同様に、水素又は水素/HCl混合ガスでの熱処理による薄膜化は、図11のSiGe層11の膜厚iが50nmとなるように実施した。その際の条件は、温度が1100℃で、水素流量60slm,HCl流量0.2slmとし、10〜20nm/minのエッチング量となるように設定した。HClによるエッチングと高温水素ベーク状態でのSiGe表面のマイグレーション効果を狙ったものである。
【0029】
図11で表される構造のSiGe層11の緩和率は、エッチング前では96%だが、エッチング後では98%であり、エッチング後にも十分に緩和は保たれていることが確認できた。またSiGe表面のマイグレーション効果で、AFMによるマイクロラフネス測定(スキャン長は20μm□)では、エッチング後RMS値が0.8nmとなっていた。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
(実施の形態4)
実施の形態1における、1段目の酸化工程後、2段目の酸化工程に移らず、図4で示す酸化膜7がSiGe層6上に被われたままの状態で、酸化膜ごとCMP(Chemical Mechanical Polishing)によって薄膜化を行っても良い。
その後、歪Si層となる単結晶Si層を一般的な半導体製造装置である減圧CVD等で成膜する。その際RCA洗浄などの半導体製造用の洗浄を行い、表面を清浄化した後に、表面の自然酸化膜を除去するために1%未満のHF溶液にてHF−Dipを行った後、成膜すると良い。完成後の構造の断面図を図11に示す。上記CMPによる研磨は、実施の形態2同様、図11のSiGe層11の膜厚iが50nmとなるように実施した。また研磨剤、研磨布は通常の熱酸化膜研磨で用いられる副資材を使用したが、酸化膜とSiGe層界面で研磨レートが変化するため、その点を考慮しておく必要がある。
【0030】
図11で表される構造のSiGe層11の緩和率は、研磨前・研磨後ともに90%以上である、研磨前後で十分に緩和されていることが確認できた。また研磨前の図4における酸化膜7を5%未満のHF溶液で除去した後のAFMによるマイクロラフネス測定(スキャン長は20μm□)では、RMS値が1.3nmであったが、研磨後では0.5nmまで低減できていた。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
【0031】
【発明の効果】
本願発明は埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の歪みシリコンSOI基板の断面図。
【図2】SiGe系の状態図。
【図3】膜厚とGe濃度を含む関係式を示す図。
【図4】図7及び図3に示す設定値の関係から導き出される酸化後の構造の断面図。
【図5】2段目の酸化後の構造の断面図。
【図6】膜厚とGe濃度を含む関係式を示す図。
【図7】エピタキシャル成長後の半導体基板の模式図。
【図8】図1の歪みシリコンSOI構造のSIMS分析結果を示す図。
【図9】Ge組成値に対するSiGe層の緩和率を示す図。
【図10】AFMによるマイクロラフネス像を示す図。
【図11】本発明の半導体基板の完成後の構造の断面図。
Claims (5)
- SOI基板上に設定した濃度のGeを含むSiGeエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法。
- 酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜除去に表面の平坦化を行った後にシリコン薄膜を形成する請求項1記載の製造方法。
- 平坦化処理がCMP加工である請求項2記載の製造方法。
- 平坦化処理が水素又は水素/HCl混合ガスでの熱処理である請求項2記載の製造方法。
- 酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板を表面に酸化膜が形成されたままでCMP加工を行い表面を平坦化した後で、シリコン薄膜を形成した請求項1記載の製造方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006033292A1 (ja) * | 2004-09-24 | 2006-03-30 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
JP2007507109A (ja) * | 2003-09-25 | 2007-03-22 | フリースケール セミコンダクター インコーポレイテッド | テンプレート層構成 |
JP2007518264A (ja) * | 2004-01-16 | 2007-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いSiGeオン・インシュレータ(SGOI)ウェハを形成する方法。 |
KR100783984B1 (ko) * | 2005-03-25 | 2007-12-11 | 가부시키가이샤 섬코 | 변형 Si-SOI 기판의 제조 방법 및 이 방법에 의해제조된 변형 Si-SOI 기판 |
US7446394B2 (en) | 2006-02-27 | 2008-11-04 | Fujitsu Limited | Semiconductor device fabricated by selective epitaxial growth method |
WO2011151968A1 (ja) * | 2010-06-01 | 2011-12-08 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
KR101521555B1 (ko) * | 2014-01-28 | 2015-05-19 | 한양대학교 산학협력단 | 게르마늄 응축 공정을 이용한 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07169926A (ja) * | 1993-10-29 | 1995-07-04 | Internatl Business Mach Corp <Ibm> | 疑似基板構造体及びその製造方法 |
JPH09321307A (ja) * | 1996-05-29 | 1997-12-12 | Toshiba Corp | 半導体装置 |
JP2000243946A (ja) * | 1998-12-24 | 2000-09-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2001148473A (ja) * | 1999-09-09 | 2001-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2001284558A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 積層半導体基板及びその製造方法並びに半導体装置 |
JP2002076347A (ja) * | 2000-08-25 | 2002-03-15 | Toshiba Corp | 半導体装置、半導体基板およびその製造方法 |
US20020123167A1 (en) * | 2001-03-02 | 2002-09-05 | Fitzgerald Eugene A. | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
JP2002299590A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体基板の製造方法及び半導体装置の製造方法 |
JP2002305293A (ja) * | 2001-04-06 | 2002-10-18 | Canon Inc | 半導体部材の製造方法及び半導体装置の製造方法 |
JP2003017705A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 電界効果トランジスタ及び半導体装置の製造方法 |
JP2003031495A (ja) * | 2001-07-12 | 2003-01-31 | Hitachi Ltd | 半導体装置用基板の製造方法および半導体装置の製造方法 |
JP2003128494A (ja) * | 2001-10-22 | 2003-05-08 | Sharp Corp | 半導体装置の製造方法及び半導体装置 |
-
2003
- 2003-06-02 JP JP2003157401A patent/JP2004363199A/ja active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07169926A (ja) * | 1993-10-29 | 1995-07-04 | Internatl Business Mach Corp <Ibm> | 疑似基板構造体及びその製造方法 |
JPH09321307A (ja) * | 1996-05-29 | 1997-12-12 | Toshiba Corp | 半導体装置 |
JP2000243946A (ja) * | 1998-12-24 | 2000-09-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2001148473A (ja) * | 1999-09-09 | 2001-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2001284558A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 積層半導体基板及びその製造方法並びに半導体装置 |
JP2002076347A (ja) * | 2000-08-25 | 2002-03-15 | Toshiba Corp | 半導体装置、半導体基板およびその製造方法 |
US20020123167A1 (en) * | 2001-03-02 | 2002-09-05 | Fitzgerald Eugene A. | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
JP2002299590A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体基板の製造方法及び半導体装置の製造方法 |
JP2002305293A (ja) * | 2001-04-06 | 2002-10-18 | Canon Inc | 半導体部材の製造方法及び半導体装置の製造方法 |
JP2003017705A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 電界効果トランジスタ及び半導体装置の製造方法 |
JP2003031495A (ja) * | 2001-07-12 | 2003-01-31 | Hitachi Ltd | 半導体装置用基板の製造方法および半導体装置の製造方法 |
JP2003128494A (ja) * | 2001-10-22 | 2003-05-08 | Sharp Corp | 半導体装置の製造方法及び半導体装置 |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4690326B2 (ja) * | 2003-09-25 | 2011-06-01 | フリースケール セミコンダクター インコーポレイテッド | テンプレート層構成 |
JP2007507109A (ja) * | 2003-09-25 | 2007-03-22 | フリースケール セミコンダクター インコーポレイテッド | テンプレート層構成 |
JP2007518264A (ja) * | 2004-01-16 | 2007-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いSiGeオン・インシュレータ(SGOI)ウェハを形成する方法。 |
JP4686480B2 (ja) * | 2004-01-16 | 2011-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いSiGeオン・インシュレータ(SGOI)ウェハを形成する方法。 |
WO2006033292A1 (ja) * | 2004-09-24 | 2006-03-30 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
US7550309B2 (en) | 2004-09-24 | 2009-06-23 | Shin-Etsu Handotai Co., Ltd. | Method for producing semiconductor wafer |
KR100783984B1 (ko) * | 2005-03-25 | 2007-12-11 | 가부시키가이샤 섬코 | 변형 Si-SOI 기판의 제조 방법 및 이 방법에 의해제조된 변형 Si-SOI 기판 |
US7679147B2 (en) | 2006-01-31 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device fabricated by selective epitaxial growth method |
US7446394B2 (en) | 2006-02-27 | 2008-11-04 | Fujitsu Limited | Semiconductor device fabricated by selective epitaxial growth method |
US8497191B2 (en) | 2006-02-27 | 2013-07-30 | Fujitsu Semiconductor Limited | Selective epitaxial growth method using halogen containing gate sidewall mask |
WO2011151968A1 (ja) * | 2010-06-01 | 2011-12-08 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
JP2011253906A (ja) * | 2010-06-01 | 2011-12-15 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
KR101521555B1 (ko) * | 2014-01-28 | 2015-05-19 | 한양대학교 산학협력단 | 게르마늄 응축 공정을 이용한 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 |
WO2015115769A1 (ko) * | 2014-01-28 | 2015-08-06 | 한양대학교 산학협력단 | 게르마늄 응축 공정을 이용한 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 |
CN106030760A (zh) * | 2014-01-28 | 2016-10-12 | 汉阳大学校产学协力团 | 利用锗凝缩工艺的基板制造方法及利用其的半导体元件的制造方法 |
US9825151B2 (en) | 2014-01-28 | 2017-11-21 | Iucf-Hyu | Method for preparing substrate using germanium condensation process and method for manufacturing semiconductor device using same |
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