JPH0745526A - 高耐圧半導体ウエハの製造方法 - Google Patents
高耐圧半導体ウエハの製造方法Info
- Publication number
- JPH0745526A JPH0745526A JP18947493A JP18947493A JPH0745526A JP H0745526 A JPH0745526 A JP H0745526A JP 18947493 A JP18947493 A JP 18947493A JP 18947493 A JP18947493 A JP 18947493A JP H0745526 A JPH0745526 A JP H0745526A
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- Japan
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- semiconductor wafer
- crystal
- mirror
- wafer
- same material
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Abstract
(57)【要約】
【目的】 本発明は半導体デバイスの耐圧落ちこぼれを
改善し得る高耐圧半導体ウエハの製造方法を提供する。 【構成】 半導体ウエハの表面を鏡面仕上げしてミラー
ウエハを形成し、その表面に半導体ウエハと同一の材料
の結晶を成長させるか、あるいは同一の材料の元素を打
ち込んで、半導体ウエハの表面に完全結晶表層部を形成
する。このようにして、結晶の完全性が高められると、
半導体デバイスの耐圧の落ちこぼれが改善される。
改善し得る高耐圧半導体ウエハの製造方法を提供する。 【構成】 半導体ウエハの表面を鏡面仕上げしてミラー
ウエハを形成し、その表面に半導体ウエハと同一の材料
の結晶を成長させるか、あるいは同一の材料の元素を打
ち込んで、半導体ウエハの表面に完全結晶表層部を形成
する。このようにして、結晶の完全性が高められると、
半導体デバイスの耐圧の落ちこぼれが改善される。
Description
【０００１】
【産業上の利用分野】本発明は半導体ウエハの結晶の完
全性を向上して半導体デバイスの耐圧の落ちこぼれを少
なくし得るようにした半導体ウエハの製造方法に関す
る。
全性を向上して半導体デバイスの耐圧の落ちこぼれを少
なくし得るようにした半導体ウエハの製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳＬＳＩのゲート酸化膜の耐圧を向
上させるには、ゲート部分の結晶の完全性を高める必要
がある。このために、特開平3-275586号公報に記載され
るように、シリコン単結晶を引き上げる際の結晶の引き
上げ速度を低速度とするようにした技術が開発されてい
る。
上させるには、ゲート部分の結晶の完全性を高める必要
がある。このために、特開平3-275586号公報に記載され
るように、シリコン単結晶を引き上げる際の結晶の引き
上げ速度を低速度とするようにした技術が開発されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、低速で
引き上げたシリコンの半導体ウエハを用いると、ＭＯＳ
のゲート耐圧は向上するが、単結晶の引き上げ速度が0.
３〜1.５ｍｍ/ ｍinであって、遅いために製造コストが
大幅に高くなる。しかも、低速で結晶を引き上げると、
汚染等のゲッタリング能力が小さく、ＭＯＳメモリのリ
フレッシュタイムが低下することになる。
引き上げたシリコンの半導体ウエハを用いると、ＭＯＳ
のゲート耐圧は向上するが、単結晶の引き上げ速度が0.
３〜1.５ｍｍ/ ｍinであって、遅いために製造コストが
大幅に高くなる。しかも、低速で結晶を引き上げると、
汚染等のゲッタリング能力が小さく、ＭＯＳメモリのリ
フレッシュタイムが低下することになる。
【０００４】そこで、ゲッタリング能力を小さくしない
ために結晶の引き上げ速度を低下させることなく、半導
体ウエハにデバイスとして使用される領域を、熱酸化膜
の部分をも含めて、低速で引き上げた結晶と同様の結晶
の完全性を高めるようにした高耐圧の半導体ウエハの製
造技術が望まれている。
ために結晶の引き上げ速度を低下させることなく、半導
体ウエハにデバイスとして使用される領域を、熱酸化膜
の部分をも含めて、低速で引き上げた結晶と同様の結晶
の完全性を高めるようにした高耐圧の半導体ウエハの製
造技術が望まれている。
【０００５】本発明の目的は、デバイスの耐圧の落ちこ
ぼれが少ない高耐圧の半導体ウエハの製造方法を提供す
ることにある。
ぼれが少ない高耐圧の半導体ウエハの製造方法を提供す
ることにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００８】すなわち、本発明にあっては、半導体ウエ
ハの表面を鏡面仕上げしてミラーウエハを形成し、その
表面に半導体ウエハと同一の材料の結晶を成長させる
か、あるいは同一の材料の元素を打ち込んで、半導体ウ
エハの表面に完全結晶表層部を形成する。
ハの表面を鏡面仕上げしてミラーウエハを形成し、その
表面に半導体ウエハと同一の材料の結晶を成長させる
か、あるいは同一の材料の元素を打ち込んで、半導体ウ
エハの表面に完全結晶表層部を形成する。
【０００９】
【作用】上記した手段によれば、半導体ウエハの表面の
デバイスとして使用される領域の部分の結晶を、低速で
単結晶の引き上げをおこなった場合と同様に完全性の高
い結晶とすることができ、製造コストを上昇させること
なく、ＭＯＳＬＳＩのゲート耐圧等のデバイスの耐圧の
落ちこぼれを改善することできる。
デバイスとして使用される領域の部分の結晶を、低速で
単結晶の引き上げをおこなった場合と同様に完全性の高
い結晶とすることができ、製造コストを上昇させること
なく、ＭＯＳＬＳＩのゲート耐圧等のデバイスの耐圧の
落ちこぼれを改善することできる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１１】（実施例１）図１（ａ）は本発明の高耐圧
半導体ウエハの製造方法の一実施例を示す工程図であ
り、まず、たとえばＣＺ法を用いてシリコン単結晶の引
き上げを行って円柱状の単結晶を成長させる。このとき
の引き上げ速度は、従来公知の通常の引き上げ速度に設
定される。
半導体ウエハの製造方法の一実施例を示す工程図であ
り、まず、たとえばＣＺ法を用いてシリコン単結晶の引
き上げを行って円柱状の単結晶を成長させる。このとき
の引き上げ速度は、従来公知の通常の引き上げ速度に設
定される。
【００１２】このようにして形成された円柱状のシリコ
ンインゴットから半導体ウエハを切り出し、必要に応じ
て面取りや、エッチングによる表面の清浄化等の加工を
行った後にポリシングによりウエハの表面を鏡面仕上げ
する。
ンインゴットから半導体ウエハを切り出し、必要に応じ
て面取りや、エッチングによる表面の清浄化等の加工を
行った後にポリシングによりウエハの表面を鏡面仕上げ
する。
【００１３】鏡面仕上げが完了した状態の半導体ウエハ
Ｗの一部分の断面を示すと、図２（ａ）のとおりであ
る。この図において、半導体ウエハＷの表面における結
晶の結合状態が丸を付して図示されており、符号Ａは図
３（ａ）に示すように、完全結合状態の結晶を示し、符
号Ｂは図３（ｂ）に示すように、不完全結合状態の結晶
を示す。
Ｗの一部分の断面を示すと、図２（ａ）のとおりであ
る。この図において、半導体ウエハＷの表面における結
晶の結合状態が丸を付して図示されており、符号Ａは図
３（ａ）に示すように、完全結合状態の結晶を示し、符
号Ｂは図３（ｂ）に示すように、不完全結合状態の結晶
を示す。
【００１４】次に、鏡面仕上げが完了した状態の半導体
ウエハＷの表面に、図２（ｂ）に示すように、この半導
体ウエハＷの材料と同一の材料であるＳi のエピタキシ
ャル層Ｅを２μｍ以下、好ましくは0.１μｍ以下の厚み
で形成する。このエピタキシャル層Ｅを形成するには、
気相成長法等の公知の技術が用いられる。
ウエハＷの表面に、図２（ｂ）に示すように、この半導
体ウエハＷの材料と同一の材料であるＳi のエピタキシ
ャル層Ｅを２μｍ以下、好ましくは0.１μｍ以下の厚み
で形成する。このエピタキシャル層Ｅを形成するには、
気相成長法等の公知の技術が用いられる。
【００１５】このように半導体ウエハＷの表面にエピタ
キシャル層Ｅを形成することにより、半導体ウエハＷの
表面には完全性の高い完全結晶表層部Ｆが形成される。
したがって、半導体ウエハＷの完全結晶表層部Ｆに酸化
膜を形成し、そこをゲート酸化膜の領域に使用すれば、
低速で単結晶の引き上げを行うことなく、ＭＯＳのゲー
ト耐圧の落ちこぼれが改善される。
キシャル層Ｅを形成することにより、半導体ウエハＷの
表面には完全性の高い完全結晶表層部Ｆが形成される。
したがって、半導体ウエハＷの完全結晶表層部Ｆに酸化
膜を形成し、そこをゲート酸化膜の領域に使用すれば、
低速で単結晶の引き上げを行うことなく、ＭＯＳのゲー
ト耐圧の落ちこぼれが改善される。
【００１６】実験結果では、ゲート耐圧２０Ｖ以上の収
得率が、従来結晶では５０〜６０％であったが、エピタ
キシャル層Ｅを形成して完全結晶表層部Ｆとすることに
より、収得率は７０〜８０％に改善された。
得率が、従来結晶では５０〜６０％であったが、エピタ
キシャル層Ｅを形成して完全結晶表層部Ｆとすることに
より、収得率は７０〜８０％に改善された。
【００１７】（実施例２）図１（ｂ）は本発明の高耐圧
半導体ウエハの製造方法の他の実施例を示す工程図であ
り、この場合には半導体ウエハＷの表面を鏡面仕上げし
た後に、半導体ウエハと同一の元素のＳi を、ベーキャ
ンシつまり不完全な共有結合の部分に打ち込むことによ
り、完全性の高い結晶の完全結晶表層部Ｆを形成する。
半導体ウエハの製造方法の他の実施例を示す工程図であ
り、この場合には半導体ウエハＷの表面を鏡面仕上げし
た後に、半導体ウエハと同一の元素のＳi を、ベーキャ
ンシつまり不完全な共有結合の部分に打ち込むことによ
り、完全性の高い結晶の完全結晶表層部Ｆを形成する。
【００１８】図４（ａ）は図２（ａ）と同様に鏡面仕上
げが完了した後の半導体ウエハＷを示す図であり、図４
（ｂ）に示すように、Ｓi を打ち込むことにより、不完
全結晶Ｂが完全結晶Ａに変化して、半導体ウエハＷの表
面に完全結晶表層部Ｆが形成された状態となる。
げが完了した後の半導体ウエハＷを示す図であり、図４
（ｂ）に示すように、Ｓi を打ち込むことにより、不完
全結晶Ｂが完全結晶Ａに変化して、半導体ウエハＷの表
面に完全結晶表層部Ｆが形成された状態となる。
【００１９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２０】たとえば、実施例ではＭＯＳのゲート耐圧
の落ちこぼれを改善するために本発明を適用した場合を
示すが、種々の半導体デバイスの耐圧の落ちこぼれを少
なくするために本発明を適用することは可能である。
の落ちこぼれを改善するために本発明を適用した場合を
示すが、種々の半導体デバイスの耐圧の落ちこぼれを少
なくするために本発明を適用することは可能である。
【００２１】以上の説明では主として本発明者によって
なされた発明をその利用分野であるシリコンウエハに適
用した場合について説明したが、これに限定されるもの
ではなく、たとえば、シリコンウエハ以外の半導体基板
についても適用できる。
なされた発明をその利用分野であるシリコンウエハに適
用した場合について説明したが、これに限定されるもの
ではなく、たとえば、シリコンウエハ以外の半導体基板
についても適用できる。
【００２２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００２３】(1).通常の引き上げ速度で引き上げた結晶
からなる半導体ウエハの表層部を完全性の高い結晶部と
したことから、デバイスの耐圧の落ちこぼれが少ない半
導体ウエハが得られる。
からなる半導体ウエハの表層部を完全性の高い結晶部と
したことから、デバイスの耐圧の落ちこぼれが少ない半
導体ウエハが得られる。
【００２４】(2).通常の引き上げ速度で引き上げた結晶
を用いることで、製造コストを上昇させることなく、耐
圧の落ちこぼれを改善することができる。
を用いることで、製造コストを上昇させることなく、耐
圧の落ちこぼれを改善することができる。
【図１】（ａ）は本発明の一実施例である高耐圧半導体
ウエハの製造方法を示す工程図、（ｂ）は他の実施例で
ある高耐圧半導体ウエハの製造方法を示す工程図であ
る。
ウエハの製造方法を示す工程図、（ｂ）は他の実施例で
ある高耐圧半導体ウエハの製造方法を示す工程図であ
る。
【図２】（ａ）は鏡面仕上げ後の半導体ウエハを示す断
面図、（ｂ）はエピタキシャル層を成長させて完全結晶
表層部を形成した後の半導体ウエハを示す断面図であ
る。
面図、（ｂ）はエピタキシャル層を成長させて完全結晶
表層部を形成した後の半導体ウエハを示す断面図であ
る。
【図３】（ａ）は完全結晶のシリコンの原子配列を示す
説明図、（ｂ）は不完全結晶のシリコンの原子配列を示
す説明図である。
説明図、（ｂ）は不完全結晶のシリコンの原子配列を示
す説明図である。
【図４】（ａ）は鏡面仕上げ後の半導体ウエハを示す断
面図、（ｂ）は元素の打ち込みにより完全結晶表層部を
形成した後の半導体ウエハを示す断面図である。
面図、（ｂ）は元素の打ち込みにより完全結晶表層部を
形成した後の半導体ウエハを示す断面図である。
Ｅ エピタキシャル層 Ｆ 完全結晶表層部 Ｗ 半導体ウエハ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北野 学 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項１】 半導体ウエハの表面を鏡面仕上げし、そ
の鏡面仕上げされた半導体ウエハの表面に当該半導体ウ
エハと同一の材料の結晶を成長させ、半導体ウエハの表
面に完全結晶表層部を形成するようにした高耐圧半導体
ウエハの製造方法。 - 【請求項２】 前記完全結晶表層部の厚みを２μｍ以下
に形成し、前記完全結晶表層部にゲート酸化膜を形成す
ることを特徴とする請求項１記載の高耐圧半導体ウエハ
の製造方法。 - 【請求項３】 半導体ウエハの表面を鏡面仕上げし、そ
の鏡面仕上げされた半導体ウエハの表面に当該半導体ウ
エハと同一の材料の元素を打ち込み、半導体ウエハの表
面に完全結晶表層部を形成するようにした高耐圧半導体
ウエハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947493A JPH0745526A (ja) | 1993-07-30 | 1993-07-30 | 高耐圧半導体ウエハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947493A JPH0745526A (ja) | 1993-07-30 | 1993-07-30 | 高耐圧半導体ウエハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745526A true JPH0745526A (ja) | 1995-02-14 |
Family
ID=16241869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18947493A Pending JPH0745526A (ja) | 1993-07-30 | 1993-07-30 | 高耐圧半導体ウエハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198157B1 (en) | 1997-02-26 | 2001-03-06 | Hitachi, Ltd. | Semiconductor device having buried boron and carbon regions |
| US8530355B2 (en) * | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
-
1993
- 1993-07-30 JP JP18947493A patent/JPH0745526A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198157B1 (en) | 1997-02-26 | 2001-03-06 | Hitachi, Ltd. | Semiconductor device having buried boron and carbon regions |
| US6635950B1 (en) | 1997-02-26 | 2003-10-21 | Hitachi, Ltd. | Semiconductor device having buried boron and carbon regions, and method of manufacture thereof |
| US8530355B2 (en) * | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| US9607986B2 (en) | 2005-12-23 | 2017-03-28 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
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