JP2003282885A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003282885A JP2002086999A JP2002086999A JP2003282885A JP 2003282885 A JP2003282885 A JP 2003282885A JP 2002086999 A JP2002086999 A JP 2002086999A JP 2002086999 A JP2002086999 A JP 2002086999A JP 2003282885 A JP2003282885 A JP 2003282885A
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裕 ▲高▼藤
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Abstract

(57)【要約】 【課題】 単結晶Ｓｉ薄膜を有する特性の安定した大型
かつ安価な半導体装置を提供する。 【解決手段】 絶縁基板１上に堆積されたＳｉＯ2膜２
上に、多結晶Ｓｉ薄膜４と単結晶Ｓｉ薄膜５とを形成す
る。非晶質Ｓｉ膜３を加熱結晶化し多結晶Ｓｉ層を成長
させて多結晶Ｓｉ薄膜４を形成する。ＳｉＯ2膜１１を
表面に有し、かつ水素イオン注入部１２を有する単結晶
Ｓｉ基板１０を、多結晶Ｓｉ薄膜４をエッチング除去し
た領域に貼り合わせ熱処理することにより、水素イオン
注入部１２を境に剥離することにより単結晶Ｓｉ薄膜５
を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、特に複数のＭＯＳからな
る集積回路を形成した半導体装置とその製造方法に関す
るものである。
【０００２】
【従来の技術】従来、ガラス基板上にａ−Ｓｉ（非晶質
Ｓｉ）やｐ−Ｓｉ（多結晶Ｓｉ）の薄膜トランジスタ
（Thin Film Transistor、以下、ＴＦＴと記す。）を形
成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う
いわゆるアクティブマトリクス駆動のためにＳｉによる
デバイスが形成されてきた。更に、アクティブマトリク
ス駆動から、周辺ドライバ、あるいは更に高い性能が要
求されるイメージプロセッサやタイミングコントローラ
等のシステム集積化のため、更に高性能なＳｉのデバイ
スを形成することが研究されてきた。これは、多結晶Ｓ
ｉでは結晶性の不完全性に起因するギャップ内の局在準
位や結晶粒界付近の欠陥やギャップ内の局在準位の存在
のため、移動度の低下やＳ係数(サブスレッショルド係
数)の増大により、高性能なＳｉのデバイスを形成する
にはトランジスタの性能が不充分であるという問題があ
るためである。
【０００３】更に高性能なＳｉのデバイスを形成するた
め、レーザー結晶化の他、例えば更に進歩したＳＬＳ(S
equential Lateral Solidification)等の結晶性改善の
ための技術が例えば米国公開特許第６３００１７５号に
開示されている。これは、ガラス基板の上にａ−Ｓｉ膜
を堆積しこれをいかに制御性良く結晶化するか、あるい
は単結晶に近づけるかということを目指しているもので
ある。
【０００４】一方、単結晶Ｓｉを絶縁基板上に貼り合わ
せ、これを薄膜化する技術が、特開平５−２１１１２８
号公報に開示されている。この技術によると、単結晶Ｓ
ｉ基板上に酸化膜を形成し、その上に単結晶Ｓｉ薄膜を
形成することができる。しかし、Ｓｉ以外の絶縁基板、
例えばガラス基板あるいは石英基板と接合しようとする
と、石英基板などの絶縁基板との熱膨張係数差により、
Ｓｉが剥がれたり破壊するという問題があった。
【０００５】この問題に対し、例えば、特開平１１−１
６３３６３号公報に、石英基板との熱膨張係数差による
加熱接合強度向上工程での破壊を防止するため、結晶化
ガラスの組成を変える方法が開示されている。
【０００６】
【発明が解決しようとする課題】ところが、上記特開平
１１−１６３３６３号公報による方法では、結晶化ガラ
スは一般にアルカリ原子を含み、特性の安定なトランジ
スタを得ることと相反する性質があるという問題があ
る。
【０００７】更に、上記以上の技術では、単結晶Ｓｉの
基板形状がＬＳＩ製造装置のウェハサイズである６、
８、１２インチの円板に限定されるため、接合する絶縁
基板が６、８、１２インチの円板に限られ、これにより
大型の液晶表示パネルや有機ＥＬパネルを製造すること
は不可能であり、また小型であっても製造コストが高く
なり実用化が困難であった。
【０００８】本発明は、上記の問題点を解決するために
なされたもので、その目的は、単結晶Ｓｉ薄膜を有する
特性の安定した大型かつ安価な基板である半導体装置を
提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、上記の課題を解決するために、絶縁基板上に多結晶
Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形
成されていることを特徴としている。
【００１０】上記の構成により、大型のガラス基板等の
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれ
ぞれ異なる領域に形成されている。高性能なデバイスを
形成する上で障碍となる、多結晶Ｓｉに特有の結晶性の
不完全性に起因するギャップ内の局在準位や結晶粒界付
近の欠陥やギャップ内の局在準位の存在による移動度の
低下やＳ係数(サブスレッショルド係数)の増加等の問題
は単結晶Ｓｉにより解消できる。従って、より高性能が
要求されるデバイス、例えばタイミングコントローラを
単結晶Ｓｉ薄膜の形成領域にて形成し、残りのデバイス
を多結晶Ｓｉ薄膜の形成領域にて形成することができ
る。
【００１１】すなわち、単結晶Ｓｉ薄膜のサイズが限ら
れていても、単結晶Ｓｉが必要となる高速性、消費電
力、バラツキが問われる高速のロジック、タイミングジ
ェネレータ、高速のＤＡＣ(電流バッファ)、等を形成す
るのに十分なサイズであればよい。従って、単結晶Ｓｉ
にてのみ実現可能な高性能・高機能の回路システムを基
板上に一体集積化できるので、例えば、高性能なシステ
ムを集積化した液晶パネルあるいは有機ＥＬパネル等の
表示装置用の半導体装置を、全てのデバイスを単結晶Ｓ
ｉにて形成する場合に比べて、非常に低コストにて製造
できる。
【００１２】また、単結晶Ｓｉの基板形状はＬＳＩ製造
装置のウェハサイズである６、８、１２インチの円板に
限定されるが、基板上には多結晶Ｓｉ薄膜も形成されて
いるので、例えば、大型の液晶表示パネルや有機ＥＬパ
ネルを製造することも可能になる。
【００１３】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記単結晶Ｓｉ
薄膜の前記絶縁基板への接合側表面が酸化されている
か、前記単結晶Ｓｉ薄膜の前記絶縁基板への接合側表面
にＳｉＯ2膜が堆積されていることを特徴としている。
【００１４】さらに、前記絶縁基板の単結晶Ｓｉ接合側
表面にもＳｉＯ2膜が堆積されていることを特徴として
いる。なお、単結晶Ｓｉの接合側表面のＳｉＯ2膜の膜
厚は１００ｎｍ以上、好ましくは５００ｎｍ以上であれ
ばよい。これにより、接合したＳｉ界面に働く応力によ
るＳｉ結晶の歪みに起因する移動度低下、あるいは界面
の欠陥やこれに伴う界面固定電荷、界面の局在準位によ
る閾値シフト、特性安定性低下等が、接合する単結晶Ｓ
ｉ薄膜が酸化層またはＳｉＯ2膜を介して絶縁基板と接
合することにより防止できる。
【００１５】また、これにより、特開平１１−１６３３
６３号公報に記載されるような石英基板との熱膨張係数
差による加熱接合強度向上工程での破壊を防止するため
組成を調節した結晶化ガラスを用いる必要が無くなる。
よって、結晶化ガラスのために生じていたアルカリ金属
による汚染の問題がなくなるので、熱膨張係数差による
加熱接合強度向上工程における破壊を防止することがで
きる。
【００１６】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記半導体装置
が、前記絶縁基板上に複数のＭＯＳＦＥＴからなる集積
回路を形成したアクティブマトリクス基板であることを
特徴としている。上記の構成により、さらに、半導体装
置が、前記絶縁基板上に複数のＭＯＳ（Metal Oxide Se
miconductor）ＦＥＴからなる集積回路を形成したアク
ティブマトリクス基板であるので、前記特徴を有するア
クティブマトリクス基板を得ることができる。
【００１７】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記絶縁基板
が、少なくとも単結晶Ｓｉの存在する領域の表面にＳｉ
Ｏ2膜が形成された高歪点ガラスからなることを特徴と
している。
【００１８】前記のように、組成を調節した結晶化ガラ
スを用いる必要が無くなるので、アクティブマトリクス
駆動による液晶表示パネル等に一般的に使用される高歪
点ガラスから絶縁基板がなることによって、低コストに
て半導体装置を製造できる。
【００１９】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記絶縁基板
が、表面にＳｉＯ2膜が形成されたバリウム-アルミノ硼
珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼
珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸
ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラスの
うち何れか１つからなることを特徴としている。
【００２０】上記の構成により、さらに、アクティブマ
トリクス駆動による液晶表示パネル等に一般的に使用さ
れる高歪点ガラスである上記記載のガラスから絶縁基板
がなるので、低コストにてアクティブマトリクス基板に
好適な半導体装置を製造できる。
【００２１】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記絶縁基板上
に形成されている前記単結晶Ｓｉ薄膜の領域と前記多結
晶Ｓｉ薄膜の領域とが、少なくとも０．３ミクロン以上
離れていることを特徴としている。
【００２２】上記の構成により、さらに、単結晶Ｓｉ薄
膜の領域と多結晶Ｓｉ薄膜の領域とが、少なくとも０．
３ミクロン以上離れているので、多結晶Ｓｉから単結晶
ＳｉにＮｉ、Ｐｔ、Ｓｎ、Ｐｄ等が拡散してくることを
防止し、半導体装置の特性の安定を図ることができる。
【００２３】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記異なる領域
にそれぞれ形成された同一導電型のトランジスタにおい
て、移動度、サブスレショルド係数、閾値のうち少なく
とも１つが、前記領域毎に異なることを特徴としてい
る。
【００２４】上記の構成により、さらに、異なる領域に
それぞれ形成された一導電型のトランジスタにおいて、
移動度、サブスレショルド係数、閾値のうち少なくとも
１つが異なるので、必要とする特性に合わせてトランジ
スタを適した領域に形成することができる。
【００２５】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記異なる領域
にそれぞれ形成された集積回路において、ゲート長、ゲ
ート酸化膜の膜厚、電源電圧、ロジックレベルのうち少
なくとも１つが、前記領域毎に異なることを特徴として
いる。
【００２６】上記の構成により、さらに、異なる領域に
それぞれ形成された集積回路において、ゲート長、ゲー
ト酸化膜の膜厚、電源電圧、ロジックレベルのうち少な
くとも１つ異なるので、必要とする構成および特性に合
わせて集積回路を適した領域に形成することができる。
【００２７】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記異なる領域
にそれぞれ形成された集積回路は、加工ルールが前記領
域毎に異なることを特徴としている。
【００２８】上記の構成により、さらに、異なる領域に
それぞれ形成された集積回路は加工ルールが異なるの
で、加工ルールに合わせて集積回路を適した領域に形成
することができる。
【００２９】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記単結晶Ｓｉ
薄膜の膜厚ｄが不純物Ｎｉで定まる最大空乏長Ｗｍに対
しバラツキのマージンを含めた小さい値、すなわち不純
物密度が実用的下限である１０15ｃｍ-3であってもｄの
上限である概ね６００ｎｍ以下であることを特徴として
いる。
【００３０】ここで、Ｗｍ＝〔４εsｋＴｌｎ（Ｎｉ／
ｎｉ）ｑ2Ｎｉ〕1/2であり、ｎｉは真性キャリア密度、
ｋはボルツマン定数、Ｔは絶対温度、εsはＳｉの誘電
率、ｑは電子電荷、Ｎｉは不純物密度である。
【００３１】上記の構成により、単結晶Ｓｉ薄膜の膜厚
が概ね６００ｎｍ以下であるので、半導体装置のＳ値が
小さくなり、またオフ電流が低下する。
【００３２】本発明に係る半導体装置は、上記の課題を
解決するために、上記の構成に加えて、前記単結晶Ｓｉ
薄膜の膜厚が１００ｎｍ以下であることを特徴としてい
る。
【００３３】上記の構成により、単結晶Ｓｉ薄膜の膜厚
が１００ｎｍ以下であるので、さらに、一層半導体装置
のＳ値が小さくなり、またオフ電流が低下する。
【００３４】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄
膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方
法において、絶縁基板表面にＳｉＯ2膜および非晶質Ｓ
ｉ膜を順次堆積する工程と、前記非晶質Ｓｉ膜を加熱結
晶化し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形
成する工程と、前記多結晶Ｓｉ層の所定の領域をエッチ
ング除去する工程と、予め表面を酸化あるいはＳｉＯ2
膜を堆積し、かつ所定の深さに所定の濃度の水素イオン
を注入した水素イオン注入部を有する単結晶Ｓｉ基板を
前記エッチング除去した領域の形状の一部または概ね全
領域を覆う所定の形状に切断する工程と、前記切断した
単結晶Ｓｉ基板を、水素イオンを注入した側の面を前記
エッチング除去した領域に密着させ貼合わせる工程と、
熱処理することにより、前記水素イオン注入部を境に剥
離し、単結晶Ｓｉ薄膜を形成する工程とを含むことを特
徴としている。
【００３５】上記の構成により、所定の深さに所定の濃
度の水素イオンを注入した単結晶Ｓｉ基板を加熱するこ
とにより、接合強度を高めることができるとともに、単
結晶Ｓｉ基板を水素イオン注入部を境に剥離することに
より単結晶Ｓｉ薄膜を得ることができる。よって、高性
能なデバイスを形成する上で障碍となる、多結晶Ｓｉに
特有の結晶性の不完全性に起因するギャップ内の局在準
位や結晶粒界付近の欠陥やギャップ内の局在準位の存在
のためによる移動度の低下やＳ係数の増加等の問題は、
単結晶Ｓｉにて解消できる。従って、絶縁基板上に単結
晶Ｓｉ薄膜と多結晶Ｓｉ薄膜とを形成でき、以降の工程
を共通の加工プロセスにて、より高性能が要求されるデ
バイスは単結晶Ｓｉにて形成し、残りのデバイスを多結
晶Ｓｉにて形成することができる。よって、高性能なシ
ステムを集積化した液晶パネルあるいは有機ＥＬパネル
等の表示装置等の半導体装置等を低コストにて製造でき
る。
【００３６】また、ＳｉＯ2膜を予め形成しこれを介し
てガラス基板等の絶縁基板に単結晶Ｓｉ基板を接合する
ので、接合したＳｉ界面に働く応力によるＳｉ結晶の歪
みに起因する移動度の低下、あるいは界面の欠陥やこれ
に伴う界面固定電荷、界面の局在準位による閾値シフ
ト、特性安定性低下等を防止できる。これにより、石英
基板との熱膨張係数差による加熱接合強度向上・剥離工
程にての破壊を防止するため組成を調節した結晶化ガラ
スを用いる必要が無くなり、高歪点ガラスを用いること
ができる。よって、結晶化ガラスによるアルカリ金属に
よる汚染の問題がなくなり、熱膨張係数差による加熱接
合強度向上・剥離工程にての破壊を防止する事ができ
る。
【００３７】更に、例えば、大面積の高歪点ガラス基板
上に多結晶Ｓｉ膜を形成し、適切なサイズに加工した単
結晶Ｓｉ基板を接合すべき領域を覆うように多結晶Ｓｉ
薄膜を予めエッチング除去し、この領域に単結晶Ｓｉ基
板を接合し、剥離により単結晶Ｓｉ薄膜とＳｉＯ2膜を
残し、それ以外の単結晶Ｓｉを剥離除去することにより
ガラス基板全体に亘り応力の偏りを無くすことができ
る。これにより、Ｓｉが剥がれたりクラックや破壊を生
じること無く、基板の一部の領域が単結晶Ｓｉ薄膜、残
りの領域部分が多結晶Ｓｉ薄膜からなる基板を得ること
ができる。
【００３８】また、単結晶Ｓｉ基板の形状はＬＳＩ製造
装置のウェハサイズである６、８、１２インチの円板に
限定されるが、絶縁基板上には多結晶Ｓｉ薄膜も形成さ
れているので、例えば、大型の液晶表示パネルや有機Ｅ
Ｌパネル等の半導体装置を製造できる。
【００３９】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄
膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方
法において、絶縁基板表面にＳｉＯ2膜および非晶質Ｓ
ｉ膜を順次堆積する工程と、前記非晶質Ｓｉ膜を加熱結
晶化し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形
成する工程と、所定の領域の前記多結晶Ｓｉ層をエッチ
ング除去するとともに、同じ領域の前記ＳｉＯ2膜の厚
さ方向における一部をエッチング除去する工程と、予め
表面を酸化あるいはＳｉＯ2膜を堆積し、かつ所定の深
さに所定の濃度の水素イオンを注入した水素イオン注入
部を有する単結晶Ｓｉ基板を前記エッチング除去した領
域の形状の一部または概ね全領域を覆う所定の形状に切
断する工程と、前記切断した単結晶Ｓｉ基板を、水素イ
オンを注入した側の面を前記エッチング除去した領域に
密着させ貼合わせる工程と、熱処理することにより、前
記水素イオン注入部を境に剥離し、単結晶Ｓｉ薄膜を形
成する工程を含むことを特徴としている。
【００４０】上記の構成により、前記製造方法の利点に
加えて、さらに、所定の領域の多結晶Ｓｉ層をエッチン
グ除去するとともに、同じ領域のＳｉＯ2膜の厚さ方向
における一部をエッチング除去するので、単結晶Ｓｉ基
板の貼付面側におけるＳｉＯ 2膜の厚さの影響がキャン
セルされ、絶縁基板上の単結晶Ｓｉ薄膜および多結晶Ｓ
ｉ薄膜の領域の高さが概ね同等である基板を得ることが
できる。その結果、島エッチングを含め以降のほとんど
の工程を同時に処理することが可能となる。また、これ
により、段差の小さいトランジスタあるいは回路が形成
される。よって、例えば液晶パネルの場合、セル厚制御
にて優位となる。
【００４１】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄
膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方
法において、絶縁基板表面にＳｉＯ2膜を堆積する工程
と、所定の領域の前記ＳｉＯ2膜の厚さ方向における一
部をエッチング除去する工程と、予め表面を酸化あるい
は酸化膜を堆積し、かつ所定の深さに所定の濃度の水素
イオンを注入した水素イオン注入部を有する単結晶Ｓｉ
基板を前記エッチング除去した領域の形状の一部または
概ね全領域を覆う所定の形状に切断する工程と、前記切
断した単結晶Ｓｉ基板を、水素イオンを注入した側の面
を前記エッチング除去した領域に密着させ貼合わせる工
程と、熱処理することにより、前記水素イオン注入部を
境に剥離し、単結晶Ｓｉ薄膜を形成する工程と、前記絶
縁基板上に第２のＳｉＯ2膜および非晶質Ｓｉ膜を順次
堆積する工程と、前記非晶質Ｓｉ膜を加熱結晶化し、多
結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程
とを含むことを特徴としている。
【００４２】上記の構成により、前記各製造方法と同様
の利点を得ることができる。
【００４３】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、３０
０℃以上６５０℃以下の１段階の温度ステップにより、
前記熱処理をすることを特徴としている。
【００４４】上記の構成により、さらに、１段階の温度
ステップにより熱処理をするので、１工程にて熱処理を
することができる。本発明に係る半導体装置の製造方法
は、上記の課題を解決するために、上記の構成に加え
て、３００℃以上６５０℃以下の多段階の温度ステップ
により、前記熱処理をすることを特徴としている。
【００４５】上記の構成により、さらに、多段階の温度
ステップにより熱処理をするので、単結晶Ｓｉの剥離に
よる剥がれを減少することができる。
【００４６】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
多結晶Ｓｉ層を成長させるときに、前記非晶質Ｓｉ膜に
Ｎｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なくとも１つを添加する
ことを特徴としている。
【００４７】上記の構成により、さらに、多結晶Ｓｉ層
を成長させるときに、非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓ
ｎ、Ｐｄの内少なくとも１つを添加し、その後加熱する
ことにより、多結晶Ｓｉ層の結晶成長を促進することが
できる。よって、多結晶Ｓｉ層の移動度を高くすること
ができ、駆動回路形成などにおいて有利になる。
【００４８】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、レー
ザー照射によって、前記単結晶Ｓｉ基板の水素イオン注
入領域の温度をＳｉから水素が離脱する温度以上に昇温
することにより、前記単結晶Ｓｉ基板を水素イオン注入
領域を境に剥離する工程を行うことを特徴としている。
【００４９】上記の構成により、さらに、レーザー照射
によって、単結晶Ｓｉ基板の水素イオン注入領域の温度
を昇温するので、狭い範囲の領域のみを昇温することが
でき、単結晶Ｓｉの損傷を抑えることがきる。
【００５０】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、概ね
７００℃以上のピーク温度を含むランプアニールを行
い、前記単結晶Ｓｉ基板を水素イオン注入領域を境に剥
離することを特徴としている。
【００５１】上記の構成により、さらに、概ね７００℃
以上のピーク温度を含む瞬間熱アニ−ル（Rapid Therma
l Anneal、以下ＲＴＡと記す。）であるランプアニール
を行い、単結晶Ｓｉ基板を水素イオン注入部を境に剥離
するので、更に接合強度が向上するとともに、剥離界面
及び単結晶Ｓｉ薄膜内部の水素イオン注入による損傷の
回復によりトランジスタの特性を向上できる。なお、ラ
ンプアニールのピーク温度は高いほどトランジスタの特
性は向上するが、基板の反りや伸縮が大きくなる。よっ
て、基板サイズや形成するデバイスの種類により適切な
温度と保持時間を選べばよい。
【００５２】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
単結晶Ｓｉ薄膜の最大寸法が１０ｃｍ以下であることを
特徴としている。
【００５３】上記の構成により、さらに、単結晶Ｓｉ薄
膜の最大寸法が１０ｃｍ以下であれば、石英基板より単
結晶Ｓｉとの熱膨張係数差の大きい、一般にアクティブ
マトリクス駆動による液晶表示パネル等に一般的に使用
される高歪点ガラスを用いても、クラック等の破壊やＳ
ｉの剥がれを防止できる。なお、単結晶Ｓｉ薄膜の最大
寸法とは、薄い厚みを有する単結晶Ｓｉ薄膜の表面形状
における各寸法中の最大の寸法を意味している。例え
ば、単結晶Ｓｉ薄膜が円盤形状であるときはその直径
を、単結晶Ｓｉ薄膜が薄い直方体である場合には上面四
角形状の対角線長さを意味している。
【００５４】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
単結晶Ｓｉ薄膜の最大寸法が５ｃｍ以下であることを特
徴としている。
【００５５】上記の構成により、さらに、単結晶Ｓｉ薄
膜の最大寸法が５ｃｍ以下であれば、石英基板より単結
晶Ｓｉとの熱膨張係数差の大きい、一般にアクティブマ
トリクス駆動による液晶表示パネル等に一般的に使用さ
れる高歪点ガラスを用いても、一層クラック等の破壊や
Ｓｉの剥がれを防止できる。
【００５６】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
絶縁基板上に前記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜
とが形成された後、等方性プラズマエッチングまたはウ
エットエッチングにより前記単結晶Ｓｉ薄膜表面の損傷
層をエッチング除去する工程と、前記多結晶Ｓｉ薄膜と
前記単結晶Ｓｉ薄膜を島状にエッチングパターン化する
工程と、前記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜上全
面に第１のＳｉＯ2膜を堆積後、異方性エッチングによ
り前記第１のＳｉＯ2膜の膜厚の一部を残し、あるいは
全部をエッチングバックする工程と、ゲート絶縁膜とし
ての第２のＳｉＯ2膜を堆積する工程とをさらに含むこ
とを特徴としている。
【００５７】上記の構成により、さらに、一般的なポリ
シリコンＴＦＴ形成工程が行われるので、従来の工程を
用いて前記特徴を有するＴＦＴを製造することができ
る。
【００５８】上記の製造方法においては、前記多結晶Ｓ
ｉ薄膜パターンと前記島状エッチ前の単結晶Ｓｉ薄膜パ
ターン間のスペースを前記第１のＳｉＯ2膜厚の２倍と
概ね等しくすることが好ましい。これにより、前記多結
晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜パターン間の谷状部に
酸化膜が残り、基板全体が平坦化される。
【００５９】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
絶縁基板上に形成した前記単結晶Ｓｉ薄膜と前記多結晶
Ｓｉ薄膜を島状にエッチングパターン化しＭＯＳトラン
ジスタを形成し、Ｎ型ＭＯＳトランジスタおよびＰ型Ｍ
ＯＳトランジスタのソースおよびドレイン領域の少なく
とも一部に概ね１０15/ｃｍ2以上５×１０15/ｃｍ2以下
のＰ+イオンを注入する工程とをさらに含むことを特徴
としている。
【００６０】上記の構成により、さらに、Ｎ型ＭＯＳト
ランジスタおよびＰ型ＭＯＳトランジスタのソース及び
ドレイン領域の少なくとも一部に概ね１０15/ｃｍ2以上
５×１０15/ｃｍ2以下のＰ+イオンを注入するので、そ
の後、ＲＴＡ、レーザー、炉等により加熱処理を行い、
多結晶Ｓｉ薄膜領域のみならず単結晶Ｓｉ薄膜領域も同
時に金属原子をゲッタリングすることにより更に特性バ
ラツキが小さく特性の安定なＴＦＴを得ることができ
る。
【００６１】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
単結晶Ｓｉ薄膜の膜厚が前記多結晶Ｓｉ薄膜の膜厚と概
ね等しいことを特徴としている。
【００６２】上記の構成により、さらに、単結晶Ｓｉ薄
膜の膜厚が多結晶Ｓｉ薄膜の膜厚と概ね等しいので、島
エッチングを含め以降の工程をほとんどの工程を同時に
処理することが可能となり、かつ段差の小さいトランジ
スタあるいは回路が形成できる。よって、例えば液晶パ
ネルの場合、セル厚制御にて優位となる。
【００６３】本発明に係る半導体装置の製造方法は、上
記の課題を解決するために、上記の構成に加えて、前記
ＳｉＯ2膜の膜厚が２００ｎｍ以上、望ましくは３００
ｎｍ以上であることを特徴としている。
【００６４】ＳｉＯ2膜の膜厚は厚い程、閾値のバラツ
キは減少するが、ＳｉＯ2膜形成工程の効率（酸化に要
する時間）や段差とのトレードオフにより、適切な値は
概ね２００ｎｍ〜４００ｎｍとなる。バラツキを重視す
る場合は概ね４００ｎｍ以上、段差や効率を重視する場
合は概ね２００ｎｍ〜４００ｎｍ、より望ましくは、２
５０ｎｍ〜３５０ｎｍが適切な値となる。ＳｉＯ2膜の
膜厚が厚いと、特に低電圧における動作の安定性が向上
する。これは接合した単結晶Ｓｉ基板とガラス基板等の
絶縁基板界面の汚染、あるいは格子の歪みや不完全性に
起因する固定電荷の影響が軽減されるためである。
【００６５】
【発明の実施の形態】（実施の形態１)本発明の一実施
例であるＴＦＴによるアクティブマトリクス基板２０に
ついて、図１（ｈ）に基づいて説明すれば、以下のとお
りである。
【００６６】半導体装置であるアクティブマトリクス基
板２０は、絶縁基板１、ＳｉＯ2（酸化シリコン）膜２
および１１、多結晶Ｓｉ薄膜４、単結晶Ｓｉ薄膜５、ゲ
ート酸化膜６、ゲート電極２１、層間絶縁膜２２、金属
配線２４により構成されている。
【００６７】絶縁基板１として高歪点ガラスであるコー
ニング社の＃１７３７ (アルカリ土類-アルミノ硼珪酸
ガラス) が用いられているが、高歪点ガラスであるバリ
ウム-アルミノ硼珪酸ガラス、アルカリ土類-アルミノ硼
珪酸ガラス、硼珪酸ガラス、アルカリ土類-亜鉛-鉛-ア
ルミノ硼珪酸ガラス、アルカリ土類-亜鉛-アルミノ硼珪
酸ガラス等であってもよい。
【００６８】絶縁基板１の表面上全面に膜厚約２００ｎ
ｍのＳｉＯ2膜２が形成されている。絶縁基板１の表面
上のＳｉＯ2膜２上に、膜厚約５０ｎｍの多結晶Ｓｉ薄
膜４が島状パターンの領域に形成されている。さらに、
多結晶Ｓｉ薄膜４の領域とは異なる領域において、絶縁
基板１の表面上のＳｉＯ2膜２上に、膜厚約２００ｎｍ
のＳｉＯ2膜１１、さらにその上に同形状の膜厚約５０
ｎｍの単結晶Ｓｉ薄膜５が、島状パターンの領域に形成
されている。多結晶Ｓｉ薄膜４の領域と単結晶Ｓｉ薄膜
５の領域とは、少なくとも０．３ミクロン、好ましくは
０．５ミクロン以上離れている。このことにより、後述
する多結晶Ｓｉ薄膜４の製造工程にて用いられるＮｉ、
Ｐｔ、Ｓｎ、Ｐｄ等の金属原子が、単結晶Ｓｉ領域に拡
散するのを防止し、特性の安定化が図れる。
【００６９】ＳｉＯ2膜２、多結晶Ｓｉ薄膜４および単
結晶Ｓｉ薄膜５の全面上に亘って、膜厚約６０ｎｍのゲ
ート酸化膜６が形成されている。
【００７０】多結晶Ｓｉ薄膜４および単結晶Ｓｉ薄膜５
における各島状パターンの領域上面のゲート酸化膜６に
は、多結晶Ｓｉ、シリサイド、あるいはポリサイド等か
ら成るゲート電極２１が形成されている。
【００７１】さらに、ゲート電極２１が形成されたゲー
ト酸化膜６の全面上に渡って、ＳｉＯ2からなる層間絶
縁膜２２が形成されている。ただし、層間絶縁膜２２は
開口としてのコンタクトホール２３（図１（ｇ）参照）
を有しており、この開口にはＡｌＳｉ等の金属からなる
金属配線２４が形成されている。金属配線２４は、多結
晶Ｓｉ薄膜４および単結晶Ｓｉ薄膜５における各島状の
領域の上面から形成されている。
【００７２】更に、アクティブマトリクス基板２０は、
さらに、液晶表示用に、ＳｉＮｘ（窒化シリコン）、樹
脂平坦化膜 、ビアホール、透明電極が形成されてお
り、多結晶Ｓｉ薄膜領域にてドライバおよび表示部用の
ＴＦＴが形成され、単結晶Ｓｉ薄膜領域にてドライバに
よる駆動の各タイミングを制御するタイミングコントロ
ーラが形成されている。
【００７３】従来の多結晶シリコン領域に形成したＴＦ
Ｔは移動度が約１００ｃｍ2/V・sec（Ｎチャネル）であ
ったのに対し、この液晶表示用アクティブマトリクス基
板２０においては、単結晶Ｓｉ領域に形成したＴＦＴは
約５００ｃｍ2/V・sec（Ｎチャネル）の移動度を得た。
【００７４】この液晶表示用アクティブマトリクス基板
２０にて、ドライバはもとより多結晶Ｓｉ薄膜４の領域
に形成されているデバイスが７〜８Ｖの信号と電源電圧
を要するのに対し、単結晶Ｓｉ薄膜５の領域に形成され
ているデバイスであるタイミングコントローラは３．３
Ｖにて安定に動作した。
【００７５】なお、単結晶Ｓｉ薄膜５の膜厚を増加させ
ると、５０ｎｍ〜１００ｎｍでは大きな変化はないが、
３００ｎｍ〜６００ｎｍに増加させるとチャネル部が完
全に空乏化しなくなるため、次第にＴＦＴのＳ値(サブ
スレッショルド係数が大きくなり、またオフ電流の増加
が著しくなった。従って、チャネル部のドーピング密度
に依存するが、バラツキに対する余裕を考慮し、単結晶
Ｓｉ薄膜５の膜厚は約５００ｎｍ以下、望ましくは１０
０ｎｍ以下にする必要がある。
【００７６】また、この液晶表示用アクティブマトリク
ス基板２０においては、トランジスタが多結晶Ｓｉ薄膜
４の領域と単結晶Ｓｉ薄膜５の領域とに形成されること
により、それぞれの領域に形成された同一導電型のトラ
ンジスタにおいて、移動度、サブスレショルド係数、閾
値のうち少なくとも１つが、領域毎に異なっている。よ
って、必要とする特性に合わせてトランジスタを適した
領域に形成することができる。
【００７７】この液晶表示用アクティブマトリクス基板
２０においては、集積回路が多結晶Ｓｉ薄膜４の領域と
単結晶Ｓｉ薄膜５の領域とに形成されることにより、そ
れぞれの領域に形成された集積回路において、ゲート
長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルの
うち少なくとも１つが、領域毎に異なっている。よっ
て、必要とする構成および特性に合わせて集積回路を適
した領域に形成することができる。
【００７８】この液晶表示用アクティブマトリクス基板
２０においては、集積回路が多結晶Ｓｉ薄膜４の領域と
単結晶Ｓｉ薄膜５の領域とに形成されることにより、そ
れぞれの領域に形成された集積回路は、領域毎に異なる
加工ルールを適用することができる。これは、例えば特
に短チャネル長の場合、単結晶部分では、結晶粒界がな
いため、ＴＦＴ特性のバラツキが殆ど増加しないのに対
し、多結晶部分では、結晶粒界の影響でバラツキが急速
に増加するため、加工ルールを各々の部分で変える必要
があるからである。よって、加工ルールに合わせて集積
回路を適した領域に形成することができる。
【００７９】なお、本発明では得られる単結晶Ｓｉ領域
のサイズがＬＳＩ製造装置のウェハサイズによるため限
られるが、単結晶Ｓｉ領域が必要となる高速性、消費電
力、バラツキが問われる高速のロジック、タイミングジ
ェネレータ、高速のＤＡＣ(電流バッファ)、等を形成す
るには十分なサイズである。
【００８０】以上に説明したアクティブマトリクス基板
２０の製造方法について図１（ａ）〜図１（ｈ）に基づ
いて説明すれば、以下のとおりである。
【００８１】先ず、絶縁基板１として高歪点ガラスであ
るコーニング社の＃１７３７ (アルカリ土類−アルミノ
硼珪酸ガラス) を用い、その表面上全面にＳｉＨ4（シ
ラン）とＮ2Ｏ（亜酸化窒素）との混合ガスを用いプラ
ズマ化学気相成長（ChemicalVapor Deposition、以下、
ＣＶＤと記す。）により、図１（ａ）に示すように、膜
厚約２００ｎｍのＳｉＯ2膜２を堆積する。さらに、そ
の表面上全面にＳｉＨ4ガスを用いプラズマＣＶＤによ
り、図１（ａ）に示すように、膜厚約５０ｎｍの非晶質
Ｓｉ膜３を堆積する。
【００８２】前記非晶質Ｓｉ膜３にエキシマレーザーを
照射加熱して結晶化し、多結晶Ｓｉ層を成長させ、多結
晶Ｓｉ薄膜４を形成する。なお、非晶質Ｓｉ膜３への加
熱は、エキシマレーザーによる照射加熱に限らず、例え
ば、他のレーザーによる照射加熱であっても、炉を用い
る加熱であってもよい。また、結晶の成長を促進させる
ために、非晶質Ｓｉ膜３にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内
少なくとも１つを添加してもよい。
【００８３】多結晶Ｓｉ薄膜４の所定の領域を、図１
（ｂ）に示すように、エッチング除去する。
【００８４】次に、予め表面を酸化あるいは酸化膜（Ｓ
ｉＯ2膜）を積層することにより膜厚約２００ｎｍのＳ
ｉＯ2膜１１が形成され、１０16／ｃｍ2以上、ここでは
５×１０16／ｃｍ2 のドーズ量の水素イオンを所定のエ
ネルギーにて注入された水素イオン注入領域１２を有す
る硼素が３×１０15ｃｍ-3ドープされた単結晶Ｓｉ基板
１０を用意する。この単結晶Ｓｉ基板１０を、多結晶Ｓ
ｉ薄膜４をエッチングにより除去した所定の領域の形状
より少なくとも０．３ミクロン、好ましくは０．５ミク
ロン以上小さい形状にダイシングなどによって切断す
る。
【００８５】多結晶Ｓｉ薄膜４が形成された基板および
単結晶Ｓｉ基板１０の両基板をＳＣ−１洗浄した後、図
１（ｃ）に示すように、切断した単結晶Ｓｉ基板１０の
前記水素イオン注入領域１２に近い側の表面を前記エッ
チング除去した領域に密着させ貼り合わせる。ＳＣ−１
洗浄とは、一般にＲＣＡ洗浄と呼ばれる洗浄法の一つで
あって、アンモニアと過酸化水素と純水からなる洗浄液
を用いる。
【００８６】その後、３００℃〜６００℃、ここでは約
５５０℃の温度で熱処理し、レーザー照射または約７０
０℃以上のピーク温度を含むランプアニールによって、
単結晶Ｓｉ基板１０の水素イオン注入部１２の温度をＳ
ｉから水素が離脱する温度以上に昇温することにより、
単結晶Ｓｉ基板１０を、水素イオン注入領域１２を境に
剥離する。
【００８７】剥離されて絶縁基板１上に残った単結晶Ｓ
ｉ基板表面の損傷層を、等方性プラズマエッチングまた
はウエットエッチング、ここではバッファフッ酸による
等方性プラズマエッチングにて約１０ｎｍライトエッチ
することにより除去する。これにより、図１（ｄ）に示
すように、絶縁基板１上にそれぞれ膜厚約５０ｎｍの多
結晶Ｓｉ薄膜４と単結晶Ｓｉ薄膜５とを得る。なお、単
結晶Ｓｉ基板１０を室温にて接合後、３００〜３５０℃
で約３０分熱処理した後、約５５０℃にて熱処理し剥離
すると剥離に伴う剥がれが減少した。
【００８８】その後、約８００℃にて１分間ランプアニ
ールを行う。次に、デバイスの活性領域となる部分を残
し、不要なＳｉ薄膜４、５をエッチングにより除去し
て、図１（ｅ）に示すように、島状のパターンを得る。
【００８９】次に、ＴＥＯＳ（Tetra Ethoxy Silane、
すなわちＳｉ（ＯＣ2Ｈ5）4）とＯ3（オゾン）との混合
ガスを用いプラズマＣＶＤにより、膜厚約３５０ｎｍの
ＳｉＯ2膜を堆積し、これを異方性エッチングであるＲ
ＩＥにて約４００ｎｍエッチバックした後、ゲート酸化
膜６としてＳｉＨ4とＮ2Ｏとの混合ガスを用いプラズマ
ＣＶＤにて、図１（ｆ）に示すように、膜厚約６０ｎｍ
の第２のＳｉＯ2膜６を形成する。
【００９０】このとき、前記第１のＳｉＯ2膜パターン
と前記単結晶Ｓｉ薄膜パターン間のスペースを前記第１
のＳｉＯ2膜厚の２倍と概ね等しくすることにより、前
記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜パターン間の谷
状部に酸化膜が残り、基板全体が平坦化される。
【００９１】以降は、通常のよく知られたｐ−Ｓｉ（多
結晶シリコン）形ＴＦＴマトリクス基板の形成プロセス
と同様のプロセスにより形成すればよい。すなわち、図
１（ｇ）に示すように、多結晶Ｓｉ、シリサイド、ある
いはポリサイド等から成るゲート電極２１を形成した
後、Ｐ+およびＢ+をイオン注入し、ＳｉＯ2 膜（層間絶
縁膜)２２を堆積し、コンタクトホール２３を開口す
る。その後、コンタクトホール２３に、図１（ｈ）に示
すように、金属（ＡｌＳｉ）配線２４を形成する。
【００９２】なお、絶縁基板１上に形成した単結晶Ｓｉ
薄膜５と多結晶Ｓｉ薄膜４を島状にエッチングパターン
化しＭＯＳトランジスタを形成し、Ｎ型ＭＯＳトランジ
スタおよびＰ型ＭＯＳトランジスタのソース及びドレイ
ン領域の少なくとも一部に約１０15/ｃｍ2以上のＰ+イ
オンを注入する。これにより、その後、ＲＴＡ、レーザ
ー、炉等により加熱処理を行い、多結晶Ｓｉ薄膜４領域
のみならず単結晶Ｓｉ薄膜５領域も同時に金属原子をゲ
ッタリングすることにより特性バラツキが小さく特性の
安定なＴＦＴを得ることができる。
【００９３】液晶表示用に更に、ＳｉＮｘ（窒化シリコ
ン）、樹脂平坦化膜 、ビアホール、透明電極を順次形
成し、多結晶Ｓｉ薄膜４領域にてドライバおよび表示部
用のＴＦＴを形成し、タイミングコントローラを単結晶
Ｓｉ薄膜４領域にて形成する。
【００９４】また、本実施の形態において、水素イオン
の注入エネルギーを大きくして水素原子のピーク位置を
深くし単結晶Ｓｉ薄膜５の膜厚を厚くすると５０ｎｍ〜
１００ｎｍでは大きな変化はないが、３００ｎｍ〜６０
０ｎｍに増加すると次第にＴＦＴのＳ値が大きくなり、
またオフ電流の低下が著しくなった。従って、単結晶Ｓ
ｉ薄膜５の膜厚は、不純物のドーピング密度にも依存す
るが、概ね６００ｎｍ以下、望ましくは約５００ｎｍ以
下、より望ましくは１００ｎｍ以下にする必要がある。
【００９５】(実施の形態２)本発明の他の実施例である
ＴＦＴによるアクティブマトリクス基板３０について、
図２（ｈ）に基づいて説明すれば、以下のとおりであ
る。なお、実施の形態１におけるアクティブマトリクス
基板２０と同じ部材については説明を省略する。
【００９６】半導体装置であるアクティブマトリクス基
板３０は、絶縁基板１、ＳｉＯ2（酸化シリコン）膜３
２および１１、第２のＳｉＯ2膜３５、多結晶Ｓｉ薄膜
３７、単結晶Ｓｉ薄膜３４、ゲート酸化膜３８、ゲート
電極２１、層間絶縁膜２２、金属配線２４により構成さ
れている。絶縁基板１として高歪点ガラスであるコーニ
ング社の＃１７３７ (アルカリ土類−アルミノ硼珪酸ガ
ラス) が用いられている。絶縁基板１の表面上全面に膜
厚約３５０ｎｍのＳｉＯ2膜３２が形成されている。
【００９７】絶縁基板１の表面上のＳｉＯ2膜３２上に
は、膜厚約１００ｎｍの第２のＳｉＯ2膜３５と膜厚約
５０ｎｍの多結晶Ｓｉ薄膜３７とが島状パターンの領域
に積層して形成されている。
【００９８】さらに、多結晶Ｓｉ薄膜３７の領域とは異
なる領域において、絶縁基板１の表面上のＳｉＯ2膜３
２には約１５０ｎｍの深さを有する凹部３３（図２
（ａ）参照）が形成されている。この凹部３３の底面上
に、膜厚約２００ｎｍのＳｉＯ2膜１１、さらにその上
に同形状の膜厚約５０ｎｍの単結晶Ｓｉ薄膜３４が、島
状パターンの領域に形成されている。多結晶Ｓｉ薄膜３
７の領域と単結晶Ｓｉ薄膜３４の領域とは、少なくとも
０．３ミクロン、好ましくは０．５ミクロン以上離れて
いる。このことにより、単結晶Ｓｉ領域にＮｉ、Ｐｔ、
Ｓｎ、Ｐｄ等の金属原子が拡散するのを防止し、特性の
安定化が図れる。
【００９９】ＳｉＯ2膜３２、多結晶Ｓｉ薄膜３７およ
び単結晶Ｓｉ薄膜３４の全面上に亘って、膜厚約６０ｎ
ｍのゲート酸化膜３６が形成されている。多結晶Ｓｉ薄
膜３７および単結晶Ｓｉ薄膜３４における各島状の領域
の上面には、多結晶Ｓｉ、シリサイド、あるいはポリサ
イド等から成るゲート電極２１が形成されている。
【０１００】さらに、アクティブマトリクス基板３０と
同様に、層間絶縁膜２２、コンタクトホール２３（図２
（ｇ）参照）、金属配線２４が形成されている。また、
更に同様に、アクティブマトリクス基板３０は、液晶表
示用に、ＳｉＮｘ（窒化シリコン）、樹脂平坦化膜 、
ビアホール、透明電極が形成されており、多結晶Ｓｉ領
域にてドライバおよび表示部用のＴＦＴが形成され、単
結晶Ｓｉ領域にてタイミングコントローラが形成されて
いる。
【０１０１】従来の多結晶シリコン領域に形成したＮチ
ャネルＴＦＴは移動度が約１００ｃｍ2/V・sec であった
のに対し、この液晶表示用アクティブマトリクス基板３
０においては、単結晶Ｓｉ領域に形成したＮチャネルＴ
ＦＴは約５００ｃｍ2/V・secの移動度を得た。
【０１０２】この液晶表示用アクティブマトリクス基板
３０にて、ドライバはもとより多結晶Ｓｉ薄膜３７の領
域に形成されているデバイスが７〜８Ｖの信号と電源電
圧を要するのに対し、単結晶Ｓｉ薄膜３４の領域に形成
されているデバイスであるタイミングコントローラは
３．３Ｖにて安定に動作した。
【０１０３】以上に説明したアクティブマトリクス基板
２０の製造方法について図２（ａ）〜図２（ｈ）に基づ
いて説明すれば、以下のとおりである。絶縁基板１とし
てコーニング社の＃１７３７ (アルカリ土類-アルミノ
硼珪酸ガラス) を用い、その表面上全面にＳｉＨ4とＮ2
Ｏとの混合ガスを用いて、プラズマＣＶＤにより膜厚約
３５０ｎｍのＳｉＯ2 層３２を堆積する。図２（ａ）に
示すように、前記ＳｉＯ2層３２の所定の領域を約１５
０ｎｍエッチングし、凹部３３を形成する。
【０１０４】次に、予め表面を酸化あるいは酸化膜を堆
積することにより、膜厚約２００ｎｍのＳｉＯ2膜１１
が形成され、５×１０16/cm2 のドーズ量の水素イオン
を所定のエネルギーにて注入した水素イオン注入部１２
を有する単結晶Ｓｉ基板１０を用意する。前記凹部３３
を形成した領域と同じ形状より０．５ミクロン小さい形
状に切断する。
【０１０５】前記凹部３３を形成した絶縁基板１および
切断した単結晶Ｓｉ基板１０の両基板をＳＣ−１洗浄し
た後、図２（ｂ）に示すように、前記水素イオン注入側
表面を前記エッチング除去した領域に密着させ貼合わせ
る。
【０１０６】その後、３００℃〜６００℃、ここでは約
５５０℃の温度で熱処理し、レーザー照射または約７０
０℃以上のピーク温度を含むランプアニールによって、
単結晶Ｓｉ基板１０の水素イオン注入部１２の温度をＳ
ｉから水素が離脱する温度以上に昇温することにより、
単結晶Ｓｉ基板１０を、水素イオン注入部１２を境に剥
離する。
【０１０７】剥離されて絶縁基板１上に残った単結晶Ｓ
ｉ基板表面の損傷層を、等方性プラズマエッチングまた
はウエットエッチング、ここではバッファフッ酸による
ウエットエッチングにて約１０ｎｍライトエッチするこ
とにより除去する。これにより、図２（ｃ）に示すよう
に、絶縁基板１上に膜厚約５０ｎｍの単結晶Ｓｉ薄膜３
４を得る。
【０１０８】その後、絶縁基板１の上全面にＳｉＨ4と
Ｎ2Ｏとの混合ガスを用いてプラズマＣＶＤにより、図
２（ｄ）に示すように、膜厚約１００ｎｍの第２のＳｉ
Ｏ2膜３５を堆積する。さらに、その表面上全面にＳｉ
Ｈ4ガスを用いてプラズマＣＶＤにより、図２（ｄ）に
示すように、膜厚約５０ｎｍの非晶質Ｓｉ膜３６を堆積
する。
【０１０９】非晶質Ｓｉ膜３６にエキシマレーザーを照
射加熱して結晶化し、多結晶Ｓｉ層を成長させて多結晶
Ｓｉ薄膜３７を形成するとともに、接合強度向上を図っ
ている。
【０１１０】次に、多結晶Ｓｉ薄膜３７の不要部分と第
２のＳｉＯ2膜３５の少なくとも単結晶Ｓｉ薄膜３４上
の部分とを、エッチングにより除去する。更に、次に、
デバイスの活性領域となる部分を残し、不要なＳｉ膜を
エッチングにより除去し、図２（ｅ）に示すように、島
状のパターンを得る。
【０１１１】次に、ＴＥＯＳと酸素との混合ガスを用い
て、プラズマＣＶＤにより膜厚約３５０ｎｍのＳｉＯ2
膜を堆積し、これを異方性エッチングであるＲＩＥにて
約４００ｎｍエッチバックした後、ゲート酸化膜３８と
してＳｉＨ4とＮ2Ｏとの混合ガスを用いてプラズマＣＶ
Ｄにより、図２（ｆ）に示すように、膜厚約６０ｎｍの
ＳｉＯ2膜３８を形成する。ここで、前記第１のＳｉＯ2
薄膜パターンと前記単結晶Ｓｉ薄膜パターン間のスペー
スを前記第１のＳｉＯ2膜厚の２倍と概ね等しくするこ
とにより、前記多結晶Ｓｉ薄膜と前記島状エッチ前の単
結晶Ｓｉ薄膜パターン間の谷状部に酸化膜が残り、基板
全体が平坦化される。
【０１１２】以降は、実施の形態１と同様であるので省
略する。
【０１１３】(実施の形態３)本発明の他の実施例である
ＴＦＴによるアクティブマトリクス基板について説明す
れば、実施の形態１におけるアクティブマトリクス基板
２０と断面構造は同じであるので、相違点のみ説明す
る。
【０１１４】本実施の形態の多結晶Ｓｉ薄膜４３（図３
（ｄ）参照）は、結晶成長方向の揃った多結晶Ｓｉ、い
わゆる連続結晶粒界Ｓｉ(Continuous Grain Silicon)
によって形成されている。
【０１１５】従来の連続結晶粒界Ｓｉ領域に形成したＮ
チャネルＴＦＴは移動度が約２００ｃｍ2/V・sec であっ
たのに対し、この液晶表示用アクティブマトリクス基板
においては、単結晶Ｓｉ領域に形成したＮチャネルＴＦ
Ｔは約５００ｃｍ2/V・secの移動度を得た。
【０１１６】この液晶表示用アクティブマトリクス基板
にて、ドライバはもとより多結晶Ｓｉ薄膜４３の領域に
形成されているデバイスが７〜８Ｖの信号と電源電圧を
要するのに対し、単結晶Ｓｉ薄膜５の領域に形成されて
いるデバイスであるタイミングコントローラは３．３Ｖ
にて安定に動作した。
【０１１７】以上に説明したアクティブマトリクス基板
の製造方法について図３（ａ）〜図３（ｄ）に基づいて
説明すれば、以下のとおりである。本発明の第３の実施
例では、実施例１と同様に、先ず、絶縁基板１としてコ
ーニング社の＃１７３７ (アルカリ土類-アルミノ硼珪
酸ガラス) を用い、その表面上全面にＳｉＨ4とＮ2Ｏ混
合ガスを用いてプラズマＣＶＤにより約２００ｎｍのＳ
ｉＯ2膜２を堆積する。その表面上全面にＳｉＨ4ガスを
用いてプラズマＣＶＤにより、約５０ｎｍの非晶質Ｓｉ
膜３を堆積する。さらに、図３（ａ）に示すように、そ
の表面上全面にＳｉＨ4とＮ2Ｏ混合ガスを用いてプラズ
マＣＶＤにより約２００ｎｍの第２のＳｉＯ2膜４１を
堆積する。
【０１１８】上層の第２のＳｉＯ2膜４１における所定
の領域にエッチングにより開口部を形成した後、前記開
口部における非晶質Ｓｉ膜３の表面の親水性をコントロ
ールするために、図３（ｂ）に示すように、非晶質Ｓｉ
膜３の表面に薄いＳｉＯ2膜４２を形成し、その上に酢
酸Ｎｉ水溶液をスピンコートする。
【０１１９】次に、６００ ℃の温度にて約１２時間固
相成長を行い、結晶成長方向の揃った結晶成長を促進さ
せた多結晶Ｓｉ、いわゆる連続結晶粒界Ｓｉ (Continuo
us Grain Silicon) を成長させて多結晶Ｓｉ薄膜４３を
形成させる。さらに、多結晶Ｓｉ薄膜４３上の第２のＳ
ｉＯ2膜４１および４２を除去する。その後、多結晶Ｓ
ｉ薄膜４３の所定の領域をエッチングして除去する。
【０１２０】次に、予め表面を酸化あるいは酸化膜を積
層することにより、約２００ｎｍのＳｉＯ2膜１１が形
成され、５×１０16/cm2のドーズ量の水素イオンを所定
のエネルギーにて注入された水素イオン注入部１２を有
する単結晶Ｓｉ基板１０を用意する。この単結晶Ｓｉ基
板１０を、多結晶Ｓｉ薄膜４３をエッチングして除去し
た所定の領域の形状より少なくとも０．３ミクロン、好
ましくは０．５ミクロン小さい形状に切断する。
【０１２１】前記多結晶Ｓｉ薄膜４３が形成された基板
及び単結晶Ｓｉ基板１０の両基板をＳＣ−１洗浄した
後、図３（ｃ）に示すように、単結晶Ｓｉ基板１０の水
素イオン注入領域１２に近い側の表面を前記エッチング
除去した領域に密着させ貼合わせる。この時、多結晶Ｓ
ｉ薄膜４３と単結晶Ｓｉ基板１０の間は少なくとも０．
３ミクロン、好ましくは０．５ミクロン以上離れてい
る。このことにより、後述する多結晶Ｓｉ薄膜４の製造
工程にて用いられるＮｉ、Ｐｔ、Ｓｎ、Ｐｄ等の金属原
子が、単結晶Ｓｉ領域に拡散するのを防止し、特性の安
定化が図れる。
【０１２２】その後、３００℃〜６００℃、ここでは約
５５０℃の温度で熱処理し、レーザー照射または約７０
０℃以上のピーク温度を含むランプアニールによって、
単結晶Ｓｉ基板１０の水素イオン注入部１２の温度をＳ
ｉから水素が離脱する温度以上に昇温することにより、
単結晶Ｓｉ基板１０を、水素イオン注入部１２を境に剥
離する。
【０１２３】剥離されて絶縁基板１上に残った単結晶Ｓ
ｉ基板１０表面の損傷層を、等方性プラズマエッチング
またはウエットエッチング、ここではバッファフッ酸に
よるウエットエッチングにて約１０ｎｍライトエッチす
ることにより除去する。これにより、図３（ｄ）に示す
ように、絶縁基板１上にそれぞれ約５０ｎｍの膜厚の多
結晶Ｓｉ薄膜４３と単結晶Ｓｉ薄膜５とが得られる。
【０１２４】次に、多結晶Ｓｉ薄膜４３上の不要部分と
第２のＳｉＯ2膜の少なくとも単結晶Ｓｉ薄膜５上の部
分をエッチングにより除去する。更に、多結晶Ｓｉ薄膜
４３と単結晶Ｓｉ薄膜５との不要部を所定のデバイス形
状に合わせて、島状にエッチングして除去する。次に、
デバイスの活性領域となる部分を残し、不要なＳｉ膜を
エッチングして除去し島状のパターンを得る。
【０１２５】次に、ＴＥＯＳと酸素との混合ガスを用い
てプラズマＣＶＤにより膜厚約３５０ｎｍのＳｉＯ2膜
を堆積し、これを異方性エッチングであるＲＩＥで約４
００ｎｍエッチバックした後、ゲート酸化膜としてＳｉ
Ｈ4とＮ2Ｏとの混合ガスを用いてプラズマＣＶＤにより
膜厚約６０ｎｍのＳｉＯ2膜（図示せず）を形成する。
ここで、前記第１のＳｉＯ2薄膜パターンと前記単結晶
Ｓｉ薄膜パターン間のスペースを前記第１のＳｉＯ2膜
厚の２倍と概ね等しくすることにより、前記多結晶Ｓｉ
薄膜と前記単結晶Ｓｉ薄膜パターン間の谷状部に酸化膜
が残り、基板全体が平坦化される。
【０１２６】次に、デバイスの活性領域近傍のＳｉＯ2
膜に開口部を形成し、ＳｉＯ2膜をマスクに結晶成長を
促進するために添加したＮｉのゲッタリングのため、高
濃度のＰ+イオンを注入し（１５ｋeV, ５×１０15／ｃ
ｍ2）、ＲＴＡにて約８００℃の温度にて１分間の熱処
理を行う。単結晶Ｓｉ中にＮｉ原子が拡散しないように
物理的にスペースをとってはいるが、ごく微量のＮｉ原
子が、プロセス中に混入する可能性があり、単結晶Ｓｉ
の活性領域も前記ゲッタリングを行うのが望ましいが、
スペースを優先する場合は、設計上の選択肢としてゲッ
タリングを省略してもよい。
【０１２７】以降の工程は、実施の形態１と同様である
ので省略する。
【０１２８】(実施の形態４)本発明の他の実施例である
ＴＦＴによるアクティブマトリクス基板５０は、実施の
形態１におけるアクティブマトリクス基板２０とほぼ同
様であるので、相違点のみ説明する。
【０１２９】アクティブマトリクス基板２０におけるＳ
ｉＯ2膜２の膜厚が約２００ｎｍであるのに対して、本
実施の形態におけるアクティブマトリクス基板５０のＳ
ｉＯ 2膜５２の膜厚は約３５０ｎｍであり、さらに深さ
約１５０ｎｍの凹部５５（図４（ｂ）参照）が形成され
ている。
【０１３０】また、アクティブマトリクス基板２０にお
けるＳｉＯ2膜１１の膜厚が約２００ｎｍであるのに対
して、本実施の形態におけるアクティブマトリクス基板
５０のＳｉＯ2膜６１の膜厚は約４００ｎｍである。
【０１３１】従来の多結晶シリコン領域に形成したＮチ
ャネルＴＦＴは移動度が約１００ｃｍ2/V・sec であった
のに対し、この液晶表示用アクティブマトリクス基板５
０においては、単結晶Ｓｉ領域に形成したＮチャネルＴ
ＦＴは約５００ｃｍ2/V・secの移動度を得た。
【０１３２】この液晶表示用アクティブマトリクス基板
５０にて、ドライバはもとより多結晶Ｓｉ薄膜５４の領
域に形成されているデバイスが７〜８Ｖの信号と電源電
圧を要するのに対し、単結晶Ｓｉ薄膜５５の領域に形成
されているデバイスであるタイミングコントローラは
３．３Ｖにて安定に動作した。
【０１３３】また、本実施例では、約４００ｎｍのＳｉ
Ｏ2膜６１が形成された単結晶Ｓｉ基板６０を用いた
が、得られたＴＦＴの閾値のバラツキは約２００ｎｍの
ＳｉＯ 2膜１１が形成された単結晶Ｓｉ基板１０を用い
た実施の形態１の場合における０．３Ｖ（±σ）に比較
し、約１／２の０．１５Ｖ（±σ）となり、特に低電圧
における動作の安定性が向上した。これは接合した単結
晶Ｓｉ基板とガラス基板界面の汚染、あるいは格子の歪
みや不完全性に起因する固定電荷の影響が軽減されるた
めである。前記ＳｉＯ2膜６１の膜圧は厚い程、閾値の
バラツキは減少するが、ＳｉＯ2膜の形成工程の効率
（酸化に要する時間）や段差とのトレードオフにより、
適切な値は概ね２００ｎｍ 〜４００ｎｍとなる。バラ
ツキを重視する場合は概ね４００ｎｍ、段差や効率を重
視する場合は概ね２００ｎｍが適切な値となる。
【０１３４】勿論、段差が問題にならない場合は、概ね
４００ｎｍ以上のほうが望ましいことは言うまでもな
い。
【０１３５】以上に説明したアクティブマトリクス基板
５０の製造方法について図４（ａ）〜図４（ｈ）に基づ
いて説明すれば、以下のとおりである。絶縁基板１とし
てコーニング社の＃１７３７ (アルカリ土類-アルミノ
硼珪酸ガラス) を用い、その表面上全面にＳｉＨ4とＮ2
Ｏ混合ガスを用いてプラズマＣＶＤにより、膜厚約３５
０ｎｍのＳｉＯ2膜５２を堆積する。さらに、図４
（ａ）に示すように、その表面上全面にＳｉＨ4ガスを
用いてプラズマＣＶＤにより、膜厚約５０ｎｍの非晶質
Ｓｉ膜５３を堆積する。
【０１３６】非晶質Ｓｉ膜５３にエキシマレーザーを照
射加熱して結晶化し、多結晶Ｓｉ層を成長させ、多結晶
Ｓｉ薄膜５４を形成する。
【０１３７】所定の領域の多結晶Ｓｉ薄膜５４とＳｉＯ
2膜５２の一部を約１５０ｎｍエッチングにより除去し
て、図４（ｂ）に示すように、深さ約２００ｎｍ凹部５
５を形成する。
【０１３８】次に、予め表面を酸化あるいは酸化膜を積
層することにより約４００ｎｍのＳｉＯ2膜６１が形成
され、５×１０16/cm2 のドーズ量の水素イオンを所定
のエネルギーにて注入された水素イオン注入部６２を有
する単結晶Ｓｉ基板６０を用意する。
【０１３９】単結晶Ｓｉ基板６０を、凹部５５の形状よ
り０．５ミクロン小さい形状に分断する。
【０１４０】多結晶Ｓｉ薄膜５４が形成された基板１及
び単結晶Ｓｉ基板６０の両基板をＳＣ−１洗浄した後、
図４（ｃ）に示すように、単結晶Ｓｉ基板６０の水素イ
オン注入部６２に近い側の表面を凹部５５の底面に密着
させ貼合わせる。
【０１４１】その後、３００℃〜６５０℃、ここでは約
５５０℃の温度で熱処理し、レーザー照射または約７０
０℃以上のピーク温度を含むランプアニールによって、
単結晶Ｓｉ基板６０の水素イオン注入領域６２の温度を
Ｓｉから水素が離脱する温度以上に昇温することによ
り、単結晶Ｓｉ基板６０を、水素イオン注入部６２を境
に剥離する。
【０１４２】剥離されて絶縁基板１上に残った単結晶Ｓ
ｉ基板１０表面の損傷層を、等方性プラズマエッチング
またはウエットエッチング、ここではバッファフッ酸に
よるウエットエッチングにて約１０ｎｍライトエッチす
ることにより除去する。
【０１４３】これにより、図４（ｄ）に示すように絶縁
基板１上にそれぞれ約５０ｎｍの膜厚の多結晶Ｓｉ薄膜
５４と単結晶Ｓｉ薄膜５５とを得ることができる。
【０１４４】その後、温度約８００℃にて１分間のラン
プアニールを行う。次に、デバイスの活性領域となる部
分を残し、不要なＳｉ薄膜５４、５５をエッチングして
除去し、図４（ｅ）に示すように、島状のパターンを得
る。
【０１４５】次に、ＴＥＯＳと酸素との混合ガスを用い
てプラズマＣＶＤにより膜厚約３５０ｎｍの第１のＳｉ
Ｏ2膜を堆積し、これを異方性エッチングであるＲＩＥ
にて約４００ｎｍエッチバックした後、ゲート酸化膜と
してＳｉＨ4とＮ2Ｏとの混合ガスを用いてプラズマＣＶ
Ｄにより、図４（ｆ）に示すように膜厚約６０ｎｍのＳ
ｉＯ2膜５６を形成する。
【０１４６】以降の工程は、実施の形態１と同じ工程に
より、ＴＦＴを形成する。
【０１４７】(実施の形態５)本発明の他の実施例である
ＴＦＴによるアクティブマトリクス基板について説明す
れば、実施の形態４におけるアクティブマトリクス基板
と構造は同じであり、製造方法の一部のみ異なるので、
相違点のみ説明する。
【０１４８】実施の形態４においては、５×１０16/cm2
のドーズ量の水素イオンを所定のエネルギーにて注入
された単結晶Ｓｉ基板６０が用意されていた。一方、本
実施の形態においては、３×１０16/cm2 のドーズ量の
水素イオンを所定のエネルギーにて注入された単結晶Ｓ
ｉ基板が用意されている。
【０１４９】また、実施の形態４においては、水素イオ
ン注入部６２を境に単結晶Ｓｉが剥離し、単結晶Ｓｉ薄
膜５５が得られる前に、約５５０℃の温度において熱処
理されていた。一方、本実施の形態においては、多結晶
Ｓｉ層形成時における概ね６０〜８０％のエネルギーに
てエキシマレーザーのパルスを照射し、多結晶Ｓｉ層成
長時と同様に、全面を照射することにより加熱してい
る。
【０１５０】従来の多結晶シリコン領域に形成したＮチ
ャネルＴＦＴは移動度が約１００ｃｍ2/V・sec であった
のに対し、この液晶表示用アクティブマトリクス基板に
おいては、単結晶Ｓｉ領域に形成したＮチャネルＴＦＴ
は約６００ｃｍ2/V・secの移動度を得た。なお、実施の
形態４の液晶表示用アクティブマトリクス基板において
は、従来の単結晶シリコン領域に形成したＴＦＴは移動
度が約５００ｃｍ2/V・sec であった。この相違は、本実
施の形態にて得られた単結晶Ｓｉ薄膜が、水素イオン注
入量を減じられているため、水素イオン注入に伴う単結
晶Ｓｉの損傷を減らす事ができ、ＴＦＴ特性が改善した
ためである。
【０１５１】また、この液晶表示用アクティブマトリク
ス基板にて、ドライバはもとより多結晶Ｓｉ薄膜の領域
に形成されているデバイスが７〜８Ｖの信号と電源電圧
を要するのに対し、単結晶Ｓｉ薄膜の領域に形成されて
いるデバイスであるタイミングコントローラは３．３Ｖ
にて安定に動作した。
【０１５２】(実施の形態６)本発明の他の実施例である
ＴＦＴによるアクティブマトリクス基板について説明す
れば、実施の形態１におけるアクティブマトリクス基板
と構造は同じであるので、説明は省略する。
【０１５３】本実施例において、多結晶Ｓｉ領域及び単
結晶Ｓｉ領域に形成するＴＦＴのゲート長をそれぞれ５
ミクロン、０．８ミクロン、ゲート酸化膜厚をそれぞれ
８０ｎｍ、５０ｎｍとし、電源電圧をそれぞれ８Ｖ、３
Ｖにて動作させたところ、安定に動作した。
【０１５４】一方、多結晶Ｓｉ領域にて、ゲート長が
０．８ミクロンのＴＦＴを形成し、３Ｖにて動作させた
ところ、ＴＦＴの特性がばらつきソース〜ドレイン間の
耐圧が不足して使用不可能なものが多数あった。
【０１５５】また、多結晶Ｓｉ領域にて、ゲート長が
１．５ミクロンのＴＦＴを形成し、３Ｖにて動作させた
ところ、閾値電圧およびそのバラツキが大きく実用上問
題があった。
【０１５６】なお、本発明は上述した各実施形態に限定
されるものではなく、請求項に示した範囲で種々の変更
が可能であり、異なる実施の形態にそれぞれ開示された
技術的手段を適宜組み合わせて得られる実施形態につい
ても本発明の技術範囲に含まれる。
【０１５７】また、本発明の実施の形態は本内容に限ら
れるものではなく、例えば、多結晶Ｓｉ形成法、あるい
は層間絶縁膜の材料、膜厚等についても他の同分野の技
術者が知り得る手段によっても実現できる事は言うまで
もない。また、材料についても、一般に同じ目的で用い
られるものであれば異なる材料であっても同様の効果が
得られる事は言うまでもない。
【０１５８】
【発明の効果】本発明に係る半導体装置は、以上のよう
に、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが
それぞれ異なる領域に形成されている構成である。それ
ゆえ、より高性能が要求されるデバイス、例えばタイミ
ングコントローラを単結晶Ｓｉ薄膜の形成領域にて形成
し、残りのデバイスを多結晶Ｓｉ薄膜の形成領域にて形
成することができる。
【０１５９】すなわち、例えば、高性能なシステムを集
積化した液晶パネルあるいは有機ＥＬパネル等の表示装
置用の半導体装置を、全てのデバイスを単結晶Ｓｉにて
形成する場合に比べて、非常に低コストにて製造でき
る。
【０１６０】また、基板上には多結晶Ｓｉ薄膜も形成さ
れているので、例えば、大型の液晶表示パネルや有機Ｅ
Ｌパネルを製造することができるという効果を奏する。
【０１６１】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記単結晶Ｓｉ薄膜の前記絶
縁基板への接合側表面が酸化されているか、前記単結晶
Ｓｉ薄膜の前記絶縁基板への接合側表面にＳｉＯ2膜が
堆積されている構成である。
【０１６２】それゆえ、さらに、接合したＳｉ界面に働
く応力によるＳｉ結晶の歪みに起因する移動度低下、あ
るいは界面の欠陥やこれに伴う界面固定電荷、界面の局
在準位による閾値シフト、特性安定性低下等を防止でき
る。
【０１６３】また、低コストの一般的なアクティブマト
リクス用高歪み点ガラスを使用しても、熱膨張係数差に
よる加熱接合強度向上工程における破壊を防止すること
ができるという効果を奏する。
【０１６４】このため、絶縁基板に結晶化ガラスを用い
るために生じていたアルカリ金属による汚染の問題がな
くなり、かつ低コスト化できるという効果を奏する。
【０１６５】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記半導体装置が、前記絶縁
基板上に複数のＭＯＳＦＥＴからなる集積回路を形成し
たアクティブマトリクス基板である構成である。
【０１６６】それゆえ、さらに、前記特徴を有するアク
ティブマトリクス基板を得ることができるという効果を
奏する。
【０１６７】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記絶縁基板が、少なくとも
単結晶Ｓｉの存在する領域の表面にＳｉＯ2層が形成さ
れた高歪点ガラス、例えば、バリウム−アルミノ硼珪酸
ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸
ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラ
ス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラスのうち
何れか１つからなる構成である。
【０１６８】上記の構成により、さらに、低コストにて
半導体装置を製造することができるという効果を奏す
る。
【０１６９】本発明に係る半導体装置は、以上のよう
に、前記絶縁基板上に形成されている前記単結晶Ｓｉ薄
膜の領域と前記多結晶Ｓｉ薄膜の領域とが、少なくとも
０．３ミクロン以上離れている構成である。
【０１７０】それゆえ、さらに、多結晶Ｓｉから単結晶
ＳｉにＮｉ、Ｐｔ、Ｓｎ、Ｐｄ等が拡散してくることを
防止し、半導体装置の特性の安定を図ることができると
いう効果を奏する。
【０１７１】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記異なる領域にそれぞれ形
成された同一導電型のトランジスタにおいて、移動度、
サブスレショルド係数、閾値のうち少なくとも１つが、
前記領域毎に異なる構成である。
【０１７２】それゆえ、さらに、必要とする特性に合わ
せてトランジスタを適した領域に形成することができる
という効果を奏する。
【０１７３】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記異なる領域にそれぞれ形
成された集積回路において、ゲート長、ゲート酸化膜の
膜厚、電源電圧、ロジックレベルのうち少なくとも１つ
が、前記領域毎に異なる構成である。
【０１７４】それゆえ、さらに、必要とする構成および
特性に合わせて集積回路を適した領域に形成することが
できるという効果を奏する。
【０１７５】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記異なる領域にそれぞれ形
成された集積回路は、加工ルールが前記領域毎に異なる
構成である。
【０１７６】それゆえ、さらに、加工ルールに合わせて
集積回路を適した領域に形成することができるという効
果を奏する。
【０１７７】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記単結晶Ｓｉ薄膜の膜厚が
概ね６００ｎｍ以下である構成である。
【０１７８】それゆえ、半導体装置のＳ値が小さくな
り、またオフ電流が低下するという効果を奏する。
【０１７９】本発明に係る半導体装置は、以上のよう
に、上記の構成に加えて、前記単結晶Ｓｉ薄膜の膜厚が
１００ｎｍ以下である構成である。それゆえ、さらに、
一層半導体装置のＳ値が小さくなり、またオフ電流が低
下するという効果を奏する。
【０１８０】本発明に係る半導体装置の製造方法は、以
上のように、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ
薄膜とが形成された半導体装置の製造方法において、絶
縁基板表面にＳｉＯ2膜および非晶質Ｓｉ膜を順次堆積
する工程と、前記非晶質Ｓｉ膜を加熱結晶化し、多結晶
Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、
前記多結晶Ｓｉ層の所定の領域をエッチング除去する工
程と、予め表面を酸化あるいはＳｉＯ2膜を堆積し、か
つ所定の深さに所定の濃度の水素イオンを注入した水素
イオン注入部を有する単結晶Ｓｉ基板を前記エッチング
除去した領域の形状の一部または概ね全領域を覆う所定
の形状に切断する工程と、前記切断した単結晶Ｓｉ基板
を、水素イオンを注入した側の面を前記エッチング除去
した領域に密着させ貼合わせる工程と、熱処理すること
により、前記水素イオン注入部を境に剥離し、単結晶Ｓ
ｉ薄膜を形成する工程とを含む構成である。
【０１８１】それゆえ、予め水素イオンが注入される部
分である水素イオン注入部を有する単結晶Ｓｉ基板を加
熱することにより、接合強度を高めることができるとと
もに、単結晶Ｓｉ基板を水素イオン注入部を境に剥離す
ることにより単結晶Ｓｉ薄膜を得ることができる。よっ
て、高性能なデバイスを形成する上で障碍となる、多結
晶Ｓｉに特有の結晶性の不完全性に起因するギャップ内
の局在準位や結晶粒界付近の欠陥やギャップ内の局在準
位の存在のためによる移動度の低下やＳ係数の増加等の
問題は、単結晶Ｓｉにて解消できる。従って、絶縁基板
上に単結晶Ｓｉ薄膜と多結晶Ｓｉ薄膜とを形成でき、以
降の工程を共通の加工プロセスにて、より高性能が要求
されるデバイスは単結晶Ｓｉにて形成し、残りのデバイ
スを多結晶Ｓｉにて形成することができる。よって、高
性能なシステムを集積化した液晶パネルあるいは有機Ｅ
Ｌパネル等の表示装置等の半導体装置等を低コストにて
製造できる。
【０１８２】また、酸化層またはＳｉＯ2膜を予め形成
しこれを介してガラス基板等の絶縁基板に単結晶Ｓｉ基
板を接合するので、接合したＳｉ界面に働く応力による
Ｓｉ結晶の歪みに起因する移動度の低下、あるいは界面
の欠陥やこれに伴う界面固定電荷、界面の局在準位によ
る閾値シフト、特性安定性低下等を防止できる。これに
より石英基板との熱膨張係数差による加熱接合強度向上
工程にての破壊を防止するため組成を調節した結晶化ガ
ラスを用いる必要が無くなり、高歪点ガラスを用いるこ
とができる。よって、結晶化ガラスによるアルカリ金属
による汚染の問題がなくなり、熱膨張係数差による加熱
接合強度向上工程にての破壊を防止することができる。
【０１８３】更に、例えば、大面積の高歪点ガラス基板
上に多結晶Ｓｉ膜を形成し、適切なサイズに加工した単
結晶Ｓｉ基板を接合すべき領域を覆うように多結晶Ｓｉ
薄膜を予めエッチング除去し、この領域に予め表面を酸
化あるいはＳｉＯ2膜を積層し、かつ水素イオン注入部
を有する単結晶Ｓｉ基板を前記エッチング除去した領域
の形状の一部または概ね全領域を覆う所定の形状に切断
した単結晶Ｓｉ基板を、前記水素イオン注入部に近い側
の面を前記エッチング除去した領域に密着させ接合し、
熱処理することで、前記単結晶Ｓｉ基板を水素イオン注
入部を境に剥離することにより、単結晶Ｓｉ薄膜とＳｉ
Ｏ2膜を残し、それ以外の単結晶Ｓｉを剥離除去するこ
とによりガラス基板全体に亘り応力の偏りを無くすこと
ができる。これにより、Ｓｉが剥がれたりクラックや破
壊を生じること無く、基板の一部の領域が単結晶Ｓｉ薄
膜、残りの領域部分が多結晶Ｓｉ薄膜からなる基板を得
ることができる。
【０１８４】また、絶縁基板上には多結晶Ｓｉ薄膜も形
成されているので、例えば、大型の液晶表示パネルや有
機ＥＬパネル等の半導体装置を製造することができると
いう効果を奏する。
【０１８５】本発明に係る半導体装置の製造方法は、以
上のように、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ
薄膜とが形成された半導体装置の製造方法において、絶
縁基板表面にＳｉＯ2膜および非晶質Ｓｉ膜を順次堆積
する工程と、前記非晶質Ｓｉ膜を加熱結晶化し、多結晶
Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、
所定の領域の前記多結晶Ｓｉ層をエッチング除去すると
ともに、同じ領域の前記ＳｉＯ2膜の厚さ方向における
一部をエッチング除去する工程と、予め表面を酸化ある
いはＳｉＯ2膜を堆積し、かつ所定の深さに所定の濃度
の水素イオンを注入した水素イオン注入部を有する単結
晶Ｓｉ基板を前記エッチング除去した領域の形状の一部
または概ね全領域を覆う所定の形状に切断する工程と、
前記切断した単結晶Ｓｉ基板を、水素イオンを注入した
側の面を前記エッチング除去した領域に密着させ貼合わ
せる工程と、熱処理することにより、前記水素イオン注
入部を境に剥離し、単結晶Ｓｉ薄膜を形成する工程を含
む構成である。
【０１８６】それゆえ、さらに、絶縁基板上の単結晶Ｓ
ｉ薄膜および多結晶Ｓｉ薄膜の領域の高さが概ね同等で
ある基板を得ることができる。その結果、島エッチング
を含め以降のほとんどの工程を同時に処理することが可
能となる。また、これにより、段差の小さいトランジス
タあるいは回路が形成される。よって、例えば液晶パネ
ルの場合、セル厚制御にて優位となることができるとい
う効果を奏する。
【０１８７】本発明に係る半導体装置の製造方法は、以
上のように、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ
薄膜とが形成された半導体装置の製造方法において、絶
縁基板表面にＳｉＯ2膜を堆積する工程と、所定の領域
の前記ＳｉＯ2膜の厚さ方向における一部をエッチング
除去する工程と、予め表面を酸化あるいは酸化膜を堆積
し、かつ所定の深さに所定の濃度の水素イオンを注入し
た水素イオン注入部を有する単結晶Ｓｉ基板を前記エッ
チング除去した領域の形状の一部または概ね全領域を覆
う所定の形状に切断する工程と、前記切断した単結晶Ｓ
ｉ基板を、水素イオンを注入した側の面を前記エッチン
グ除去した領域に密着させ貼合わせる工程と、熱処理す
ることにより、前記水素イオン注入部を境に剥離し、単
結晶Ｓｉ薄膜を形成する工程と、前記絶縁基板上に第２
のＳｉＯ2膜および非晶質Ｓｉ膜を順次堆積する工程
と、前記非晶質Ｓｉ膜を加熱結晶化し、多結晶Ｓｉ層を
成長させ、多結晶Ｓｉ薄膜を形成する工程とを含む構成
である。
【０１８８】それゆえ、前記製造方法と同様の利点を得
ることができるという効果を奏する。
【０１８９】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、３００℃以上６５０
℃以下の１段階の温度ステップにより、前記熱処理をす
る構成である。それゆえ、さらに、１工程にて熱処理を
することができるという効果を奏する。
【０１９０】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、３００℃以上６５０
℃以下の多段階の温度ステップにより、前記熱処理をす
る構成である。
【０１９１】それゆえ、さらに、単結晶Ｓｉの剥がれを
減少することができるという効果を奏する。
【０１９２】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、前記多結晶Ｓｉ層を
成長させるときに、前記非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓ
ｎ、Ｐｄの内少なくとも１つを添加する構成である。
【０１９３】それゆえ、さらに、添加後加熱することに
より、多結晶Ｓｉ層の結晶成長を促進することができ
る。よって、多結晶Ｓｉ層の移動度が高くすることがで
き、駆動回路形成などにおいて有利になることができる
という効果を奏する。
【０１９４】本発明に係る半導体装置の製造方法は、上
記の構成に加えて、レーザー照射によって、前記単結晶
Ｓｉ基板の水素イオン注入部の温度をＳｉから水素が離
脱する温度以上に昇温することにより、前記単結晶Ｓｉ
基板を水素イオン注入部を境に剥離する工程を行う構成
である。
【０１９５】それゆえ、さらに、狭い範囲の領域のみを
昇温することができ、単結晶Ｓｉの損傷を抑えることが
できるという効果を奏する。
【０１９６】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、概ね７００℃以上の
ピーク温度を含むランプアニールを行い、前記単結晶Ｓ
ｉ基板を水素イオン注入部を境に剥離する構成である。
【０１９７】それゆえ、さらに接合強度が向上するとと
もに、剥離界面及び単結晶Ｓｉ薄膜内部の水素イオン注
入による損傷の回復によりトランジスタの特性を向上す
ることができるという効果を奏する。
【０１９８】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、前記単結晶Ｓｉ薄膜
の最大寸法が１０ｃｍ以下である構成である。
【０１９９】それゆえ、さらに、石英基板より単結晶Ｓ
ｉとの熱膨張係数差の大きい、一般にアクティブマトリ
クス駆動による液晶表示パネル等に一般的に使用される
高歪点ガラスを用いても、クラック等の破壊やＳｉの剥
がれを防止することができるという効果を奏する。
【０２００】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、前記単結晶Ｓｉ薄膜
の最大寸法が５ｃｍ以下である構成である。
【０２０１】それゆえ、さらに、石英基板より単結晶Ｓ
ｉとの熱膨張係数差の大きい、アクティブマトリクス駆
動による液晶表示パネル等に一般的に使用される高歪点
ガラスを用いても、一層クラック等の破壊やＳｉの剥が
れを防止することができるという効果を奏する。
【０２０２】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、前記絶縁基板上に前
記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜とが形成された
後、等方性プラズマエッチングまたはウエットエッチン
グにより前記単結晶Ｓｉ薄膜表面の損傷層をエッチング
除去する工程と、前記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ
薄膜を島状にエッチングパターン化する工程と、前記多
結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜上全面に第１のＳｉ
Ｏ2膜を堆積後、異方性エッチングにより前記第１のＳ
ｉＯ2膜の膜厚の一部を残して、あるいは全部をエッチ
ングバックする工程と、ゲート絶縁膜としての第２のＳ
ｉＯ2膜を堆積する工程とをさらに含む構成である。
【０２０３】それゆえ、さらに、従来の工程を用いて上
記特徴を有するＴＦＴを製造することができるという効
果を奏する。
【０２０４】上記の製造方法においては、前記多結晶Ｓ
ｉ薄膜パターンと前記島状エッチ前の単結晶Ｓｉ薄膜パ
ターン間のスペースを前記第１のＳｉＯ2膜厚の２倍と
概ね等しくする。これにより、前記多結晶Ｓｉ薄膜と前
記単結晶Ｓｉ薄膜パターン間の谷状部に酸化膜が残り、
基板全体が平坦化される。
【０２０５】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、前記絶縁基板上に形
成した前記単結晶Ｓｉ薄膜と前記多結晶Ｓｉ薄膜を島状
にエッチングパターン化しＭＯＳトランジスタを形成
し、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジ
スタのソースおよびドレイン領域の少なくとも一部に概
ね１０15/ｃｍ2以上５×１０15/ｃｍ2以下のＰ+イオン
を注入する工程とをさらに含む構成である。
【０２０６】それゆえ、さらに、その後加熱処理を行
い、多結晶Ｓｉ薄膜領域のみならず単結晶Ｓｉ薄膜領域
も同時に金属原子をゲッタリングすることにより更に特
性バラツキが小さく特性の安定なＴＦＴを得ることがで
きるという効果を奏する。本発明に係る半導体装置の製
造方法は、以上のように、上記の構成に加えて、前記単
結晶Ｓｉ薄膜の膜厚が前記多結晶Ｓｉ薄膜の膜厚と概ね
等しいことを特徴としている。
【０２０７】上記の構成により、さらに、島エッチング
を含め以降の工程をほとんどの工程を同時に処理するこ
とが可能となり、かつ段差の小さいトランジスタあるい
は回路が形成できる。よって、例えば液晶パネルの場
合、セル厚制御にて優位となることができるという効果
を奏する。
【０２０８】本発明に係る半導体装置の製造方法は、以
上のように、上記の構成に加えて、単結晶Ｓｉに予め表
面の酸化あるいはＳｉＯ2膜の堆積により形成したＳｉ
Ｏ2膜の膜厚が２００ｎｍ以上、望ましくは３００ｎｍ
以上である構成である。
【０２０９】それゆえ、閾値のバラツキと、ＳｉＯ2膜
形成工程の効率や段差とのバランスに適切な半導体基板
を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は、本発明に係る半導体装置の
製造工程例を示す断面図である。
【図２】（ａ）〜（ｈ）は、本発明に係る他の半導体装
置の製造工程例を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明に係る他の半導体装
置の製造工程例を示す断面図である。
【図４】（ａ）〜（ｈ）は、本発明に係る他の半導体装
置の製造工程例を示す断面図である。
【符号の説明】
１ 絶縁基板 ２、３２、５２ ＳｉＯ2膜（絶縁膜） ３、３６、５３ 非晶質Ｓｉ薄膜 ４、３７、４３、５４ 多結晶Ｓｉ薄膜 ５、３４ 単結晶Ｓｉ薄膜 ６、３８、５６ Ｓｉ酸化膜（ゲート絶縁膜） １０、６０ 単結晶Ｓｉ基板 １１、６１ ＳｉＯ2膜 １２、６２ 水素イオン注入部 ２０、３０、５０ 半導体装置 ３３、５５ 凹部 ３５、４１ 第２のＳｉＯ2膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/78 ６１２Ｂ ６２７Ｄ Ｆターム(参考） 2H092 JA24 JA28 KA03 KA04 KA08 MA29 NA11 NA25 5F048 AA08 AC04 BA16 BA19 BB05 BB08 BB12 BB16 BC16 5F110 AA01 BB02 CC02 DD02 DD13 EE05 EE09 EE14 FF02 FF30 GG02 GG12 GG13 GG24 GG58 HJ01 HJ13 HL06 NN02 NN23 NN72 NN78 PP03 PP34 QQ17 QQ28

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ
    薄膜とがそれぞれ異なる領域に形成されていることを特
    徴とする半導体装置。
  2. 【請求項２】前記単結晶Ｓｉ薄膜の前記絶縁基板への接
    合側表面が酸化されているか、前記単結晶Ｓｉ薄膜の前
    記絶縁基板への接合側表面にＳｉＯ2膜が堆積されてい
    ることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】前記半導体装置が、前記絶縁基板上に複数
    のＭＯＳＦＥＴからなる集積回路を含むアクティブマト
    リクス基板であることを特徴とする請求項１または２に
    記載の半導体装置。
  4. 【請求項４】前記絶縁基板が、少なくとも単結晶Ｓｉの
    存在する領域の表面にＳｉＯ2層が形成された高歪点ガ
    ラスからなることを特徴とする請求項１から３のうち何
    れか１項に記載の半導体装置。
  5. 【請求項５】前記絶縁基板が、バリウム-アルミノ硼珪
    酸ガラス、アルカリ土類-アルミノ硼珪酸ガラス、硼珪
    酸ガラス、アルカリ土類-亜鉛-鉛-アルミノ硼珪酸ガラ
    ス、アルカリ土類-亜鉛-アルミノ硼珪酸ガラスのうち何
    れか１つからなることを特徴とする請求項４に記載の半
    導体装置。
  6. 【請求項６】前記絶縁基板上に形成されている前記単結
    晶Ｓｉ薄膜の領域と前記多結晶Ｓｉ薄膜の領域とが、少
    なくとも０．３ミクロン以上離れていることを特徴とす
    る請求項１から５のうち何れか１項に記載の半導体装
    置。
  7. 【請求項７】前記異なる領域にそれぞれ形成された同一
    導電型のトランジスタにおいて、移動度、サブスレショ
    ルド係数、閾値のうち少なくとも１つが、前記領域毎に
    異なることを特徴とする請求項３から６のうち何れか１
    項に記載の半導体装置。
  8. 【請求項８】前記異なる領域にそれぞれ形成された集積
    回路において、ゲート長、ゲート酸化膜の膜厚、電源電
    圧、ロジックレベルのうち少なくとも１つが、前記領域
    毎に異なることを特徴とする請求項３から６のうち何れ
    か１項に記載の半導体装置。
  9. 【請求項９】前記異なる領域にそれぞれ形成された集積
    回路は、加工ルールが前記領域毎に異なることを特徴と
    する請求項３から８のうち何れか１項に記載の半導体装
    置。
  10. 【請求項１０】前記単結晶Ｓｉ薄膜の膜厚が概ね６００
    ｎｍ以下であることを特徴とする請求項１から９のうち
    何れか１項に記載の半導体装置。
  11. 【請求項１１】前記単結晶Ｓｉ薄膜の膜厚が１００ｎｍ
    以下であることを特徴とする請求項１から９のうち何れ
    か１項に記載の半導体装置。
  12. 【請求項１２】絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓ
    ｉ薄膜とが形成された半導体装置の製造方法において、 絶縁基板表面にＳｉＯ2膜および非晶質Ｓｉ膜を順次堆
    積する工程と、 前記非晶質Ｓｉ膜を加熱結晶化し、多結晶Ｓｉ層を成長
    させ、多結晶Ｓｉ薄膜を形成する工程と、 前記多結晶Ｓｉ層の所定の領域をエッチング除去する工
    程と、 予め表面を酸化あるいはＳｉＯ2膜を堆積し、かつ所定
    の深さに所定の濃度の水素イオンを注入した水素イオン
    注入部を有する単結晶Ｓｉ基板を前記エッチング除去し
    た領域の形状の一部または概ね全領域を覆う所定の形状
    に切断する工程と、 前記切断した単結晶Ｓｉ基板を、水素イオンを注入した
    側の面を前記エッチング除去した領域に密着させ貼合わ
    せる工程と、 熱処理することにより、前記水素イオン注入部を境に剥
    離し、単結晶Ｓｉ薄膜を形成する工程とを含むことを特
    徴とする半導体装置の製造方法。
  13. 【請求項１３】絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓ
    ｉ薄膜とが形成された半導体装置の製造方法において、 絶縁基板表面にＳｉＯ2膜及び非晶質Ｓｉ膜を順次堆積
    する工程と、 前記非晶質Ｓｉ膜を加熱結晶化し、多結晶Ｓｉ層を成長
    させ、多結晶Ｓｉ薄膜を形成する工程と、 所定の領域の前記多結晶Ｓｉ層をエッチング除去すると
    ともに、同じ領域の前記ＳｉＯ2膜の厚さ方向における
    一部をエッチング除去する工程と、 予め表面を酸化あるいはＳｉＯ2膜を堆積し、かつ所定
    の深さに所定の濃度の水素イオンを注入した水素イオン
    注入部を有する単結晶Ｓｉ基板を前記エッチング除去し
    た領域の形状の一部または概ね全領域を覆う所定の形状
    に切断する工程と、 前記切断した単結晶Ｓｉ基板を、水素イオンを注入した
    側の面を前記エッチング除去した領域に密着させ貼合わ
    せる工程と、 熱処理することにより、前記水素イオン注入部を境に剥
    離し、単結晶Ｓｉ薄膜を形成する工程とを含むことを特
    徴とする半導体装置の製造方法。
  14. 【請求項１４】絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓ
    ｉ薄膜とが形成された半導体装置の製造方法において、 絶縁基板表面にＳｉＯ2膜を堆積する工程と、 所定の領域の前記ＳｉＯ2膜の厚さ方向における一部を
    エッチング除去する工程と、 予め表面を酸化あるいはＳｉＯ2膜を堆積し、かつ所定
    の深さに所定の濃度の水素イオンを注入した水素イオン
    注入部を有する単結晶Ｓｉ基板を前記エッチング除去し
    た領域の形状の一部または概ね全領域を覆う所定の形状
    に切断する工程と、 前記切断した単結晶Ｓｉ基板を、水素イオンを注入した
    側の面を前記エッチング除去した領域に密着させ貼合わ
    せる工程と、 熱処理することにより、前記水素イオン注入部を境に剥
    離し、単結晶Ｓｉ薄膜を形成する工程と、 前記絶縁基板上に第２のＳｉＯ2膜および非晶質Ｓｉ膜
    を順次堆積する工程と、 前記非晶質Ｓｉ膜を加熱結晶化し、多結晶Ｓｉ層を成長
    させ、多結晶Ｓｉ薄膜を形成する工程とを含むことを特
    徴とする半導体装置の製造方法。
  15. 【請求項１５】３００℃以上６５０℃以下の１段階の温
    度ステップにより、前記熱処理をすることを特徴とする
    請求項１２から１４の何れか１項に記載の半導体装置の
    製造方法。
  16. 【請求項１６】３００℃以上６５０℃以下の多段階の温
    度ステップにより、前記熱処理をすることを特徴とする
    請求項１２から１４の何れか１項に記載の半導体装置の
    製造方法。
  17. 【請求項１７】前記多結晶Ｓｉ層を成長させるときに、
    前記非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なく
    とも１つを添加することを特徴とする請求項１２から１
    ６の何れか１項に記載の半導体装置の製造方法。
  18. 【請求項１８】レーザー照射によって、前記単結晶Ｓｉ
    基板の水素イオン注入領域の温度をＳｉから水素が離脱
    する温度以上に昇温することにより、前記単結晶Ｓｉ基
    板を水素イオン注入部を境に剥離する工程を行うことを
    特徴とする請求項１２から１７の何れか１項に記載の半
    導体装置の製造方法。
  19. 【請求項１９】概ね７００℃以上のピーク温度を含むラ
    ンプアニールを行うことにより、前記単結晶Ｓｉ基板を
    水素イオン注入部を境に剥離することを特徴とする請求
    項１２から１７の何れか１項に記載の半導体装置の製造
    方法。
  20. 【請求項２０】前記単結晶Ｓｉ薄膜の最大寸法が１０ｃ
    ｍ以下であることを特徴とする請求項１２から１９のう
    ち何れか１項に記載の半導体装置の製造方法。
  21. 【請求項２１】前記単結晶Ｓｉ薄膜の最大寸法が５ｃｍ
    以下であることを特徴とする請求項１２から１９のうち
    何れか１項に記載の半導体装置の製造方法。
  22. 【請求項２２】前記絶縁基板上に前記多結晶Ｓｉ薄膜と
    前記単結晶Ｓｉ薄膜とが形成された後、 等方性プラズマエッチングまたはウエットエッチングに
    より前記単結晶Ｓｉ薄膜表面の損傷層をエッチング除去
    する工程と、 前記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜を島状にエッ
    チングパターン化する工程と、 前記多結晶Ｓｉ薄膜と前記単結晶Ｓｉ薄膜上全面に第１
    のＳｉＯ2 膜を堆積後、異方性エッチングにより前記第
    １のＳｉＯ2膜の一部を残して、あるいは全部をエッチ
    ングバックする工程と、 ゲート絶縁膜としての第２のＳｉＯ2膜を堆積する工程
    とをさらに含むことを特徴とする請求項１２から２１の
    何れか１項に記載の半導体装置の製造方法。
  23. 【請求項２３】前記多結晶Ｓｉ薄膜パターンと前記島状
    エッチ前の単結晶Ｓｉ薄膜パターン間のスペースを前記
    第１のＳｉＯ2膜厚の２倍と概ね等しくすることを特徴
    とする請求項２２に記載の半導体装置の製造方法。
  24. 【請求項２４】前記絶縁基板上に形成した前記単結晶Ｓ
    ｉ薄膜と前記多結晶Ｓｉ薄膜を島状にエッチングパター
    ン化しＭＯＳトランジスタを形成し、Ｎ型ＭＯＳトラン
    ジスタ及びＰ型ＭＯＳトランジスタのソース及びドレイ
    ン領域の少なくとも一部に概ね１０15/ｃｍ2以上５×１
    ０15/ｃｍ2以下のＰ+イオンを注入する工程とをさらに
    含むことを特徴とする請求項１２から２３の何れか１項
    に記載の半導体装置の製造方法。
  25. 【請求項２５】前記単結晶Ｓｉ薄膜の膜厚が前記多結晶
    Ｓｉ薄膜の膜厚と概ね等しいことを特徴とする請求項１
    ２から２４のうち何れか１項に記載の半導体装置の製造
    方法。
  26. 【請求項２６】単結晶ＳｉＯ2膜に予め表面の酸化ある
    いはＳｉＯ2膜の堆積によって形成したＳｉＯ2膜の膜厚
    が２００ｎｍ以上であることを特徴とする請求項１２か
    ら２５のうち何れか１項に記載の半導体装置の製造方
    法。
  27. 【請求項２７】単結晶ＳｉＯ2膜に予め表面の酸化ある
    いはＳｉＯ2膜の堆積によって形成したＳｉＯ2膜の膜厚
    が３００ｎｍ以上であることを特徴とする請求項１２か
    ら２５のうち何れか１項に記載の半導体装置の製造方
    法。
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