JP2773203B2

JP2773203B2 - 半導体装置の製造方法

Info

Publication number: JP2773203B2
Application number: JP1074229A
Authority: JP
Inventors: 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-03-27
Filing date: 1989-03-27
Publication date: 1998-07-09
Anticipated expiration: 2013-07-09
Also published as: JPH02252245A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体装置の製造方法に係わり、特に、絶
縁性非晶質材料上に半導体素子を形成する製造方法に関
する。

［従来の技術〕ガラス、石英等の絶縁性非晶質基板や、SiO₂等の絶縁
性非晶質層上に、高性能な半導体素子を形成する試みが
成されている。

近年、大形で高解像度の液晶表示パネルや、高速で高
解像度の密着型イメージセンサや三次元IC等へのニーズ
が高まるにつれて、上述のような絶縁性非晶質材料上の
高性能な半導体素子の実現が待望されている。

絶縁性非晶質材料上に薄膜トランジスタ（TFT）を形
成する場合を例にとると、（１）プラズマCVD法等で形
成した非晶質シリコンを素子材としたTFT、（２）CVD法
等で形成した多結晶シリコンを素子材としたTFT,（３）
溶融再結晶化法等で形成した単結晶シリコンを素子材と
したTFT等が検討されている。

ところが、これらのTFTのうち非晶質シリコンもしく
は多結晶シリコンを素子材としたTFTは、単結晶シリコ
ンを素子材とした場合に比べてTFTの電界効果移動度が
大幅に低く（非晶質シリコンTFT＜１cm²/V・sec,多結晶
シリコンTFT〜10cm²/V・sec）、高性能なTFTの実現は困
難であった。

一方、レーザビーム等による溶融再結晶化法は、未だ
に十分に完成した技術とは言えず、また、液晶表示パネ
ルの様に、大面積に素子を形成する必要がある場合には
技術的困難が特に大きい。

［発明が解決しようとする課題］そこで、絶縁性非晶質材料上に高性能な半導体素子を
形成する簡便かつ実用的な方法として、大粒径の多結晶
シリコンを固相成長させる方法が注目され、研究が進め
られている。（Thin Solid Films 100（1983）p.227,JJ
AP Vol.25 No.2（1986）p.L121）しかし、従来の技術では、多結晶シリコンをCVD法で
形成し、Si⁺をイオンインプラして該多結晶シリコンを
非晶質化した後、600℃程度の熱処理を100時間近く行っ
ていた。そのため、高価なイオン注入装置を必要とした
ほか、熱処理時間も極めて長いという欠点があった。

そこで、本発明はより簡便かつ実用的な方法で、大粒
径で結晶化率が高い多結晶シリコンを形成する製造方法
を提供するものである。

［課題を解決するための手段］本発明の半導体装置の製造方法は、基板上にシリコン
層を形成する工程と、前記シリコン層が形成された前記基板を250℃〜450℃
までアニールする第１のアニール工程と、前記第１のア
ニール工程の後に前記第１のアニール工程よりも遅い昇
温速度でアニールする第２のアニール工程とを有し、前
記第２のアニール工程は、20℃／分よりも遅い昇温速度
で昇温して前記シリコン層を結晶成長させることを特徴
とする。

本発明の半導体装置の製造方法は、前記結晶成長させ
る工程の後に、700℃〜1200℃の熱処理により前記シリ
コン層上にゲート絶縁膜を形成することを特徴とする。

［実施例］第１図は、本発明の実施例における半導体装置の製造
工程図の一例である。尚、第１図では半導体素子として
薄膜トランジスタ（TFT）を形成する場合を例としてい
る。

第１図において、（ａ）は、ガラス、石英等の絶縁性
非晶質基板、もしくはSiO₂等の絶縁性非晶質材料層等の
絶縁性非晶質材料101上にシリコン層102を形成する工程
である。成膜条件の一例としては、プラズマCVD法で基
板温度を室温〜600℃程度に保持し、モノシラン若しく
はモノシランを水素、アルゴン、ヘリウム等で希釈した
ガスを反応室内に導入し、高周波エネルギー等を加えガ
スを分解して所望の基板上にシリコン層を膜厚100Å〜2
000Å程度形成する等の方法がある。ただし、成膜方法
はこれに限定されるものではない。

（ｂ）は、該シリコン層102を熱処理等により結晶成
長させ多結晶シリコン層103を形成する工程である。熱
処理条件は、工程（ａ）のシリコン層の成膜方法によっ
てその最適条件が異なる。例えば、成膜時の基板温度に
よって以下に述べるような違いがある。

（１）基板温度が室温〜150℃程度の比較的低温で成膜
した膜は、膜中に多量の水素を含む非晶質シリコンにな
るが、200〜300℃程度で成膜した膜と比べてより低温の
熱処理で膜中の水素を抜くことが出来る。熱処理条件の
一例を以下に述べる。プラズマCVD反応室内で成膜後の
非晶質シリコン膜に第一のアニールを行う。成膜温度が
低い非晶質シリコン膜はポーラスな膜であるため、成膜
後そのまま大気中に取り出すと膜中に酸素等が取り込ま
れ易く、膜質低下の原因となるが、大気中に取り出す前
に適切な熱処理を行うと膜の緻密化が成され、酸素等の
取り込みが防止される。熱処理温度は300℃以上が望ま
しく、400〜500℃程度まで温度を上げると特に効果が大
きい。尚、熱処理温度が300℃未満であっても熱処理に
よる膜の緻密化の効果はある。但し、真空を破らずに連
続してアニールを行う場合は第一のアニールを省くこと
もできる。

続いて、第二のアニールを行う。低い成膜温度で形成
された非晶質シリコン膜は550℃〜650℃程度の比較的低
温の熱処理を数時間〜20時間程度行なうと、水素の脱離
と結晶成長が起こり、結晶粒径１〜２μｍ程度の大粒径
の多結晶シリコンが形成される。尚、第一のアニール及
び第二のアニールとも所定のアニール温度まで昇温する
際に短時間で急激に温度を上昇させるのは好ましくな
い。その理由は、温度を上昇するにつれて（特に、300
℃を越えると）膜中の水素の脱離が起こり、昇温速度が
急激であると膜中に欠陥を形成し易くなる。場合によっ
てはピンホールができたり、膜が剥離することもある。
少なくとも300℃以上の温度では20℃／分よりも遅い昇
温速度（５℃／分よりも遅い昇温速度が特に望ましい）
で温度を徐々に上昇すると膜中の欠陥は少なくなる。
尚、昇温方法の詳細は後述する。

（２）基板温度が150℃〜300℃程度で成膜した膜は、上
述の低温で形成した非晶質シリコン膜に比べて、膜中の
水素量は減少するが水素が脱離する温度はより高温側に
シフトする。ただし、成膜後の膜は低温で形成した膜に
比べて緻密であるため上述の第一のアニールを省くこと
もできる。第二のアニール条件は、550℃〜650℃程度の
熱処理を数時間〜40時間程度行うと、水素の脱離と結晶
成長が起こり、結晶粒径１〜２μｍの大粒径の多結晶シ
リコンが形成される。尚、550℃〜650℃までの昇温方法
の詳細は後述するが、（１）の場合と同様に少なくとも
300℃以上の温度では20℃／分（望ましくは、５℃／
分）よりも遅い昇温速度で温度を徐々に上昇すると膜中
の欠陥が少なくなり望ましい。

（３）基板温度が300℃を越えると膜中の水素量はさら
に減少するが、550℃〜650℃程度のアニールでは水素の
脱離が起こり難くなるため、前記温度よりもより高い温
度での熱処理が重要となる。その方法に関しては、第１
図（ｃ）に示す工程に関する説明の中で述べる。

続いて、熱処理条件、特に所定の温度までの昇温方法
について述べる。第２図は本発明の実施例における昇温
方法の模式図の一例である。第２図において、（ａ）は
所定の温度（T₁）まで所定の昇温速度で昇温して、所定
の温度（T₁）でアニールする場合を示す。昇温速度は、
前述の通り20℃／分（望ましくは５℃／分）より遅い方
が水素の脱離に伴う欠陥の発生が抑制され望ましい。
尚、昇温速度は常に一定である必要はなく、上述の値の
範囲で変動しても無論構わない。第２図（ｂ）は所定の
温度（T₂）まで所定の昇温速度で昇温し、続いて、アニ
ール温度である所定の温度（T₁）まで昇温速度を遅くし
て昇温する場合を示す。昇温速度をT₂の前後で変える理
由は、前述のように300℃程度より高い温度で膜中より
水素の脱離が始まるため、その前後で昇温速度を変え、
水素の脱離が始まった後は、昇温速度を20℃／分（望ま
しくは５℃／分）よりも遅くして、欠陥の発生を抑制す
るためである。（昇温時間の短縮にもなる。）従って、
T₂は250°〜400℃程度にするのが望ましい。尚、第２図
（ａ）の場合と同様に、昇温速度は常に一定である必要
はない。またT₂の前後での昇温速度の変化もステップ的
である必要はなく徐々に昇温速度を変えてもよい。また
昇温速度を変える温度（T₂）は複数あってもよい。第２
図（ｃ）は所定の温度（T₂）まで昇温した後、T₂で所定
の時間保持し、続いてアニール温度である所定の温度T₁
まで昇温する場合を示す。アニール温度より低い温度で
所定時間（例えば20分〜２時間程度）保持することで多
結晶核を発生させずに膜中の水素の多くを抜くことがで
きる。従って、T₂で所定時間保持した後でアニール温度
まで昇温する際は昇温速度を早くしても水素の脱離に伴
う欠陥の発生は起こり難い。T₂は350℃〜550℃程度が望
ましい。尚、所定の温度（T₂）は一定に保つ必要はな
い。例えば５℃／分よりも遅い昇温速度でゆっくり昇温
させてもよい。また所定の温度に保持する温度（T₂）は
複数あってもよい。例えば350℃程度で一旦保持した後
で500℃程度で再び保持する等の方法もあり、膜中の欠
陥発生を抑制しつつ、水素をより完全に抜くことが出来
る。第２図（ｄ）はアニール温度（T₁）まで一旦昇温し
た後でT₁よりも高い温度（T₃）まで数分程度の短時間で
昇温し、再びT₁まで数分程度の短時間で冷却し、T₁でア
ニールする場合を示す。T₃まで昇温する段階を設けるこ
とで前述の通り550℃〜650℃程度の温度T₁でのアニール
では膜中の水素が十分に抜けず、結晶成長が阻害される
場合に、水素をより完全に抜き結晶成長を促進させるこ
とができる。T₃は前述の通り700℃〜800℃程度が望まし
い。また昇温冷却に要する時間は多結晶核の発生を抑制
するために短時間（10分以内が望ましい）である必要が
ある。尚、第２図（ａ）〜（ｄ）の内の複数を組み合わ
せて用いることで、より欠陥の発生を抑制することも可
能である。また、第２図（ａ）〜（ｄ）は実施例の一例
であり、本発明はこれに限定されるものではない。所定
のアニール温度まで昇温させる際に、膜中の水素を欠陥
を発生させずに抜くために、成膜条件、昇温方法、昇温
速度等を最適化することで、従来困難と考えられていた
プラズマCVD法によって形成した非晶質シリコンを大粒
径の多結晶シリコンに固相成長させる製造方法を実現し
た点が重要である。（プラズマCVD法で形成した非晶質
シリコン膜は、量産性に富み、大面積化が容易等のメリ
ットがあるものの、膜中に多くの水素を含んでおりその
水素が固相成長を阻害するため、固相成長させる非晶質
シリコン膜の成膜方法としては好ましくないと従来考え
られていた。）第１図（ｃ）は、該多結晶シリコン層103を熱酸化法
によって酸化し、ゲート絶縁膜104を形成する工程であ
る。ゲート酸化温度は1000℃〜1200℃程度である。多結
晶シリコン層103は、工程（ｂ）で固相成長法で結晶成
長させたものであるが、その結晶化率は必ずしも高くな
い。特に、プラズマCVD法で形成したシリコン膜（非晶
質シリコン、若しくは非晶質相中に微少な結晶領域が存
在する微結晶シリコンになっている。）を熱処理で固相
成長させた場合は、その結晶化率は、40％〜65％程度と
低い。その為、該多結晶シリコン層を熱酸化法で酸化す
る場合に、1000℃〜1200℃程度の高温まで短時間に急激
に昇温すると、60％〜35％程度残っている未結晶化領域
の結晶性が損なわれることが、我々の検討の結果明らか
となった。現在のところ明確な因果関係は明らかではな
いが、昇温が急激な場合は、（１）未結晶化領域で多数の結晶核が発生し、微細な結
晶粒が多数成長する。

（２）昇温〜熱酸化過程中に進行する未結晶領域の結晶
化があまり進まない。

（３）昇温途中で膜中に残留している水素が急激に脱離
し、欠陥が発生する。

等の原因が考えられる。そこで、我々は、この様な問題
を解決する手段として、1000℃〜1200℃程度の熱酸化温
度まで昇温する際の昇温速度及び昇温方法を制御するこ
とで、多結晶シリコン層の結晶性を大幅に向上させる方
法を見いだした。

さらに、プラズマCVD法で形成した膜の基板温度とゲ
ート酸化時の昇温方法にも重要な相関があることを見い
だした。即ち、（１）基板温度が高温になるほど膜中の
水素量は少なくなり、基板温度を350℃以上、好ましく
は400℃以上にすると、膜中の水素量は激減する。その
為、550℃〜650℃程度の固相成長温度まで昇温する際に
発生する水素の脱離に伴う欠陥の発生が低減される。但
し、低温で形成した膜と比べて、膜中の水素がほぼ完全
に脱離する温度がより高温側にシフトする為、1000℃〜
1200℃程度のゲート酸化温度まで昇温する際は、後術す
るように、昇温速度及び昇温方法等を最適化することが
重要である。又、基板温度が500℃程度以上で形成した
膜を固相成長した場合は、＜110＞に配向した多結晶シ
リコンが得られる為、TFTの界面準位密度の低減や電界
効果移動度の向上等の効果がある。（２）基板温度が35
0℃程度以下で形成した膜には水素が多量に含まれてい
る。従って、前述のように、550℃〜650℃程度の固相成
長を行う前に、膜中の水素を膜に多数の欠陥が発生しな
いように抜くことが重要となる。水素の脱離が好適な条
件で行われた場合は、成膜温度が低いほど多結晶シリコ
ンの結晶粒径が大きくなる傾向がある。但し、低温ほ
ど、固相成長後の結晶化率が低くなる傾向があるため、
後述するように、固相成長後の昇温速度、昇温方法等を
最適化することが重要である。

本発明はプラズマCVD法で形成した膜に限らず、蒸着
法、CVD法、EB蒸着法、MBE法、スパッタ法等で非晶質シ
リコンもしくは微結晶シリコンを成膜した場合や、微結
晶シリコンもしくは多結晶シリコン等をプラズマCVD
法、CVD法、蒸着法、EB蒸着法、MBE法、スパッタ法等で
形成後、Si,Ar,B,P,He,Ne,Kr,H等の元素をイオン打ち込
みして、該微結晶シリコンもしくは多結晶シリコン等を
完全もしくは一部を非晶質化する等の方法で形成した場
合にも有効である。中でも特に、as−depoの膜の非晶質
相の割合が高く、多結晶核発生密度の低い（即ち、固相
成長法で大粒径の多結晶シリコンを形成し易い）膜ほ
ど、本発明はその効果が大きい。

続いて、本発明における熱処理条件特に所定の温度
（例えば、ゲート酸化温度）までの昇温方法について述
べる。第３図は本発明の実施例における昇温方法の模式
図の一例である。第３図において，（ａ）は第１図
（ｂ）に示したように所定の温度（T₁）で、例えばアル
ゴン、窒素等不活性ガス雰囲気中でアニールしてシリコ
ン層102を固相成長させて多結晶シリコン層103を形成
し、続いて、所定のゲート酸化温度（T₂）まで所定の昇
温速度で昇温してゲート酸化を行う場合を示す。T₁から
T₂への昇温速度は、20℃／分程度（望ましくは５℃／
分）より遅い方が、ゲート酸化後の結晶化率が高く望ま
しい。また、昇温の途中でアルゴン、窒素等の不活性ガ
ス雰囲気から酸素、水蒸気、塩化水素等のうちの少なく
とも１種以上を含む雰囲気に切り換え酸化を進行させな
がら昇温させる方法もある。（この方法は、以下に述べ
る昇温方法にも適用できる。）尚、昇温速度は常に一定
である必要はなく、上述の値の範囲で変動しても無論構
わない。また、温度T₁で熱処理した後、一旦試料を取り
出して、再び所定の昇温速度でT₂まで昇温する方法もあ
る。（ただし、連続的に熱処理した方が、時間的に有利
であるほか、結晶性も優れていた。）第３図（ｂ）は第１図（ｂ）に示したように所定の温
度（T₁）でアニールしてシリコン層102を固相成長させ
て多結晶シリコン層103を形成し、続いて、所定のゲー
ト酸化温度（T₂）まで高温になるほど昇温速度を小さく
して昇温し、ゲート酸化を行う場合を示す。特に、温度
が800℃〜1000℃程度を越えた領域では昇温速度を５℃
／分より小さくした方が望ましい。また、逆に700℃程
度以下では昇温速度を10℃／分より大きくしてもよい。

第３図（ｃ）は第１図（ｂ）に示したように所定の温
度（T₁）でアニールしてシリコン層102を固相成長させ
て多結晶シリコン層103を形成し、続いて、所定の温度
（T₂）まで所定の昇温速度で昇温し、一定時間保持した
後、所定のゲート酸化温度（T₃）まで所定の昇温速度で
昇温するを場合を示す。ゲート酸化温度（T₃）より低い
温度（T₂）で所定時間（例えば10分〜１時間程度）保持
することで、結晶性を損なわずに、結晶化率を高めるこ
とが出来る。従って、T₂で所定時間保持した後でゲート
酸化温度まで昇温する際は昇温速度を早くしても欠陥の
発生は起こり難い。T₂は700℃〜900℃程度が望ましい。
尚、所定の温度（T₂）は一定に保つ必要はない。例えば
５℃／分よりも遅い昇温速度でゆっくり昇温させてもよ
い。

また所定の温度に保持する温度（T₂）は複数あっても
よい。例えば700℃程度で一旦保持した後で800℃程度で
再び保持する等の方法もあり、より膜中の欠陥が低減さ
れる効果がある。

第３図（ｄ）は、所定のゲート酸化温度（T₁）まで所
定の昇温速度で昇温してゲート酸化を行う場合であり、
所定の温度に保持して固相成長を行う段階を特に設けず
に昇温しつつ固相成長を進行させる場合であり、処理時
間の短縮ができる。T₁への昇温速度は、昇温しつつ固相
成長を進めるため、５〜10℃／分（望ましくは２℃／
分）より遅い方が、結晶化率が高く望ましい。尚、昇温
速度は常に一定である必要はなく、上述の値の範囲で変
動しても無論構わない。

第３図（ｅ）は、所定のゲート酸化温度（T₁）まで、
高温になるほど昇温速度を小さくして昇温し、ゲート酸
化を行う場合を示す。特に、温度が700℃〜1000℃程度
を越えた領域では昇温速度を５℃／分（望ましくは２℃
／分）より小さくした方が、多結晶シリコンの結晶性が
改善され望ましい。また逆に温度が250℃以下の領域で
は昇温速度を40℃／分より大きくしても多結晶シリコン
の結晶性に影響はほとんどなく、昇温時間の短縮につな
がる。300℃〜500℃程度の領域では、膜中の水素の脱離
が進行するため、５〜10℃／分（望ましくは２〜４℃／
分）より昇温速度を小さくした方が望ましい。500℃〜7
00℃の領域は固相成長が進行するため、５℃／分（望ま
しくは２℃／分）より昇温速度を小さくした方が望まし
い。

尚、第３図（ａ）〜（ｅ）の内の複数を組み合わせて
用いることで、より欠陥の発生を抑制し、結晶性及び性
化率を向上させることも可能である。また、第３図
（ａ）〜（ｅ）は本実施例の一例であり、本発明はこれ
に限定されるものではない。

第１図（ｄ）は、半導体素子を形成する工程である。
尚、第１図（ｄ）では、半導体素子としてTFTを形成す
る場合を例としている。図において、104はゲート絶縁
膜、105はゲート電極、106はソース・ドレイン領域、10
7層間絶縁膜、108はコンタクト穴、109は配線を示す。T
FT形成法の一例としては、ゲート電極を形成後、ソース
・ドレイン領域をイオン注入法、熱拡散法、プラズマド
ーピング法等で形成し、層間絶縁膜をCVD法、スパッタ
法、プラズマCVD法等で形成する。さらに、該層間絶縁
膜にコンタクト穴を開け、配線を形成することでTFTが
形成される。

尚、本実施例では高温の熱処理として、ゲート酸化を
行う場合を例としたが本発明はこれに限定されるもので
はない。例えば、所定の温度（例えば、700℃〜1200℃
程度）まで所定の昇温速度で昇温した後、該所定の温度
で単に熱処理を行なうだけでもよい。ただし、絶縁ゲー
ト型半導体素子を形成する場合は、ゲート酸化工程で上
述の熱処理を兼ねることが、工程の短縮にもなり有効で
ある。

本発明に基づく半導体装置の製造方法で作製した多結
晶シリコンTFT（Ｎチャンネル）の電界効果移動度は、1
50〜200cm2/V・secであり、高性能な多結晶シリコンTFT
を簡便なプロセスで形成することが出来る。

さらに、前記TFT製造工程に水素ガスもしくはアンモ
ニアガスを少なくとも含む気体のプラズマ雰囲気に半導
体素子をさらす工程等を設け、前記TFTを水素化する
と、結晶粒界に存在する欠陥密度が低減され、前記電界
効果移動度はさらに向上する。

また、チャンネル領域に不純物をドーピングして、Vt
h（しきい値電圧）を制御する手段も極めて有効であ
る。固相成長法で形成した多結晶シリコンTFTでは、Ｎ
チャンネルトランジスタがデプレッション方向にVthが
シフトし、Ｐチャンネルトランジスタがエンハンスメン
ト方向にシフトする傾向がある。又、上記TFTを水素化
した場合、その傾向がより顕著になる。そこで、チャン
ネル領域に10¹⁵〜10¹⁹／cm³程度の不純物をドープする
と、Vthのシフトを抑えることができる。例えば、第１
図において、ゲート電極を形成する前に、イオンインプ
ラ法等でＢ（ボロン）等の不純物を10¹¹〜10¹³／cm²程
度のドーズ量で打ち込む等の方法がある。特に、ドーズ
量が前述の値程度であれば、Ｐチャンネルトランジス
タ、Ｎチャンネルトランジスタ共オフ電流が最小になる
ように、Vthを制御することができる。従って、CMOS型
のFTF素子を形成する場合においてもPch,Nchを選択的に
チャンネルドープせずに、全面を同一の工程でチャンネ
ルドープすることもできる。

尚、本発明は、第１図の実施例に示したTFT以外に
も、絶縁ゲート型半導体素子全般に応用できるほか、バ
イポーラトランジスタ、静電誘導型トランジスタ、太陽
電池・光センサをはじめとする光電変換素子等の半導体
素子を多結晶半導体を素子材として形成する場合にきわ
めて有効な製造方法となる。

以上述べたように、本発明によればより簡便な製造プ
ロセスで大粒径の多結晶シリコン膜を形成することが出
来る。その結果、絶縁性非晶質材料上に高性能な半導体
素子を形成することが可能となり、大型で高解像度の液
晶表示パネルや高速で高解像度の密着型イメージセンサ
や三次元IC等を容易に形成できるようになった。

また、本発明は、第１図の実施例に示したTFT以外に
も、絶縁ゲート型半導体素子全般に応用できるほか、バ
イポーラトランジスタ、静電誘導型トランジスタ、太陽
電池・光センサをはじめとする光電変換素子等の半導体
素子を多結晶半導体を素子材として形成する場合にきわ
めて有効な製造方法となる。

［発明の効果］以上述べたように、本発明によれば、シリコン層が形
成された前記基板を250℃〜450℃までアニールする第１
のアニール工程と、前記第１のアニール工程の後に前記
第１のアニール工程よりも遅い昇温速度でアニールする
第２のアニール工程とを有し、前記第２のアニール工程
は、20℃／分よりも遅い昇温速度で昇温して前記シリコ
ン層を結晶成長させることにより、昇温時間の短縮とと
もに、水素の脱離に伴う膜中の欠陥を抑えた固相成長を
行うことが可能である。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例における半導体
装置の製造工程図である。第２図（ａ）〜（ｄ）は本発明の実施例における昇温方
法の模式図である。第３図（ａ）〜（ｅ）は本発明の実施例における昇温方
法の模式図である。 101……絶縁性非晶質材料 102……シリコン層 103……多結晶シリコン層 104……ゲート絶縁膜 105……ゲート電極 106……ソース・ドレイン領域 107……層間絶縁膜 108……コンタクト穴 109……配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/20 H01L 21/336 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】基板上にシリコン層を形成する工程と、前記シリコン層が形成された前記基板を250℃〜450℃ま
でアニールする第１のアニール工程と、前記第１のアニ
ール工程の後に前記第１のアニール工程よりも遅い昇温
速度でアニールする第２のアニール工程とを有し、前記
第２のアニール工程は、20℃／分よりも遅い昇温速度で
アニールして前記シリコン層を結晶成長させることを特
徴とする半導体装置の製造方法。
【請求項２】前記結晶成長させる工程の後に、700℃〜1
200℃の熱処理により前記シリコン層上にゲート絶縁膜
を形成することを特徴とする請求項１記載の半導体装置
の製造方法。