JPH03293731A

JPH03293731A - 半導体装置の製造方法

Info

Publication number: JPH03293731A
Application number: JP9690990A
Authority: JP
Inventors: Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-04-12
Filing date: 1990-04-12
Publication date: 1991-12-25
Anticipated expiration: 2014-03-24
Also published as: JP2874271B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体装置とその製造方法に係わり、特に、
絶縁性非晶質材料上の半導体装置とその製造方法に関す
る。

［従来の技術］ガラス、石英等の絶縁性非晶質基板や、ＳｉＯ２，５ｉ
ｓＮａ等の絶縁性非晶質層等の絶縁性非晶質材料上に高
性能な半導体素子を形成する試みが成されている。

近年、大型で高解像度の液晶表示パネルや、高速で高解
像度の密着型イメージセンサや三次元ＩＣ等へのニーズ
が高まるにつれて、上述のような絶縁材料上に形成する
半導体素子の高性能化、大面積化、低コスト化の実現が
必須となっている。

特に、大型の液晶表示パネル等においては、低コストの
要求を満たすために、安価なガラス基板上に薄膜トラン
ジスタ（ＴＰＴ）を形成することが必須の要求になりツ
ツある。　　（５ｏｌｉｄ　５ｔａｔｅ　Ｅｌｅｃｔｒ
ｏｎｉｃｓ　Ｖｏｌ、３２　（５）　ｐ、３９１　（１
９８９）、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
　Ｌｅｔｔｅｒｌ　Ｖｏｌ、１０　（３）　ｐ、１２３
　（１９８９）、ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ
　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ
、３６　（３）　ｐ、　５２９　（１９８９））また、
ＴＰＴの高性能化のためには、ａ−３ｉ（非晶質シリコ
ン）よりもｐｏｌｙ−８ｉ　（多結晶シリコン）を用い
た方が有利ではあるが、結晶粒界等にダングリングボン
ドが多数存在し、キャリアに対するトラップ準位となり
キャリアの伝導に対して障壁として働＜ｅ　　（Ｊ、Ｙ
、Ｗ、５ｅｔｏ、Ｊ、Ａｐｐｌ、Ｐｈｙｓ、、４６．ｐ
５２４７（１９７５））、　　従って、多結晶シリコン
薄膜トランジスタの性能を向上させる為には、前記欠陥
を低減させる必要がある。　　（Ｊ、Ａｐｐｌ、Ｐｈｙ
ｓ、。

５３（２）、ｐ１１９３（１９８２））、　　この為に
水素による前記欠陥の終端化が行われており、この様な
水素化の方法としては、水素プラズマ処理法、水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
等が知られている。

［発明が解決しようとする課題］しかし、従来の水素化の方法では、以下に述べる欠点が
あった。　（１）水素イオン注入法においては、イオン
注入装置と言う高価な装置を必要とし、数百Ａ程度の多
結晶シリコン層に制御性良く水素を打ち込むことが困難
である等の欠点がある。

（２）プラズマ窒化膜からの水素の拡散法においては、
水素の供給が不十分であるために、水素プラズマ処理と
比べて特性が十分向上しない等の欠点がある。　（３）
水素プラズマ処理法においては、特性の向上という点で
は優れているが、プラズマダメージによるゲート耐圧不
良、閾値電圧（Ｖｔｈ）のシフト等の不良が多発する等
の欠点がある。

そこで、本発明は水素化によるＴＰＴ特性向上の効果を
確保しつつ、前述の問題を解決した半導体装置の製造方
法を提供することを目的とする。

［課題を解決するための手段］本発明の半導体装置の製造方法は、以下の特徴を有する
。

（１）絶縁ゲート型電界効果トランジスタのチャンネル
領域の少なくとも一部が非単結晶半導体により構成され
た半導体装置の製造方法において、絶縁材料上にゲート
電極、ゲート絶縁膜、チャンネル領域、ソース・ドレイ
ン領域を成す不純物を含む非単結晶半導体をこの順で形
成し、さらに、該ソース・ドレイン領域を成す不純物を
含む非単結晶半導体上に水素の拡散を防止するキャップ
層を形成し、熱処理等によって該ソース・ドレイン領域
を成す不純物を含む非単結晶半導体中に含まれる水素を
脱離拡散させ、該チャンネル領域を成す非単結晶半導体
を水素化したことを特徴とする。

（２）前記チャンネル領域を成す非単結晶半導体が多結
晶シリコンより成ることを特徴とする。

（３）前記ソースドレイン領域を成す非単結晶半導体中
に含まれる水素を、熱処理等により、脱離拡散させると
共に、該非単結晶半導体層を多結晶化することを特徴と
する。

（４）前記ソースドレイン領域を成す非単結晶半導体を
、プラズマＣＶＤ法で形成したことを特徴とする特（５）前記ゲート絶縁膜及び前記チャンネル領域を、プ
ラズマＣＶＤ法によって、真空を破らずに連続形成した
特徴とする。

（６）前記キャップ層がＴｉ、Ｍｏ、Ｃｒ等の金属材料
からなることを特徴とする。

（７）前記キャップ層がＴｉ、Ｍｏ、Ｃｒ等の金属材料
からなり、前記キャップ層の少なくとも一部を、ソース
ドレイン電極とソースドレイン領域の間に挟んだことを
特徴とする。

［実施例］以下、第１図をもとに本発明の詳細な説明する。第１図
は本発明に基づく半導体装置の製造工程図である。

第１図（ａ）は、ガラス、石英等の絶縁性非晶質基板、
若しくはＳｉｏ２．５ｉｉＮａ等の絶縁性非晶質材料層
、若しくはサファイア基板（Ａ　ｌ　２０３）あるいは
ＭｇＯ・Ａｌ２Ｏ３，ＢＰ、ＣａＦ２等の絶縁性結晶基
板等の絶縁材料１０１上にゲート電極１０２を形成する
工程である。具体的には、　（１）プラズマＣＶＤ法、
ＥＣＲ−ＰＣＶＤ法、スパッタ法、多結晶Ｓｉ薄膜中へ
のＳｉイオンインプランテーション法等の手段によって
、ボロン等の不純物をドープしたａ−３ｉ層を約３００
０〜７０００人形成し、固相成長法やレーザーアニール
法等で多結晶化する方法、　（２）スパッタ法等でＭＯ
ｌＣｒ、Ｔａ等の高融点金属を形成する方法等がある。

本実施例では、プラズマＣＶＤ法で形成したａ−８ｉ層
を固相成長法で多結晶化する場合を例に取って説明する
。プラズマＣＶＤ法の成膜ガスはＳｉＨ４、Ｈ２ガスを
用い、ドーピングガスにはＢ２Ｈ６ガスを用いた。基板
温度は１５０〜２５０℃、内圧は０．８Ｔｏｒｒで、１
３．５６ＭＨｚのｒｆ電源を用いた。Ｂ　２　Ｈｓ、５
ｉＨａの流量比は［Ｂ２Ｈ６コ　／　　［Ｓ　ｉ　Ｈａ
コ　＝３ｘｌＯ−’　〜５ｘｌＯ−２程度となるように
設定した。尚、成膜されたａ−３ｉ層中に含まれるボロ
ン温度は上述のガス混合比とほぼ対応している。続いて
、ａ−３ｉ層を固相成長させ、ゲート電極１０２の形に
パターン形成する。

尚、固相成長はパターン形成後に行ってもよい。

続いて、固相成長のアニール条件に関して述べる。

まず、４５０℃で３０ｍ１ｎ、Ｎ２雰囲気中でブリアニ
ールしてａ−３ｉ層中に含まれる水素を脱離させる。こ
れは、水素がａ−３ｉ中に含まれたまま固相成長アニー
ルを行うと、水素が抜けた部分が空孔となり、多孔質の
膜になってしまうのを防ぐ目的とする。尚、プラズマＣ
ＶＤ法を用いる場合、成膜ガスにＨｅガスを用いて希釈
を行うと、ａ−３ｉ層中に取り込まれる水素量を減らす
ことができるという利点があるので更に望ましい。この
後、固相成長アニール工程に移る。アニール条件はＮ２
ガス中、５５０〜６５０℃の温度で４〜７２時間程度で
ある。この固相成長アニールによって、ａ−３ｉ層は多
結晶化し、ゲート電極中のＳｉグレイン平均粒径は約１
〜３μｍまでになり、５μｍ以上の粒径をしめずグレイ
ンも多数現れる。

アニールはＮ２アニールに限ることはなく、レーザービ
ームアニール、ハロゲンランプアニール等でもよい、こ
のアニール工程時にはａ−３ｉ層成膜時に混入させたボ
ロン原子も同時に活性化される。

この結果、多結晶シリコンゲート電極（ｐ＋ｐｏｌｙ−
８ｉ）１０６の抵抗率は、　１〜３Ｘ１０−’Ω・Ｃｍ
となり、通常のＬＰＣＶＤで成膜した平均粒径３０００
Å以下で粒径１μｍ以上の結晶粒を全く含まない多結晶
Ｓｉを用いたｎ型ドープトゲート電極の抵抗率　２．５
ｘｌＯ−’Ω・ｃｍと、はぼ同程度の抵抗率が得られる
。尚、ゲート電極の固相成長アニールは、第１図（Ｃ）
に示す工程で行うチャンネル領域とソースドレイン領域
の固相成長アニール工程で行うことも可能である。即ち
、ゲート電極のパターン形成までを行い、工程（Ｃ）で
固相成長させることも可能であり、工程の短縮になる。

第１図（ｂ）は、プラズマＣＶＤ法またはＥＣＲ−ＰＣ
ＶＤ法またはＣＶＤ法またはスパッタ法等により、ゲー
ト絶縁膜１０３を成すＳｉＯ２層を約３００人〜２００
ＯＡ程度形成する工程である。

尚、ゲート電極に多結晶シリコンを用いた場合は、該多
結晶シリコンを熱酸化法によって酸化し、５１０２層を
形成する方法もある。又、ゲート絶縁膜としては、Ｓｉ
Ｏ２以外にも５ｉｌ−ＷＯＸ（０＜Ｘ＜１）、５ｉｔ−
ＭＮＫ（０＜Ｘ＜１）、Ｓ　Ｌ　Ｉ−Ｗ−１ｔｏ　ｘＮ
　ｖ　（０＜　Ｘ　＜　１　、　０　＜　ｙ　＜　１　
）等の絶縁膜を用ν）てもよい、３１１−ＭＮＫ（０＜
Ｘ＜１）をプラズマＣＶＤ法で形成する場合を例にとる
と、成膜ガスとしては、ＳｉＨ４、ＮＨ３、Ｎ２を用い
、基板温度を３００℃〜４００℃程度に保ち、ｒｆ）〜
ワーを印加し上記ガスを分解することでＳ　ｉ　Ｉ−Ｍ
ＮＫ　（０＜ｘ＜１）層を形成することができる。

第１図（Ｃ）は、該ゲート絶縁膜１０３上番二チャンネ
ル領域を成す非晶質シリコンまたシよ微結晶シ１ノコン
または多結晶シリコン等の非単結晶シリコン層１０４を
１００Ａ〜２００ＯＡ程度形成し、熱処理等によって該
非単結晶シリコン層を結晶成長させ多結晶化する工程で
ある。

該非単結晶シリコン層の形成方法として）よ以下に述べ
るような方法がある。

（１）減圧ＣＶＤ法で５８０℃〜６５０’Ｃ程度で多結
晶シリコン薄膜を堆積させる。

（２）ＥＢ　（Ｅｌｅｃｔｒｏｎ　　Ｂｅａｍ）蒸着法
、スパッタ法、プラズマＣＶＤ法等で非晶質シリコン薄
膜を堆積後、５５０℃〜６５０℃程度で２〜７０時間程
時間面相成長アニール（レーザーアニール法等で短時間
で多結晶化する方法もある）を行い、粒径１〜２μｍ以
上の大粒径の多結晶シリコン薄膜を形成する。

（３）減圧ＣＶＤ法等で多結晶シリコン薄膜を堆積後、
イオンインプラ法により、Ｓｉ等を打ち込み、該多結晶
シリコン薄膜を非晶質化した後、５５０℃〜６５０℃程
度で固相成長アニール（レーザーアニール法等で短時間
で多結晶化する方法もある）を行い、粒径１〜２μｍ程
度の大粒径多結晶シリコン薄膜を形成する。

尚、上述の方法で多結晶シリコンを形成した場合、結晶
化度が１００％に近い、文字通りの多結晶シリコンとな
る場合と、結晶化度が５０％程度〜９０％程度の多結晶
シリコンとなる場合がある。

この場合、後者は多結晶シリコンと呼ぶよりも微結晶シ
リコンと呼ぶ方がふされしいかも知れないが、本特許で
は、特に断わりが無い場合は、両者を含めて多結晶シリ
コンと呼ぶことにする。また、非単結晶性のシリコン薄
膜としては、上述の多結晶シリコン薄膜以外にも、微結
晶シリコンや非晶質シリコン薄膜を用いてもよい。

成膜条件の一例を、以下に述べる。プラズマＣＶＤ法で
基板温度を室温〜６００°Ｃ程度に保持し、モノシラン
若しくはモノシランを水素、アルゴン、ヘリウム等で希
釈したガスを反応室内に導入し、高周波エネルギー等を
加えガスを分解して所望の基板上にシリコン層を膜厚１
００Ａ〜２０００Ａ程度形成する。尚、ゲート絶縁膜を
プラズマＣＶＤ法で形成した場合は、ａ−３ｉＴＦＴの
製造工程と全く同様に、ゲート絶縁膜と非晶質シリコン
層を真空を破らずに連続形成することができ、ゲート絶
縁膜とシリコン層の界面準位の低減や再現性の向上等の
効果がある。

続いて、該非単結晶シリコン層１０４を熱処理等により
結晶成長させ多結晶化する。熱処理条件は、非単結晶シ
リコン層の成膜方法によってその最適条件が異なる。プ
ラズマＣＶＤ法で成膜した場合を例にとると、成膜時の
基板温度によって以下に述べるような違いがある。

（１）プラズマＣＶＤ法で基板温度が室温〜１５０゛Ｃ
程度の比較的低温で成膜した膜は、膜中に多量の水素を
含む非晶質シリコンになるが、２００〜３００°Ｃ程度
で成膜した膜、と比べてより低温の熱処理で膜中の水素
を抜くことが出来る。熱処理条件の一例を以下に述べる
。プラズマＣＶＤ法で成膜後、真空を破る前に非晶質シ
リコン膜をアニールする。成膜温度が低い非晶質シリコ
ン膜はポーラスな膜であるため、成膜後そのまま大気中
に取り出すと膜中に酸素等が取り込まれ易く、膜質低下
の原因となるが、大気中に取り出す前に適切な熱処理を
行うと膜の緻密化が成され、酸素等の取り込みが防止さ
れる。熱処理温度は３００℃以上が望ましく、４００〜
５００℃程度まで温度を上げると特に効果が大きい、尚
、熱処理温度が３００℃未満であっても熱処理による膜
の緻密化の効果はある。但し、真空を破らずに連続して
アニールを行う場合はこのアニールを省くこともできる
。

続いて、熱処理等によって前記非晶質シリコン膜を固相
成長させる。低い成膜温度で形成された非晶質シリコン
膜は５５０℃〜６５０℃程度の比較的低温の熱処理を数
時間〜２０時間程度行なうと、水素の脱離と結晶成長が
起こり、結晶粒径１〜２μｍ程度以上のの大粒径の結晶
粒を含む多結晶シリコンが形成される。尚、前記緻密化
のためのアニール及び固相成長時のアニールとも所定の
アニール温度まで昇温する際に短時間で急激に温度を上
昇させるのは好ましくない。その理由は、温度を上昇す
るにつれて（特に、３００℃を越えると）膜中の水素の
脱離が起こり、昇温速度が急激であると膜中に欠陥を形
成し易くなる。場合によってはピンホールができたり、
膜が剥離することもある。少なくとも３００℃以上の温
度では２０℃／分よりも遅い昇温速度（５℃／分よりも
遅い昇温速度が特に望ましい）で温度を徐々に上昇する
と膜中の欠陥は少なくなる。

（２）プラズマＣＶＤ法で基板温度が１５０’Ｃ〜３０
０℃程度で成膜した膜は、上述の低温で形成した非晶質
シリコン膜に比べて、膜中の水素量は減少するが水素が
脱離する温度はより高温側にシフトする。ただし、成膜
後の膜は低温で形成した膜に比べて緻密であるため、上
述の緻密化のためのアニールを省くこともできる。固相
成長条件は、５５０℃〜６５０℃程度の熱処理を数時間
〜４０時間程度行うと、水素の脱離と結晶成長が起こり
、結晶粒径１〜２μｍ程度の大粒径の結晶粒を含む多結
晶シリコンが形成される。尚、５５０℃〜６５０℃まで
の昇温方法は、　（１）の場合と同様に少なくとも３０
０℃以上の温度では２０℃／分（望ましくは、５℃／分
）よりも遅い昇温速度で温度を徐々に上昇すると膜中の
欠陥が少なくなり望ましい。尚、基板温度は、１５０℃
〜２００℃の間が、結晶粒径が比較的大きく、固相成長
時に所定の固相成長温度まで昇温する際発生する膜の剥
離等も起゛こり難くＪ′特に好ましい。

（３）基板温度が３００°Ｃを越えると膜中の水素量は
さらに減少するが、５５０°Ｃ〜６５０℃程度のアニー
ルでは水素の脱離が起こり難くなるため、前記温度より
もより高い温度での熱処理が重要となる場合がある。

第１図（ｄ）は、ソースドレイン領域を成す不純物をド
ープした非単結晶半導体層１０５を形成し、該非単結晶
半導体層上に水素の拡散を防止するキャップ層１０６を
形成し、３００℃〜６００℃程度でアニールを行い該非
単結晶層を多結晶化すると同時に、該非単結晶層から脱
離した水素によって、チャンネル領域の非単結晶シリコ
ン層を水素化する工程である。

ｎチャンネルＴＰＴの場合はｎ型半導体層を、ｐチャン
ネルＴＰＴの場合はｐ型半導体層を形成する。本実施例
では、プラズマＣＶＤ法で形成した不純物をドープした
ａ−３ｉ層を固相成長法で多結晶化する場合を例に取っ
て説明する。プラズマＣＶＤ法の成膜ガスは５ｉＨｎ、
Ｈ２ガスを用い、ドーピングガスにはＥ２Ｈ６ガス（ｐ
チャンネル）若しくはＰ　Ｈ３ガス（ｎチャンネル）を
用いた。基板温度は１５０〜２５０℃、内圧は０．８Ｔ
ｏｒｒで、１３．５６ＭＨｚのｒｆ電源を用いた。Ｂ２
Ｈｓ、ＰＨ３とＳ　ｉ　Ｈａの流量比は［Ｂ２Ｈ＠］／
［５ｉＨｊ］＝３Ｘ１０弓〜５Ｘ１０−２　　［ＰＨ３
］／　［５ｉＨｎ］　＝３ｘ　１０−’〜５Ｘ１０−２
程度となるように設定した。尚、成膜されたａ−３ｉ層
中に含まれる不純物温度は上述のガス混合比とほぼ対応
している。また、非晶質シリコン薄膜中には１０％程度
の水素が含まれている。

続いて、該非単結晶半導体層１０５上にキャップ層１０
６を形成し、３００°Ｃ〜６５０°Ｃ程度の温度で水素
化と多結晶化のためのアニールを施す。アニル時間は１
時間〜２０時間程度である。このアニールの目的は、該
非単結晶半導体層を熱処理により結晶成長させ、多結晶
化すると同時に、膜中に含まれる水素を脱離、拡散させ
、チャンネル領域を成す多結晶シリコンを水素化するこ
とにある。

このアニールによって、不純物をドープしたａ−３ｉ：
Ｈから原子状の水素が脱離、拡散し、チャンネル領域を
成す多結晶シリコンの結晶粒界やゲート絶縁膜との界面
に存在するダングリングボンドを終端化する。尚、キャ
ップ層１０６としては、ａ−３ｉ：　　Ｈから発生する
水素が拡散しにくい材料が望マシイ０例えば、　（１）
Ｔｉ、Ｃｒ、Ｍｏ、Ａ１等の金属薄膜をスパッタ法、蒸
着法等で３００Ａ〜１μｍ程度形成する方法、　（２）
非晶質窒化珪素（ａ−８ｉＮｘ）を１０００人〜１μｍ
程度形成する方法等がある。特に、Ｔｉ、　　Ｃｒ、　
　Ｍ。

等をキャップ層に用いた場合は、水素化アニールの後、
キャップ層を全面剥離する必要がなく、ソースドレイン
領域上にそのまま残し、ＡＩ等で形成されるソースドレ
イン電極とソースドレイン領域の良好なコンタクトを確
保するためのバッファ層として、そのまま用いることが
できる。尚、キャップ層の材質は上記材料に限らず非晶
質二酸化珪素（Ｓｉｆｔ）よりも水素が拡散しにくい（
拡散係数が小さい）材料が好ましい。

続いて、水素化及び多結晶化のためのアニール条件に関
して述べる。まず、所定のアニール温度までの昇温方法
について述べる６　本発明では、非晶質シリコン上に水
素拡散防止用のキャップ層を形成しであるため、アニー
ルの方法を最適化しないと、水素の急激な脱離に伴う非
晶質シリコン層の剥離やピンホール等の欠陥発生等の問
題を生ずる。そこで、水素化アニールの条件、特に、所
定の水素化アニール温度までの昇温方法は重要である。

所定の温度に保たれたアニール炉に試料を挿入し、所定
の水素化アニール温度まで所定の昇温速度で昇温して、
所定の水素化温度でアニールする場合、昇温速度は、５
℃／分より遅い方が水素の脱離に伴う欠陥の発生や膜の
剥離が抑制され望ましい。尚、昇温速度は常に一定であ
る必要はなく、上述の値の範囲で変動しても無論構わな
い。

尚、アニール温度は３００℃〜６５０℃の間に最適値が
存在する。多結晶化のためには、５５０℃〜６５０℃程
度の高温のアニールが必要であるが、４５０℃程度以上
のアニール温度では、非晶質シリコンからの水素の脱離
と脱離した水素の拡散は効率的に起こるが、多結晶シリ
コンのダングリングボンドへの水素付加の効率が低下す
る（水素の付加と脱離が同時に起こるようになるため）
。そこで、−旦り５０℃〜６５０℃程度の温度まで昇温
し、２０分〜１時間程度アニールを行い、多結晶化と水
素の脱離と拡゛散を促進した後、４００℃程度以下まで
冷却し、多結晶シリコンのダングリングボンド等の欠陥
への水素の付加を促進するアニールを３０分〜２時間程
度行うアニール方法はきわめて有効である。

尚、不純物をドープした非単結晶シリコン層として、非
晶質シリコンでなく微結晶シリコンをプラズマＣＶＤ法
等で形成する方法も有効である。

微結晶シリコンをプラズマＣＶＤで形成する場合は基板
温度を３５０℃〜４００℃程度と高めにし、Ｓ　Ｉ　Ｈ
ａ／　Ｈ２流量比を低めにして、ｒｆパワーを高めにす
ることで、容易に形成できる。該半導体層に微結晶シリ
コンを用いた場合は、多結晶化しなくても、十分抵抗率
が偉いため、上述のアニルの際、５５０℃〜６５０℃程
度の高温のアニルを省くことも可能となる。従って、３
００℃〜４５０°Ｃ程度のアニールを３０分〜２時間程
度行うだけで、十分な水素化が成される。

第１図（ｅ）は、チャンネル領域を成す非単結晶シリコ
ン層１０４及びソースドレイン領域を成す非単結晶シリ
コン層１０５及びＴｉ、Ｍｏ、Ｃｒ等で形成されたキャ
ップ層１０６を所定のパターンにエツチングし、続いて
、配線材の導電膜（ＡＩ、Ｃｒ、ＩＴ○等）を１０００
人〜１μｍ程度スパッタ法等で成膜し、ソース電、極１
１０、ドレイン電極１０９を形成し、該キャップ層１０
６及び該非単結晶層１０５をパターン形成し、ソース領
域１０８及びドレイン領域１０７を形成する工程である
。

第１図（ｆ）は、ＣＶＤ法、プラズマＣＶＤ法、スパッ
タ法等により、パッシベーションＭ１１１を成膜する工
程である。パッシベーション層には窒化シリコン膜のほ
か酸化シリコン膜等でもよい。又、シリケイト等の無機
系ＳＯＧ　（スピンオングラス）シリコーン等の有機系
ＳＯＧを用いてもよい。

特に、シリコーン等の有機系ＳＯＧは塗布後の熱処理に
よる応力の発生が小さく、大面遭に渡りクラック等の欠
陥の無い良質のパッシベーション層を形成できる。

第１図に示した製造方法で形成したｐｏｌｙ−５ｉＴＦ
Ｔの電界効果移動度は８０〜１０００ｍ２／Ｖ−ｓ（Ｎ
チャンネル）、３０〜４０ｃｍ’／Ｖ−ｓ（Ｐチャンネ
ル）であり、優れた特性のＴＰＴをガラス基板上に低温
形成することができた。

続いて水素化に伴う閾値電圧制御の問題に関して述べる
。多結晶シリコンＴＰＴを水素化すると、Ｎチャンネル
トランジスタがデプレッション方向にｖｔｈがシフトし
、Ｐチャンネルトランジスタがエンハンスメント方向に
シフトするが、チャンネル領域に１０１５〜１０　”／
　ｅ　ｍ　”程度の不純物をドープすることで、ｖｔｈ
を制御することができる。例えば、第１図において、　
（１）イオンインプラ法等でＢ（ボロン）等の不純物を
１０１１〜１０　”　／　ｃ　ｍ　２程度のドーズ量で
打ち込む等の方法。

（２）チャンネル領域を成す非単結晶シリコン層成膜時
に、１０　”〜１０　”／　ｅ　ｍ　”程度の不純物を
ドープする方法。　（プラズマＣＶＤ法で成膜する場合
を例にとると、成膜ガスとしてＳｉＨ４、Ｈ２、Ｂ２Ｈ
６等を用いることで容易に形成できる）等がある。特に
、ドーズ量が前述の値程度であれば、Ｐチャンネルトラ
ンジスタ、Ｎチャンネルトランジスタ共オフ電流が最小
になるように、Ｖｔｈを制御することができる。従って
、０ＭＯ３型のＴＰＴ素子を形成する場合においてもＰ
　ｃ　ｈ。

Ｎｃｈを選択的にチャンネルドープせずに、全面を同一
の工程でチャンネルドープすることもできる。また、前
述の様に、ゲート電極として、従来の熱拡散法によるＮ
”ｐｏｌｙ−ｓｉを用いる代わりに、固相成長法等で形
成したＰ″ｐｏｌｙ−３ｉを用いることで、チャンネル
ドープを行わずに、ｖｔｈを制御することもできる。

次に、従来の水素プラズマ処理で多発したプラズマ損傷
による不良が、本発明の水素化では、全く発生しない理
由に関して述べる。

水素プラズマ処理で発生するダメージの原因は、今のと
ころ明らかではないが、プラズマ雰囲気中に浸されたこ
とにより、チャージアップが起こり、ゲート膜に電圧が
加わった状態になる。更に、基板温度が３００°Ｃ程度
と比較的高いため、−一種のＢＴ　（Ｂｉａｓ−Ｔｅｍ
ｐｅｒａｔｕｒｅ）ストレスが加わり、水素プラズマ時
間も１〜２時間程度と長いために、ＴＰＴの不良が生じ
たとするモデルが現象をよく説明する。

一方、本発明の水素化の方法では、非晶質シリコンをプ
ラズマＣＶＤ法で形成し、アニールによって非晶質シリ
コンから脱離した水素原子によって水素化を行っている
。従って、非晶質シリコン成膜時に上述のようなりＴス
トレスが加わらなければ、ダメージが発生しなくなる。

実際、非晶質シリコンをプラズマＣＶＤ法で成膜しただ
けでは、上述のようなりＴストレスは殆ど加わらず、本
発明で形成したＴＰＴでは、ダメージによる不良を皆無
にすることができた。その理由としては、以下の２点が
考えられる６（１）水素プラズマ処理と非晶質シリコンの成膜では、
高周波のパワーが１桁面度違うため（２０ｃｍ径の・電
極サイズで水素プラズマ処理＝１００〜２００Ｗ、非晶
質シリコンの成膜：　１０〜２０Ｗ）、水素プラズマ処
理程チャージアップが起こりにくい。

（２）水素プラズマ処理では、水素ガスを分解し原子状
水素を供給しながら、熱拡散によって水素原子を多結晶
シリコン層まで拡散させる必要がある。従って、基板温
度を２５０℃〜３５０℃程度の高温に保たなければ、水
素化の効果が激減する。一方、本発明では、原子状水素
の供給とその熱拡散による水素化を、非晶質シリコン成
膜時に行うのではなく、それとは別のアニール工程で行
うため、非晶質シリコン成膜時の基板温度を低温化する
ことが出来る。また、基板温度を低温化（例えば２００
℃以下）したほうが、低温で水素が脱離しやすいため、
本発明では非晶質シリコンの成膜温度を低温化したほう
が望ましい。従って、本発明ではＢＴストレスはより軽
減される。

以上述べたように、本発明を応用すれば、ＯＮ電流が大
きく、ＯＦ　Ｆ　Ｑ流が小さく、サブスレッシュホルド
領域の立ち上がりが急峻で、信頼性の優れた薄膜トラン
ジスタをプラズマ損傷等による不良を皆無にして製造可
能となる。更に、本発明によれば、大面積の基板を水素
化することも容易である上、量産性も向上するという大
きな利点がある。

本発明の応用としては、例えば、非単結晶シリコンを素
子材としたＴＰＴによって構成された液晶表示パネル、
密着型イメージセンサ−ドライバー内蔵型のサーマルヘ
ッド、有機系ＥＬ等を発光素子としたドライバー内蔵型
の光書き込み素子や表示素子、三次元ＩＣ等が考えられ
る１本発明を用いることで、これらの素子の高速、高解
像度化等の高性能化が実現される。更に、実施例で説明
したように、６００℃程度以下の低温プロセスに本発明
を応用することにより、基板として安価なガラスを用い
た大面積で高性能な半導体装置も実現可能となる。

更に、少なくともゲート絶縁膜とチャンネル領域を成す
非単結晶シリコン層をプラズマＣＶＤ法等で真空を破ら
ずに連続形成し、同相成長アニルを行い本発明による方
法で水素化を行うことで、Ｓｉ／ＳｉＯ２界面準位密度
の低い（１〜３×１０”Ｃｍ−２程度）Ｐｏｌｙ−３ｉ
ＴＦＴを再現性良く形成できるようになった。

また、本発明は基本的にａ−８ｉＴＦＴの製造プロセス
に固相成長アニールを付加するだけで、高性能なｐｏｌ
ｙ−３ｉＴＦＴを形成できるという極めて大きな特徴を
有する。従って、基板の大型化（例えば３５ｃｍ角以上
）や製造コストの低減等に対しても大きな効果があるほ
か、ａ−５ｉＴＦＴのラインを兼用して、ｐｏｌｙ−３
ｉＴＦＴを形成することができ、製造ライン新設のため
の新規の巨額な投貸がいらない等のメリットもある。

尚、本発明は第１図の実施例に限定されるものではなく
、チャンネル領域の少なくとも一部が多結晶である絶縁
ゲート型電界効果トランジスタ全てに対して有効である
。また、チャンネル領域の少なくとも一部が微結晶であ
るトランジスタや、スパッタ法や蒸着法等で形成した水
素化が不十分な非晶質半導体がチャンネル領域の一部を
成すトランジスタにおいても本発明は有効である。また
、逆スタガー型のＴＰＴに限らず、トップゲート型のＴ
ＰＴに対しても本発明は有効である。更に、低温プロセ
スばかりでなく、例えば、石英基板を用いた高温プロセ
スや三次元ＩＣ等に対しても本発明は有効である。

また、チャンネル領域が単結晶であっても、再結晶化ま
たは固相成長させたシリコン層に素子を形成する場合、
結晶内に亜粒界等の欠陥を生じ易い。その場合、本発明
に基づく半導体装置の製造方法で、欠陥の終端化を行う
と特性の向上に効果がある。

さらに、ＨＢＴ−（ヘテロバイポーラトランジスタ）等
のへテロ接合界面の欠陥密度の低減に対しても本発明は
有効である。特に、ペテロ接合を形成する二つの半導体
層のうちの少なくとも一方が、非単結晶半導体よりなる
場合は、本発明によるプラズマ処理により、膜中及び界
面の欠陥を同時に低減することが出来る。

また、非単結晶半導体を素子材とした太陽電池・光セン
サやバイポーラトランジスタ、静電誘導トランジスタを
はじめとして本発明は幅広く半導体プロセス全般に応用
す−ることかできる。

［発明の効果］以上述べたように、本発明によればｐｏｌｙ−３ｉＴＦ
Ｔ等のチャンネル領域の少なくとも一部が非単結晶半導
体よりなる絶縁ゲイト型電界効果トランジスタの高性能
化を、プラズマ損傷等による不良もなく簡便な製造プロ
セスで実現できる。

また、本発明は絶縁ゲイト型電界効果トランジスタに限
らず、半導体プロセス全般に渡り広く応用することがで
き、その効果はきわめて大きい。

また本発明によれば、低温プロセスで、電界効果移動度
が高く、界面準位密度が低い、高性能なｐｏｌｙ−３ｉ
ＴＦＴを大面積基板（例えば３５ｃｍ角）上に再現性良
く形成することができる。

従って、走査回路と充電変換素子とを同一基板上に集積
化した密着型イメージセンサに本発明を応用した場合に
は、密着型イメージセンサの長尺化に対して有効である
。従来複数のチップをインラインに接続していたものを
、例えば、Ａ３を１本のチップで形成することも可能と
なる。更に、読み取り速度の高速化、高解像化、高階調
化に対しても大きな効果がある。

また、本発明を液晶表示パネルに応用した場合も、大面
積化、低コスト化が可能となるほか、電界効果移動度の
向上にともなって、ドライバーの内蔵や高解像度化も実
現される。

また、ゲート配線に結晶粒径の大きい多結晶シリコンを
用いることで、ゲート配線抵抗の低減が可能となり、液
晶表示パネルやイメージセンサの大型化に対して、大き
な効果がある。

この他にも、本発明は、ＴＰＴ駆動液晶シャッタアレイ
、ＴＰＴ駆動サーマルヘッド等への応用もまた可能であ
る。また、ＴＰＴへの応用ばかりでなく、３次元ＩＣ等
への応用に対しても、本発明は有効である。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の半導体装置の製造工程
図である。１０１・・・・・絶縁材料０２・・・・・ゲート電極０３・・・・・ゲート絶縁膜０４・・・・・非単結晶シリコン層０５・・・・・不純物をドープした非単結晶シリコン層０６・・・・・キャップ層０７・・・・・ドレイン領域０８・・・・・ソース領域０９・・・・・ドレイン電極ｌＯ・・・・・ソース電極１１・・・・・パッシベーション層以上

Claims

【特許請求の範囲】

（１）絶縁ゲート型電界効果トランジスタのチャンネル
領域の少なくとも一部が非単結晶半導体により構成され
た半導体装置の製造方法において、絶縁材料上にゲート
電極、ゲート絶縁膜、チャンネル領域、ソース・ドレイ
ン領域を成す不純物を含む非単結晶半導体をこの順で形
成し、さらに、該ソース・ドレイン領域を成す不純物を
含む非単結晶半導体上に水素の拡散を防止するキャップ
層を形成し、熱処理等によって該ソース・ドレイン領域
を成す不純物を含む非単結晶半導体中に含まれる水素を
脱離拡散させ、該チャンネル領域を成す非単結晶半導体
を水素化したことを特徴とする半導体装置の製造方法。
（２）前記チャンネル領域を成す非単結晶半導体が多結
晶シリコンより成ることを特徴とする請求項１記載の半
導体装置の製造方法。
（３）前記ソースドレイン領域を成す非単結晶半導体中
に含まれる水素を、熱処理等により、脱離拡散させると
共に、該非単結晶半導体層を多結晶化することを特徴と
する請求項１または請求項２記載の半導体装置の製造方
法。
（４）前記ソースドレイン領域を成す非単結晶半導体を
、プラズマＣＶＤ法で形成したことを特徴とする請求項
１または請求項２または請求項３記載の半導体装置の製
造方法。
（５）前記ゲート絶縁膜及び前記チャンネル領域を、プ
ラズマＣＶＤ法によって、真空を破らずに連続形成した
特徴とする請求項１または請求項２または請求項３また
は請求項４記載の半導体装置の製造方法。
（６）前記キャップ層がＴｉ、Ｍｏ、Ｃｒ等の金属材料
からなることを特徴とする請求項１または請求項２また
は請求項３または請求項４または請求項５記載の半導体
装置の製造方法。
（７）前記キャップ層がＴｉ、Ｍｏ、Ｃｒ等の金属材料
からなり、前記キャップ層の少なくとも一部を、ソース
ドレイン電極とソースドレイン領域の間に挟んだことを
特徴とする請求項６記載の半導体装置の製造方法。