JP2864623B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2864623B2 JP2864623B2 JP4495490A JP4495490A JP2864623B2 JP 2864623 B2 JP2864623 B2 JP 2864623B2 JP 4495490 A JP4495490 A JP 4495490A JP 4495490 A JP4495490 A JP 4495490A JP 2864623 B2 JP2864623 B2 JP 2864623B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- hydrogen
- temperature
- amorphous
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、非単結晶半導体薄膜を用いて作成される半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
［従来の技術］ 非晶質シリコン薄膜、微結晶シリコン薄膜、多結晶シ
リコン薄膜等の非単結晶半導体薄膜には、ダングリング
ボンドが多数存在する。たとえば、多結晶シリコン薄膜
に関しては、結晶粒界に存在するダングリングボンド等
の欠陥が、キャリアに対するトラップ準位となりキャリ
アの伝導に対して障壁として働く。（J.Y.W.Seto,J.App
l.Phys.,46,p5247（1975））。従って、多結晶シリコン
薄膜トランジスタの性能を向上させる為には、前記欠陥
を低減させる必要がある。（J.Appl.Phys.,53（２）,p1
193（1982））。この目的の為に水素による前記欠陥の
終端化が行われており、この様な水素化の方法として
は、水素プラズマ処理法、水素イオン注入法、あるいは
プラズマ窒化膜からの水素の拡散法等が知られている。
リコン薄膜等の非単結晶半導体薄膜には、ダングリング
ボンドが多数存在する。たとえば、多結晶シリコン薄膜
に関しては、結晶粒界に存在するダングリングボンド等
の欠陥が、キャリアに対するトラップ準位となりキャリ
アの伝導に対して障壁として働く。（J.Y.W.Seto,J.App
l.Phys.,46,p5247（1975））。従って、多結晶シリコン
薄膜トランジスタの性能を向上させる為には、前記欠陥
を低減させる必要がある。（J.Appl.Phys.,53（２）,p1
193（1982））。この目的の為に水素による前記欠陥の
終端化が行われており、この様な水素化の方法として
は、水素プラズマ処理法、水素イオン注入法、あるいは
プラズマ窒化膜からの水素の拡散法等が知られている。
［発明が解決しようとする課題］ しかし、従来の水素化の方法では、以下に述べる欠点
があった。（１）水素イオン注入法においては、イオン
注入装置と言う高価な装置を必要とし、数百Å程度の多
結晶シリコン層に制御性良く水素を打ち込むことが困難
である等の欠点がある。（２）プラズマ窒化膜からの水
素の拡散法においては、水素の供給が不十分であるため
に、水素プラズマ処理と比べて特性が十分向上しない等
の欠点がある。（３）水素プラズマ処理法においては、
特性の向上という点では優れているが、プラズマダメー
ジによるゲート耐圧不良、閾値電圧（Vth）のシフト等
の不良が多発する等の欠点がある。
があった。（１）水素イオン注入法においては、イオン
注入装置と言う高価な装置を必要とし、数百Å程度の多
結晶シリコン層に制御性良く水素を打ち込むことが困難
である等の欠点がある。（２）プラズマ窒化膜からの水
素の拡散法においては、水素の供給が不十分であるため
に、水素プラズマ処理と比べて特性が十分向上しない等
の欠点がある。（３）水素プラズマ処理法においては、
特性の向上という点では優れているが、プラズマダメー
ジによるゲート耐圧不良、閾値電圧（Vth）のシフト等
の不良が多発する等の欠点がある。
そこで、本発明は水素化によるTFT特性向上の効果を
確保しつつ、前述の問題を解決した半導体装置の製造方
法を提供することを目的とする。
確保しつつ、前述の問題を解決した半導体装置の製造方
法を提供することを目的とする。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、以下の特徴を有す
る。
る。
本発明の半導体装置の製造方法は、基板上にソース・
ドレイン領域と、該ソース・ドレイン領域の間に形成さ
れた非単結晶半導体よりなるチャネル領域と、該チャネ
ル領域にゲート絶縁膜を介して対向配置されたゲート電
極とを有する薄膜トランジスタを形成する工程と、 該薄膜トランジスタ上に非晶質薄膜を形成する工程
と、該非晶質薄膜上に水素の拡散係数が非晶質二酸化珪
素よりも小さい物質からなる層を形成する工程と、 該非晶質薄膜に熱処理を施して水素を脱離、拡散させ
る工程とを有し、 前記熱処理工程において、水素の脱離開始後の昇温速
度を５℃／分より小さくすることを特徴とする。
ドレイン領域と、該ソース・ドレイン領域の間に形成さ
れた非単結晶半導体よりなるチャネル領域と、該チャネ
ル領域にゲート絶縁膜を介して対向配置されたゲート電
極とを有する薄膜トランジスタを形成する工程と、 該薄膜トランジスタ上に非晶質薄膜を形成する工程
と、該非晶質薄膜上に水素の拡散係数が非晶質二酸化珪
素よりも小さい物質からなる層を形成する工程と、 該非晶質薄膜に熱処理を施して水素を脱離、拡散させ
る工程とを有し、 前記熱処理工程において、水素の脱離開始後の昇温速
度を５℃／分より小さくすることを特徴とする。
本発明は、前記熱処理工程の熱処理温度が300℃〜500
℃であることを特徴とする。
℃であることを特徴とする。
本発明は前記非晶質薄膜をプラズマCVD法で形成した
ことを特徴とする。
ことを特徴とする。
本発明は前記非晶質薄膜上に水素の拡散係数が非晶質
二酸化珪素よりも小さい物質からなる前記層は、300オ
ングストローム〜１μｍの厚さを有し、Cr、Mo、Alのい
ずれかからなることを特徴とする。
二酸化珪素よりも小さい物質からなる前記層は、300オ
ングストローム〜１μｍの厚さを有し、Cr、Mo、Alのい
ずれかからなることを特徴とする。
本発明は前記非晶質薄膜上に水素の拡散係数が非晶質
二酸化珪素よりも小さい物質からなる前記層は、1000オ
ングストローム〜１μｍの厚さを有する非晶質窒化珪素
からなることを特徴とする。
二酸化珪素よりも小さい物質からなる前記層は、1000オ
ングストローム〜１μｍの厚さを有する非晶質窒化珪素
からなることを特徴とする。
［実施例］ 本発明の実施例を、第１図の本発明における薄膜トラ
ンジスタの工程図にしたがって説明する。第１図（ａ）
は、ガラス、石英等の絶縁性非晶質基若しくはSiO2等の
絶縁性非晶質材料等の絶縁性非晶質材料１−１上に、多
結晶シリコン等の非単結晶シリコン薄膜１−２を堆積さ
せ、その後ホトリソグラフィ法により該非単結晶シリコ
ン薄膜をパターン形成する工程である。該非単結晶シリ
コン薄膜の形成方法としては以下に述べるような方法が
ある。
ンジスタの工程図にしたがって説明する。第１図（ａ）
は、ガラス、石英等の絶縁性非晶質基若しくはSiO2等の
絶縁性非晶質材料等の絶縁性非晶質材料１−１上に、多
結晶シリコン等の非単結晶シリコン薄膜１−２を堆積さ
せ、その後ホトリソグラフィ法により該非単結晶シリコ
ン薄膜をパターン形成する工程である。該非単結晶シリ
コン薄膜の形成方法としては以下に述べるような方法が
ある。
（１）減圧CVD法で580℃〜650℃程度で多結晶シリコン
薄膜を堆積させる。
薄膜を堆積させる。
（２）EB（Electron Beam）蒸着法、スパッタ法、プラ
ズマCVD法等で非晶質シリコン薄膜を堆積後、550℃〜65
0℃程度で２〜70時間程度、固相成長アニールを行い、
粒径１〜２μｍ以上の大粒径の多結晶シリコン薄膜を形
成する。
ズマCVD法等で非晶質シリコン薄膜を堆積後、550℃〜65
0℃程度で２〜70時間程度、固相成長アニールを行い、
粒径１〜２μｍ以上の大粒径の多結晶シリコン薄膜を形
成する。
（３）減圧CVD法等で多結晶シリコン薄膜を堆積後、イ
オンインプラ法により、Si等を打ち込み、該多結晶シリ
コン薄膜を非晶質化した後、550℃〜650℃程度で固相成
長アニールを行い、粒径１〜２μｍ程度の大粒径多結晶
シリコン薄膜を形成する。
オンインプラ法により、Si等を打ち込み、該多結晶シリ
コン薄膜を非晶質化した後、550℃〜650℃程度で固相成
長アニールを行い、粒径１〜２μｍ程度の大粒径多結晶
シリコン薄膜を形成する。
尚、上述の方法で多結晶シリコンを形成した場合、結
晶化度が100％に近い、文字通りの多結晶シリコンとな
る場合と、結晶化度が50％程度〜90％程度の多結晶シリ
コンとなる場合がある。この場合、後者は多結晶シリコ
ンと呼ぶよりも微結晶シリコンと呼ぶ方がふさわしいか
も知れないが、本特許では、特に断わりが無い場合は、
両者を含めて多結晶シリコンと呼ぶことにする。また、
非単結晶性のシリコン薄膜１−２としては、上述の多結
晶シリコン薄膜以外にも、微結晶シリコンや非晶質シリ
コン薄膜を用いてもよい。
晶化度が100％に近い、文字通りの多結晶シリコンとな
る場合と、結晶化度が50％程度〜90％程度の多結晶シリ
コンとなる場合がある。この場合、後者は多結晶シリコ
ンと呼ぶよりも微結晶シリコンと呼ぶ方がふさわしいか
も知れないが、本特許では、特に断わりが無い場合は、
両者を含めて多結晶シリコンと呼ぶことにする。また、
非単結晶性のシリコン薄膜１−２としては、上述の多結
晶シリコン薄膜以外にも、微結晶シリコンや非晶質シリ
コン薄膜を用いてもよい。
次に第１図（ｂ）に示すように熱酸化法等によりゲー
ト酸化膜１−４を形成する。ドライ酸化法を用いれば酸
素雰囲気で約1150℃の熱処理によって、絶縁耐圧の高い
良質のゲート酸化膜を得ることができる。ウエット酸化
法を用いれば900℃程度の低温でも酸化膜が形成される
が、ドライ酸化法で形成された膜に比べれば絶縁耐圧は
低く、膜質は劣る。前記非単結晶シリコ薄膜１−２とし
て多結晶シリコンを用いた場合は、この熱酸化工程で熱
処理による結晶成長が進み、結晶化度が向上し、結晶粒
径が拡大する。前記非単結晶シリコン薄膜１−２として
非晶質シリコン薄膜若しくは微結晶シリコン薄膜を用い
た場合にも、熱酸化工程で前記結晶粒径は5000Åから数
μｍの大きさの多結晶シリコンに結晶成長する。尚、ゲ
ート酸化膜の形成方法としては、上述の熱酸化法に限ら
ず、（１）CVD法、プラズマCVD法、ECR−PCVD法、光CVD
法、スパッタ法等でSiO2膜を形成する。（２）プラズマ
酸化法等で低温酸化する。等の方法もある。これらの方
法は、プロセスの温度を600℃程度以下の低温にできる
ため、基板として、安価なガラス基板を用いることがで
きる。
ト酸化膜１−４を形成する。ドライ酸化法を用いれば酸
素雰囲気で約1150℃の熱処理によって、絶縁耐圧の高い
良質のゲート酸化膜を得ることができる。ウエット酸化
法を用いれば900℃程度の低温でも酸化膜が形成される
が、ドライ酸化法で形成された膜に比べれば絶縁耐圧は
低く、膜質は劣る。前記非単結晶シリコ薄膜１−２とし
て多結晶シリコンを用いた場合は、この熱酸化工程で熱
処理による結晶成長が進み、結晶化度が向上し、結晶粒
径が拡大する。前記非単結晶シリコン薄膜１−２として
非晶質シリコン薄膜若しくは微結晶シリコン薄膜を用い
た場合にも、熱酸化工程で前記結晶粒径は5000Åから数
μｍの大きさの多結晶シリコンに結晶成長する。尚、ゲ
ート酸化膜の形成方法としては、上述の熱酸化法に限ら
ず、（１）CVD法、プラズマCVD法、ECR−PCVD法、光CVD
法、スパッタ法等でSiO2膜を形成する。（２）プラズマ
酸化法等で低温酸化する。等の方法もある。これらの方
法は、プロセスの温度を600℃程度以下の低温にできる
ため、基板として、安価なガラス基板を用いることがで
きる。
次に第１図（ｃ）に示すようにゲート電極１−５を形
成する。該ゲート電極材料には、一般的に多結晶シリコ
ンが用いられている。該多結晶シリコン層の形成方法と
しては、（１）減圧CVD法で多結晶シリコンを形成し、
オキシ塩化リン等を用いた熱拡散法により、N+poly−Si
を形成する方法、（２）プラズマCVD法等で、Ｂ（ボロ
ン）、Ｐ（リン）等の不純物をドープした非晶質シリコ
ン層を形成し、550℃〜650℃程度の固相成長アニールを
２時間程度〜70時間程度行い、該非晶質シリコン層を多
結晶化することで、P+poly−Si、N+poly−Siを形成する
等の方法がある。特に、固相成長法を用いて、ゲート電
極を形成した場合は、結晶粒径１〜２μｍ以上の結晶粒
を含む大粒径の多結晶シリコンが形成できるため、熱拡
散法を用いた場合よりも、低抵抗の多結晶シリコンを形
成することが出来るという利点がある。更に、ゲート電
極として、P+poly−Siを用いた場合は、チャンネルイオ
ンインプラを省くことが出来るという利点もあるが、詳
細は後述する。続いて該ゲート電極１−５をマスクとし
て不純物元素をイオン注入して、ソース領域１−６及び
ドレイン領域１−７を形成する。前記不純物元素として
は、リン、ヒ素あるいはボロン等が用いられている。
成する。該ゲート電極材料には、一般的に多結晶シリコ
ンが用いられている。該多結晶シリコン層の形成方法と
しては、（１）減圧CVD法で多結晶シリコンを形成し、
オキシ塩化リン等を用いた熱拡散法により、N+poly−Si
を形成する方法、（２）プラズマCVD法等で、Ｂ（ボロ
ン）、Ｐ（リン）等の不純物をドープした非晶質シリコ
ン層を形成し、550℃〜650℃程度の固相成長アニールを
２時間程度〜70時間程度行い、該非晶質シリコン層を多
結晶化することで、P+poly−Si、N+poly−Siを形成する
等の方法がある。特に、固相成長法を用いて、ゲート電
極を形成した場合は、結晶粒径１〜２μｍ以上の結晶粒
を含む大粒径の多結晶シリコンが形成できるため、熱拡
散法を用いた場合よりも、低抵抗の多結晶シリコンを形
成することが出来るという利点がある。更に、ゲート電
極として、P+poly−Siを用いた場合は、チャンネルイオ
ンインプラを省くことが出来るという利点もあるが、詳
細は後述する。続いて該ゲート電極１−５をマスクとし
て不純物元素をイオン注入して、ソース領域１−６及び
ドレイン領域１−７を形成する。前記不純物元素として
は、リン、ヒ素あるいはボロン等が用いられている。
次に第１図（ｄ）に示すように層間絶縁膜１−８を堆
積させる。続いて、前記ソース領域１−６及びドレイン
領域１−７の不純物活性化と、前記層間絶縁膜１−８の
緻密化の目的で600℃〜1000℃程度の熱処理を行う。
積させる。続いて、前記ソース領域１−６及びドレイン
領域１−７の不純物活性化と、前記層間絶縁膜１−８の
緻密化の目的で600℃〜1000℃程度の熱処理を行う。
次に第１図（ｅ）に示すように非晶質シリコン膜１−
９をプラズマCVD法等の方法で堆積させる。この際、非
晶質シリコン薄膜中には10％程度の水素が含まれてい
る。装置としては、通常のプラズマCVD装置を利用して
行うことが出来る。反応室の中に基板をセットし、該反
応室中にモノシランガス、若しくはモノシランガスを水
素ガス若しくはアルゴンガス等で希釈したガスを導入す
る。内圧は0.3〜2Torr程度とする。13.56MHzの高周波パ
ワーを印加し、上述のガスを分解し、基板上に水素化ア
モルファスシリコン（ａ−Si:H）を500Å〜１μｍ程度
形成する。基板温度は、室温〜350℃程度であるが、低
温のアニールによって、効率よく水素が脱離する点か
ら、200℃以下が特に望ましい。
９をプラズマCVD法等の方法で堆積させる。この際、非
晶質シリコン薄膜中には10％程度の水素が含まれてい
る。装置としては、通常のプラズマCVD装置を利用して
行うことが出来る。反応室の中に基板をセットし、該反
応室中にモノシランガス、若しくはモノシランガスを水
素ガス若しくはアルゴンガス等で希釈したガスを導入す
る。内圧は0.3〜2Torr程度とする。13.56MHzの高周波パ
ワーを印加し、上述のガスを分解し、基板上に水素化ア
モルファスシリコン（ａ−Si:H）を500Å〜１μｍ程度
形成する。基板温度は、室温〜350℃程度であるが、低
温のアニールによって、効率よく水素が脱離する点か
ら、200℃以下が特に望ましい。
続いて、第１図（ｆ）に示すように、該非晶質シリコ
ン膜１−９上にキャップ層１−10を形成し、300℃〜500
℃程度の温度で水素化アニールを施す。アニール時間は
30分〜５時間程度である。このアニールによって、非晶
質シリコンから原子状の水素が脱離し、層間絶縁膜、ゲ
ート電極中を拡散し、多結晶シリコンの結晶粒界に存在
するダングリングボンドを終端化する。尚、キャップ層
１−10としては、非晶質シリコンから発生する水素が拡
散しにくい材料が望ましい。例えば、（１）Cr、Mo、Al
等の金属薄膜をスパッタ法、蒸着法等で300Å〜１μｍ
程度形成する方法、（２）非晶質窒化珪素（ａ−SiNX）
を1000Å〜１μｍ程度形成する方法が特に望ましい。
尚、キャップ層の材質は上記材料に限らず非晶質二酸化
珪素（SiO2）よりも水素が拡散しにくい（拡散係数が小
さい）材料である点が重要である。
ン膜１−９上にキャップ層１−10を形成し、300℃〜500
℃程度の温度で水素化アニールを施す。アニール時間は
30分〜５時間程度である。このアニールによって、非晶
質シリコンから原子状の水素が脱離し、層間絶縁膜、ゲ
ート電極中を拡散し、多結晶シリコンの結晶粒界に存在
するダングリングボンドを終端化する。尚、キャップ層
１−10としては、非晶質シリコンから発生する水素が拡
散しにくい材料が望ましい。例えば、（１）Cr、Mo、Al
等の金属薄膜をスパッタ法、蒸着法等で300Å〜１μｍ
程度形成する方法、（２）非晶質窒化珪素（ａ−SiNX）
を1000Å〜１μｍ程度形成する方法が特に望ましい。
尚、キャップ層の材質は上記材料に限らず非晶質二酸化
珪素（SiO2）よりも水素が拡散しにくい（拡散係数が小
さい）材料である点が重要である。
続いて、所定の水素化アニール温度までの昇温方法に
ついて述べる。非晶質シリコン上に水素拡散防止用のキ
ャップ層を形成してあるため水素化アニールの方法を最
適化しないと、水素の急激な脱離に伴う非晶質シリコン
層の剥離やピンホール等の欠陥発生等の問題を生ずる。
そこで、水素化アニールの条件、特に、所定の水素化ア
ニール温度までの昇温方法は重要である。第２図は本発
明の実施例における昇温方法の模式図の一例である。第
２図において、（ａ）は所定の温度に保たれたアニール
炉に試料を挿入し、所定の水素化アニール温度（T1）ま
で所定の昇温速度で昇温して、所定の水素化アニール温
度（T1）でアニールする場合を示す。昇温速度は、５℃
／分より遅い方が水素の脱離に伴う欠陥の発生や膜の剥
離が抑制され望ましい。尚、昇温速度は常に一定である
必要はなく、上述の値の範囲で変動しても無論構わな
い。尚、T1は、前述の通り300℃〜500℃程度が望まし
い。特に、350℃〜400℃程度が、非晶質シリコンからの
水素の脱離と脱離した水素の拡散が効率よく成され、更
に多結晶シリコンのダングリングボンドへの水素付加の
効率も良いため、特に望ましい。又、400℃〜500℃程度
以上のアニール温度では、非晶質シリコンからの水素の
脱離と脱離した水素の拡散は上述の温度よりも更に効率
的に起こるが、多結晶シリコンのダングリングボンドへ
の水素付加の効率が低下する（水素の付加と脱離が同時
に起こるようになるため）。そこで、一旦400℃〜500℃
程度若しくはそれ以上の温度まで昇温し、10分〜１時間
程度アニールを行い、水素の脱離と拡散を促進した後、
400℃程度以下まで冷却し、多結晶シリコンのダングリ
ングボンド等の欠陥への水素の付加を促進するアニール
を30分〜２時間程度行うアニール方法はきわめて有効で
ある。第２図（ｂ）は所定の温度（T2）まで所定の昇温
速度で昇温し、続いて、水素化アニール温度である所定
の温度（T1）まで昇温速度を遅くして昇温する場合を示
す。昇温速度をT2の前後で変える理由は、前述のように
250℃〜300℃程度（プラズマCVD法による成膜時の基板
温度が低く、室温程度で成膜した膜は150℃程度から水
素が脱離する場合がある。）より高い温度で膜中より水
素の脱離が始まるため、その前後で昇温速度を変え、水
素の脱離が始まった後は、昇温速度を５℃／分よりも遅
くして、欠陥の発生や膜の剥離を抑制するためである。
従って、T2は200℃〜350℃程度にするのが望ましい。
（基板温度が低く、室温付近で成膜した膜の場合は、T2
は100℃〜150℃程度が望ましい。）尚、T2までは昇温速
度を５℃／分よりも早くしてよく、昇温時間の短縮にも
なる。また、第２図（ａ）の場合と同様に、昇温速度は
常に一定である必要はない。また、T2の前後での昇温速
度の変化もステップ的である必要はなく徐々に昇温速度
を変えてもよい。また昇温速度を変える温度（T2）は複
数あってもよい。第２図（ｃ）は所定の温度（T2）まで
昇温した後、T2で所定の時間保持し、続いて水素化アニ
ール温度である所定の温度T1まで昇温する場合を示す。
アニール温度より低い温度で所定時間（例えば20分〜20
時間程度）保持することで水素をよりゆっくり抜くこと
ができ、欠陥の発生や膜の剥離を抑制することができ
る。T2は250℃〜350℃程度が望ましい。（基板温度が低
く、室温付近で成膜した膜の場合は、T2は150℃〜200℃
程度が望ましい。）尚、所定の温度（T2）は一定に保つ
必要はない。例えば５℃／分よりも遅い昇温速度でゆっ
くり昇温させてもよい。また所定の温度に保持する温度
（T2）は複数あってもよい。例えば250℃程度で一旦保
持した後で350℃程度で再び保持する等の方法もあり、
欠陥の発生や膜の剥離をより抑制することができる。
尚、第２図（ａ）〜（ｃ）の内の複数を組み合わせて用
いることで、より欠陥の発生や膜の剥離を抑制すること
も可能である。また、第２図（ａ）〜（ｃ）は本実施例
の一例であり、本発明はこれに限定されるものではな
い。
ついて述べる。非晶質シリコン上に水素拡散防止用のキ
ャップ層を形成してあるため水素化アニールの方法を最
適化しないと、水素の急激な脱離に伴う非晶質シリコン
層の剥離やピンホール等の欠陥発生等の問題を生ずる。
そこで、水素化アニールの条件、特に、所定の水素化ア
ニール温度までの昇温方法は重要である。第２図は本発
明の実施例における昇温方法の模式図の一例である。第
２図において、（ａ）は所定の温度に保たれたアニール
炉に試料を挿入し、所定の水素化アニール温度（T1）ま
で所定の昇温速度で昇温して、所定の水素化アニール温
度（T1）でアニールする場合を示す。昇温速度は、５℃
／分より遅い方が水素の脱離に伴う欠陥の発生や膜の剥
離が抑制され望ましい。尚、昇温速度は常に一定である
必要はなく、上述の値の範囲で変動しても無論構わな
い。尚、T1は、前述の通り300℃〜500℃程度が望まし
い。特に、350℃〜400℃程度が、非晶質シリコンからの
水素の脱離と脱離した水素の拡散が効率よく成され、更
に多結晶シリコンのダングリングボンドへの水素付加の
効率も良いため、特に望ましい。又、400℃〜500℃程度
以上のアニール温度では、非晶質シリコンからの水素の
脱離と脱離した水素の拡散は上述の温度よりも更に効率
的に起こるが、多結晶シリコンのダングリングボンドへ
の水素付加の効率が低下する（水素の付加と脱離が同時
に起こるようになるため）。そこで、一旦400℃〜500℃
程度若しくはそれ以上の温度まで昇温し、10分〜１時間
程度アニールを行い、水素の脱離と拡散を促進した後、
400℃程度以下まで冷却し、多結晶シリコンのダングリ
ングボンド等の欠陥への水素の付加を促進するアニール
を30分〜２時間程度行うアニール方法はきわめて有効で
ある。第２図（ｂ）は所定の温度（T2）まで所定の昇温
速度で昇温し、続いて、水素化アニール温度である所定
の温度（T1）まで昇温速度を遅くして昇温する場合を示
す。昇温速度をT2の前後で変える理由は、前述のように
250℃〜300℃程度（プラズマCVD法による成膜時の基板
温度が低く、室温程度で成膜した膜は150℃程度から水
素が脱離する場合がある。）より高い温度で膜中より水
素の脱離が始まるため、その前後で昇温速度を変え、水
素の脱離が始まった後は、昇温速度を５℃／分よりも遅
くして、欠陥の発生や膜の剥離を抑制するためである。
従って、T2は200℃〜350℃程度にするのが望ましい。
（基板温度が低く、室温付近で成膜した膜の場合は、T2
は100℃〜150℃程度が望ましい。）尚、T2までは昇温速
度を５℃／分よりも早くしてよく、昇温時間の短縮にも
なる。また、第２図（ａ）の場合と同様に、昇温速度は
常に一定である必要はない。また、T2の前後での昇温速
度の変化もステップ的である必要はなく徐々に昇温速度
を変えてもよい。また昇温速度を変える温度（T2）は複
数あってもよい。第２図（ｃ）は所定の温度（T2）まで
昇温した後、T2で所定の時間保持し、続いて水素化アニ
ール温度である所定の温度T1まで昇温する場合を示す。
アニール温度より低い温度で所定時間（例えば20分〜20
時間程度）保持することで水素をよりゆっくり抜くこと
ができ、欠陥の発生や膜の剥離を抑制することができ
る。T2は250℃〜350℃程度が望ましい。（基板温度が低
く、室温付近で成膜した膜の場合は、T2は150℃〜200℃
程度が望ましい。）尚、所定の温度（T2）は一定に保つ
必要はない。例えば５℃／分よりも遅い昇温速度でゆっ
くり昇温させてもよい。また所定の温度に保持する温度
（T2）は複数あってもよい。例えば250℃程度で一旦保
持した後で350℃程度で再び保持する等の方法もあり、
欠陥の発生や膜の剥離をより抑制することができる。
尚、第２図（ａ）〜（ｃ）の内の複数を組み合わせて用
いることで、より欠陥の発生や膜の剥離を抑制すること
も可能である。また、第２図（ａ）〜（ｃ）は本実施例
の一例であり、本発明はこれに限定されるものではな
い。
続いて、第１図（ｇ）に示すように、前記キャップ層
１−10及び非晶質シリコン層１−９をエッチング除去し
た後、ソース領域及びドレイン領域のコンタクト電極１
−11を形成すれば薄膜トランジスタが完成する。該コン
タクト電極材料としてはAlやCrやNi等の金属材料を用い
る。
１−10及び非晶質シリコン層１−９をエッチング除去し
た後、ソース領域及びドレイン領域のコンタクト電極１
−11を形成すれば薄膜トランジスタが完成する。該コン
タクト電極材料としてはAlやCrやNi等の金属材料を用い
る。
本発明により形成した多結晶シリコンTFT（poly−Si
TFT）の電界効果移動度はＮチャンネルで50cm2/V・ｓ
（LPCVD法590℃で多結晶シリコンを形成した場合）〜16
0cm2/V・ｓ（プラズマCVD法で形成した非晶質シリコン
を600℃で約17時間固相成長させた場合）となり、水素
ガス雰囲気中でアニールしただけの場合（〜10cm2/V・
ｓ）と比べて大幅な特性向上がなされた。
TFT）の電界効果移動度はＮチャンネルで50cm2/V・ｓ
（LPCVD法590℃で多結晶シリコンを形成した場合）〜16
0cm2/V・ｓ（プラズマCVD法で形成した非晶質シリコン
を600℃で約17時間固相成長させた場合）となり、水素
ガス雰囲気中でアニールしただけの場合（〜10cm2/V・
ｓ）と比べて大幅な特性向上がなされた。
続いて水素化に伴う閾値電圧制御の問題に関して述べ
る。多結晶シリコンTFTを水素化すると、Ｎチャンネル
トランジスタがデプレッション方向にVthがシフトし、
Ｐチャンネルトランジスタがエンハンスメント方向にシ
フトするが、チャンネル領域に1015〜1019/cm3程度の不
純物をドープすることで、Vthを制御することができ
る。例えば、第１図において、ゲート電極を形成する前
に、イオンインプラ法等でＢ（ボロン）等の不純物を10
11〜1013/cm2程度のドーズ量で打ち込む等の方法があ
る。特に、ドーズ量が前述の値程度であれば、Ｐチャン
ネルトランジスタ、Ｎチャンネルトランジスタ共オフ電
流が最小になるように、Vthを制御することができる。
従って、CMOS型のTFT素子を形成する場合においてもPc
h,Nchを選択的にチャンネルドープせずに、全面を同一
の工程でチャンネルドープすることもできる。また、前
述の様に、ゲート電極として、従来の熱拡散法によるN+
poly−Siを用いる代わりに、固相成長法等で形成したP+
poly−Siを用いることで、チャンネルイオンインプラを
用いずに、Vthを制御することもできる。
る。多結晶シリコンTFTを水素化すると、Ｎチャンネル
トランジスタがデプレッション方向にVthがシフトし、
Ｐチャンネルトランジスタがエンハンスメント方向にシ
フトするが、チャンネル領域に1015〜1019/cm3程度の不
純物をドープすることで、Vthを制御することができ
る。例えば、第１図において、ゲート電極を形成する前
に、イオンインプラ法等でＢ（ボロン）等の不純物を10
11〜1013/cm2程度のドーズ量で打ち込む等の方法があ
る。特に、ドーズ量が前述の値程度であれば、Ｐチャン
ネルトランジスタ、Ｎチャンネルトランジスタ共オフ電
流が最小になるように、Vthを制御することができる。
従って、CMOS型のTFT素子を形成する場合においてもPc
h,Nchを選択的にチャンネルドープせずに、全面を同一
の工程でチャンネルドープすることもできる。また、前
述の様に、ゲート電極として、従来の熱拡散法によるN+
poly−Siを用いる代わりに、固相成長法等で形成したP+
poly−Siを用いることで、チャンネルイオンインプラを
用いずに、Vthを制御することもできる。
次に、従来の水素プラズマ処理で多発したプラズマ損
傷による不良が、本発明の水素化では、全く発生しない
理由に関して述べる。
傷による不良が、本発明の水素化では、全く発生しない
理由に関して述べる。
水素プラズマ処理で発生するダメージの原因は、今の
ところ明らかではないが、プラズマ雰囲気中に浸された
ことにより、チャージアップが起こり、ゲート膜に電圧
が加わった状態になる。更に、基板温度が300℃程度と
比較的高いため、一種のBT（Bias−Temperature）スト
レスが加わり、水素プラズマ時間も１〜２時間程度と長
いために、TFTの不良が生じたとするモデルが現象をよ
く説明する。
ところ明らかではないが、プラズマ雰囲気中に浸された
ことにより、チャージアップが起こり、ゲート膜に電圧
が加わった状態になる。更に、基板温度が300℃程度と
比較的高いため、一種のBT（Bias−Temperature）スト
レスが加わり、水素プラズマ時間も１〜２時間程度と長
いために、TFTの不良が生じたとするモデルが現象をよ
く説明する。
一方、本発明の水素化の方法では、非晶質シリコンを
プラズマCVD法で形成し、アニールによって非晶質シリ
コンから脱離した水素原子によって水素化を行ってい
る。従って、非晶質シリコン成膜時に上述のようなBTス
トレスが加わらなければ、ダメージが発生しなくなる。
実際、非晶質シリコンをプラズマCVD法で成膜しただけ
では、上述のようなBTストレスは殆ど加わらず、本発明
で形成したTFTでは、ダメージによる不良を皆無にする
ことができた。その理由としては、以下の２点が考えら
れる。
プラズマCVD法で形成し、アニールによって非晶質シリ
コンから脱離した水素原子によって水素化を行ってい
る。従って、非晶質シリコン成膜時に上述のようなBTス
トレスが加わらなければ、ダメージが発生しなくなる。
実際、非晶質シリコンをプラズマCVD法で成膜しただけ
では、上述のようなBTストレスは殆ど加わらず、本発明
で形成したTFTでは、ダメージによる不良を皆無にする
ことができた。その理由としては、以下の２点が考えら
れる。
（１）水素プラズマ処理と非晶質シリコンの成膜では、
高周波のパワーが１桁程度違うため（20cm径の電極サイ
ズで水素プラズマ処理:100〜200W、非晶質シリコンの成
膜:10〜20）、水素プラズマ処理程チャージアップが起
こりにくい。
高周波のパワーが１桁程度違うため（20cm径の電極サイ
ズで水素プラズマ処理:100〜200W、非晶質シリコンの成
膜:10〜20）、水素プラズマ処理程チャージアップが起
こりにくい。
（２）水素プラズマ処理では、水素ガスを分解し原子状
水素を供給しながら、熱拡散によって水素原子を多結晶
シリコン層まで拡散させる必要がある。従って、基板温
度を250℃〜350℃程度の高温に保たなければ、水素化の
効果が激減する。一方、本発明では、原子状水素の供給
とその熱拡散による水素化を、非晶質シリコン成膜時に
行うのではなく、それとは別のアニール工程で行うた
め、非晶質シリコン成膜時の基板温度を低温化すること
が出来る。また、基板温度を低温化（例えば200℃以
下）したほうが、低温で水素が脱離しやすいため、本発
明では非晶質シリコンの成膜温度を低温化したほうが望
ましい。従って、本発明ではBTストレスはより軽減され
る。
水素を供給しながら、熱拡散によって水素原子を多結晶
シリコン層まで拡散させる必要がある。従って、基板温
度を250℃〜350℃程度の高温に保たなければ、水素化の
効果が激減する。一方、本発明では、原子状水素の供給
とその熱拡散による水素化を、非晶質シリコン成膜時に
行うのではなく、それとは別のアニール工程で行うた
め、非晶質シリコン成膜時の基板温度を低温化すること
が出来る。また、基板温度を低温化（例えば200℃以
下）したほうが、低温で水素が脱離しやすいため、本発
明では非晶質シリコンの成膜温度を低温化したほうが望
ましい。従って、本発明ではBTストレスはより軽減され
る。
以上述べたように、本発明を応用すれば、ON電流が大
きく、OFF電流が小さく、サブスレッシュホルド領域の
立ち上がりが急峻で、信頼性の優れた薄膜トランジスタ
をプラズマ損傷等による不良を皆無にして製造可能とな
る。更に、本発明によれば、大面積の基板を水素化する
ことも容易である上、量産性も向上するという大きな利
点がある。
きく、OFF電流が小さく、サブスレッシュホルド領域の
立ち上がりが急峻で、信頼性の優れた薄膜トランジスタ
をプラズマ損傷等による不良を皆無にして製造可能とな
る。更に、本発明によれば、大面積の基板を水素化する
ことも容易である上、量産性も向上するという大きな利
点がある。
本発明の応用としては、例えば、非単結晶シリコンを
素子材としたTFTによって構成された液晶表示パネル、
密着型イメージセンサー、ドライバー内蔵型のサーマル
ヘッド、有機系EL等を発光素子としたドライバー内蔵型
の光書き込み素子や表示素子、三次元IC等が考えられ
る。本発明を用いることで、これらの素子の高速、高解
像度化等の高性能化が実現される。更に、実施例で説明
したように、600℃程度以下の低温プロセスに本発明を
応用することにより、基板として安価なガラスを用いた
大面積で高性能な半導体装置も実現可能となる。
素子材としたTFTによって構成された液晶表示パネル、
密着型イメージセンサー、ドライバー内蔵型のサーマル
ヘッド、有機系EL等を発光素子としたドライバー内蔵型
の光書き込み素子や表示素子、三次元IC等が考えられ
る。本発明を用いることで、これらの素子の高速、高解
像度化等の高性能化が実現される。更に、実施例で説明
したように、600℃程度以下の低温プロセスに本発明を
応用することにより、基板として安価なガラスを用いた
大面積で高性能な半導体装置も実現可能となる。
尚、第１図では、poly−SiTFT製造工程に本発明を適
用した場合を例としたが、本発明はこれに限定されるも
のではない。本発明は、チャンネル領域の少なくとも一
部が多結晶である絶縁ゲート型電界効果トランジスタ全
てに対して有効である。また、チャンネル領域の少なく
とも一部が微結晶であるトランジスタや、スパッタ法や
蒸着法等で形成した水素化が不十分な非晶質半導体がチ
ャンネル領域の一部を成すトランジスタにおいても本発
明は有効である。
用した場合を例としたが、本発明はこれに限定されるも
のではない。本発明は、チャンネル領域の少なくとも一
部が多結晶である絶縁ゲート型電界効果トランジスタ全
てに対して有効である。また、チャンネル領域の少なく
とも一部が微結晶であるトランジスタや、スパッタ法や
蒸着法等で形成した水素化が不十分な非晶質半導体がチ
ャンネル領域の一部を成すトランジスタにおいても本発
明は有効である。
また、チャンネル領域が単結晶であっても、三次元IC
の様に再結晶化または固相成長させたシリコン層に素子
を形成する場合、結晶内に亜粒界等の欠陥を生じ易い。
その場合、本発明に基づく半導体装置の製造方法で、欠
陥の終端化を行うと特性の向上に効果がある。
の様に再結晶化または固相成長させたシリコン層に素子
を形成する場合、結晶内に亜粒界等の欠陥を生じ易い。
その場合、本発明に基づく半導体装置の製造方法で、欠
陥の終端化を行うと特性の向上に効果がある。
さらに、HBT（ヘテロバイポーラトランジスタ）等の
ヘテロ接合界面の欠陥密度の低減に対しても本発明は有
効である。特に、ヘテロ接合を形成する二つの半導体層
のうちの少なくとも一方が、非単結晶半導体よりなる場
合は、本発明によるプラズマ処理により、膜中及び界面
の欠陥を同時に低減することが出来る。
ヘテロ接合界面の欠陥密度の低減に対しても本発明は有
効である。特に、ヘテロ接合を形成する二つの半導体層
のうちの少なくとも一方が、非単結晶半導体よりなる場
合は、本発明によるプラズマ処理により、膜中及び界面
の欠陥を同時に低減することが出来る。
また、非単結晶半導体を素子材とした太陽電池・光セ
ンサやバイポーラトランジスタ、静電誘導トランジスタ
をはじめとして本発明は幅広く半導体プロセス全般に応
用することができる。
ンサやバイポーラトランジスタ、静電誘導トランジスタ
をはじめとして本発明は幅広く半導体プロセス全般に応
用することができる。
［発明の効果］ 以上述べたように、本発明によればpoly−SiTFT等の
チャンネル領域の少なくとも一部が非単結晶半導体より
なる絶縁ゲイト型電界効果トランジスタの高性能化を、
プラズマ損傷等による不良もなく実現できる。また、本
発明は絶縁ゲイト型電界効果トランジスタに限らず、半
導体プロセス全般に渡り広く応用することができ、その
効果はきわめて大きい。
チャンネル領域の少なくとも一部が非単結晶半導体より
なる絶縁ゲイト型電界効果トランジスタの高性能化を、
プラズマ損傷等による不良もなく実現できる。また、本
発明は絶縁ゲイト型電界効果トランジスタに限らず、半
導体プロセス全般に渡り広く応用することができ、その
効果はきわめて大きい。
第１図（ａ）から（ｇ）は、本発明の実施例における薄
膜トランジスタの工程図である。 第２図（ａ）から（ｃ）は、本発明の実施例における昇
温方法の模式図である。 １−1;絶縁性非晶質材料 １−2;非単結晶シリコン薄膜 １−9;非晶質シリコン層 １−10;キャップ層
膜トランジスタの工程図である。 第２図（ａ）から（ｃ）は、本発明の実施例における昇
温方法の模式図である。 １−1;絶縁性非晶質材料 １−2;非単結晶シリコン薄膜 １−9;非晶質シリコン層 １−10;キャップ層
Claims (5)
- 【請求項１】基板上にソース・ドレイン領域と、該ソー
ス・ドレイン領域の間に形成された非単結晶半導体より
なるチャネル領域と、該チャネル領域にゲート絶縁膜を
介して対向配置されたゲート電極とを有する薄膜トラン
ジスタを形成する工程と、 該薄膜トランジスタ上に非晶質薄膜を形成する工程と、 該非晶質薄膜上に水素の拡散係数が非晶質二酸化珪素よ
りも小さい物質からなる層を形成する工程と、 該非晶質薄膜に熱処理を施して水素を脱離、拡散させる
工程とを有し、 前記熱処理工程において、水素の脱離開始後の昇温速度
を５℃／分より小さくすることを特徴とする半導体装置
の製造方法。 - 【請求項２】前記熱処理工程の熱処理温度が300℃〜500
℃であることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記非晶質薄膜をプラズマCVD法で形成し
たことを特徴とする請求項１又は請求項２記載の半導体
装置の製造方法。 - 【請求項４】前記非晶質薄膜上に水素の拡散係数が非晶
質二酸化珪素よりも小さい物質からなる前記層は、300
オングストローム〜１μｍの厚さを有し、Cr、Mo、Alの
いずれかからなることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項５】前記非晶質薄膜上に水素の拡散係数が非晶
質二酸化珪素よりも小さい物質からなる前記層は、1000
オングストローム〜１μｍの厚さを有する非晶質窒化珪
素からなることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4495490A JP2864623B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4495490A JP2864623B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248434A JPH03248434A (ja) | 1991-11-06 |
| JP2864623B2 true JP2864623B2 (ja) | 1999-03-03 |
Family
ID=12705881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4495490A Expired - Fee Related JP2864623B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864623B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150692A (en) * | 1993-07-13 | 2000-11-21 | Sony Corporation | Thin film semiconductor device for active matrix panel |
| EP0634797B1 (en) * | 1993-07-13 | 1999-09-22 | Sony Corporation | Thin film semiconductor device for active matrix panel and method of manufacturing the same |
| KR100275715B1 (ko) * | 1993-12-28 | 2000-12-15 | 윤종용 | 수소화 효과 증대를 위한 반도체 소자의 제조 방법 |
-
1990
- 1990-02-26 JP JP4495490A patent/JP2864623B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248434A (ja) | 1991-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0608503B1 (en) | A semiconductor device and its manufacturing method | |
| US5970327A (en) | Method of fabricating a thin film transistor | |
| JP2917392B2 (ja) | 半導体装置の製造方法 | |
| JPH03280435A (ja) | 薄膜半導体装置の製造方法 | |
| JP2917388B2 (ja) | 半導体装置の製造方法 | |
| JP2864623B2 (ja) | 半導体装置の製造方法 | |
| JP2874271B2 (ja) | 半導体装置の製造方法 | |
| JPH05198507A (ja) | 半導体作製方法 | |
| JP3186182B2 (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH05275449A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP3203746B2 (ja) | 半導体結晶の成長方法 | |
| JPH04186634A (ja) | 薄膜半導体装置の製造方法 | |
| JPH0714849A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04340724A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03219643A (ja) | 半導体装置の製造方法 | |
| JP2811763B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2987987B2 (ja) | 結晶半導体薄膜の形成方法並びに薄膜トランジスタの製造方法 | |
| JP2976569B2 (ja) | 半導体装置の製造方法 | |
| JP3387510B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JP4031021B2 (ja) | 薄膜トランジスタの作製方法 | |
| Pangal et al. | Thin-film transistors in polycrystalline silicon by blanket and local source/drain hydrogen plasma-seeded crystallization | |
| JP3278237B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3049806B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH0396279A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20081218 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |