JP2565192B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2565192B2 JP2565192B2 JP61184928A JP18492886A JP2565192B2 JP 2565192 B2 JP2565192 B2 JP 2565192B2 JP 61184928 A JP61184928 A JP 61184928A JP 18492886 A JP18492886 A JP 18492886A JP 2565192 B2 JP2565192 B2 JP 2565192B2
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- Japan
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- annealing
- semiconductor device
- semiconductor layer
- polycrystalline
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、特にTFT
（薄膜トランジスタ）等の半導体装置のアニール処理工
程に関するものである。
（薄膜トランジスタ）等の半導体装置のアニール処理工
程に関するものである。
［従来の技術］ 半導体装置の活性層を多結晶シリコン膜で構成した場
合には、この多結晶シリコン膜中に多数のトラップが存
在しているため、キャリアの移動度μやライフ・タイム
τ等の電気的特性や光電的特性が良好でないという欠点
がある。このトラップ密度を減少させて多結晶シリコン
膜の電気的及び光電的特性を向上させるための方法とし
て、従来、プラズマ化された水素ガス雰囲気中で多結晶
シリコン膜をアニールすることにより水素化を行う方法
（水素プラズマ・アニール）が知られている。
合には、この多結晶シリコン膜中に多数のトラップが存
在しているため、キャリアの移動度μやライフ・タイム
τ等の電気的特性や光電的特性が良好でないという欠点
がある。このトラップ密度を減少させて多結晶シリコン
膜の電気的及び光電的特性を向上させるための方法とし
て、従来、プラズマ化された水素ガス雰囲気中で多結晶
シリコン膜をアニールすることにより水素化を行う方法
（水素プラズマ・アニール）が知られている。
また、配線金属膜の成膜時にMOSトランジスタのゲー
ト酸化膜と半導体領域との界面が電子照射やイオン・ス
パッタ作用によりダメージを受けると、閾値電圧VTや相
互コンダクタンスGmの値が低下する。水素雰囲気中での
アニールは、このダメージを回復させるためにも行われ
る。
ト酸化膜と半導体領域との界面が電子照射やイオン・ス
パッタ作用によりダメージを受けると、閾値電圧VTや相
互コンダクタンスGmの値が低下する。水素雰囲気中での
アニールは、このダメージを回復させるためにも行われ
る。
水素化アニールをMNOS構造の集積回路に用いた例もあ
る。特公昭60−2778号公報には、シリコン窒化膜をコン
タクトホール等の開口を形成しない領域において選択的
に除去し、水素化アニールを行って中央部と周辺部のト
ランジスタの特性を一定とする技術が開示されている。
る。特公昭60−2778号公報には、シリコン窒化膜をコン
タクトホール等の開口を形成しない領域において選択的
に除去し、水素化アニールを行って中央部と周辺部のト
ランジスタの特性を一定とする技術が開示されている。
さらに、特開昭59−22365号公報には、水素化アニー
ルを多結晶薄膜トランジスタの製造方法に用いる技術が
開示されている。この技術を、第２図Ａ〜Ｈに基づいて
説明する。
ルを多結晶薄膜トランジスタの製造方法に用いる技術が
開示されている。この技術を、第２図Ａ〜Ｈに基づいて
説明する。
A.ガラス基板（ボロシリケート・ガラス；熱膨張率32×
10-7/℃）１上に、基板温度600℃、真空度８×10-9Tor
r、成膜速度500nm/時間の条件で多結晶Si膜２を1.5μｍ
の厚さに被着する。
10-7/℃）１上に、基板温度600℃、真空度８×10-9Tor
r、成膜速度500nm/時間の条件で多結晶Si膜２を1.5μｍ
の厚さに被着する。
B.基板温度400℃で、気相成長法によりSiO2膜３を500nm
の厚さに被着する。
の厚さに被着する。
C.チャネル長を20μｍとしてSiO2膜にソース／ドレイン
領域の窓開けを行う。
領域の窓開けを行う。
D.イオン加速エネルギー100keV,ドース量１×1016/cm2
の条件でP+のイオン注入を行い、N2雰囲気中で600℃,30
分間のアニールを行ってソース／ドレイン領域となるN+
領域を４を形成する。
の条件でP+のイオン注入を行い、N2雰囲気中で600℃,30
分間のアニールを行ってソース／ドレイン領域となるN+
領域を４を形成する。
E.ソース／ドレイン領域の中間にあるSiO2膜３を除去す
る。残ったSiO2膜がフィールド酸化膜５となる。
る。残ったSiO2膜がフィールド酸化膜５となる。
F.気相成長法により、基体の全面にゲート酸化膜となる
SiO2膜を750nmの厚さに成長させる。基体の全面はSiO2
膜６で被覆された状態となる。
SiO2膜を750nmの厚さに成長させる。基体の全面はSiO2
膜６で被覆された状態となる。
G.フォトリソグラフィおよびエッチングを経て、N+領域
４に臨むコンタクト・ホールをSiO2膜６に開口する。
４に臨むコンタクト・ホールをSiO2膜６に開口する。
H.Al膜を基体の全面に蒸着した後、フォトリソグラフィ
およびエッチングによりこの膜をパターニングし、ソー
ス電極７、ドレイン電極８、ゲート電極９を形成する。
この後、H2雰囲気中で400℃,30分間のアニールを行う。
およびエッチングによりこの膜をパターニングし、ソー
ス電極７、ドレイン電極８、ゲート電極９を形成する。
この後、H2雰囲気中で400℃,30分間のアニールを行う。
さらに、上述のようなH2雰囲気中でのアニールとは別
の水素化アニール方法として、Al配線を設けた後、基体
の全面にプラズマCVD法により窒化シリコン膜を形成
し、400℃程度の温度でアニールを行って窒化シリコン
膜中の水素を多結晶Si膜中へ拡散させることにより、素
子の特性改善を行う方法もある。
の水素化アニール方法として、Al配線を設けた後、基体
の全面にプラズマCVD法により窒化シリコン膜を形成
し、400℃程度の温度でアニールを行って窒化シリコン
膜中の水素を多結晶Si膜中へ拡散させることにより、素
子の特性改善を行う方法もある。
［発明が解決しようとする問題点］ いずれにしても、従来の半導体装置の製造方法では、
水素化アニール工程を単一の目的のための独立工程とし
て実施しなければならなかった。
水素化アニール工程を単一の目的のための独立工程とし
て実施しなければならなかった。
たとえば、第２図Ａ〜Ｈに示した製造方法において
は、Ｈの工程で水素化アニールが行われる。また、プラ
ズマCVD法による窒化シリコン膜を用いる別の方法で
は、この窒化シリコン膜中の水素を拡散させるためのア
ニール工程が必要である。しかし、かかる工程数の増大
は、コストやスループットの観点から好ましくない。
は、Ｈの工程で水素化アニールが行われる。また、プラ
ズマCVD法による窒化シリコン膜を用いる別の方法で
は、この窒化シリコン膜中の水素を拡散させるためのア
ニール工程が必要である。しかし、かかる工程数の増大
は、コストやスループットの観点から好ましくない。
［問題点を解決するための手段］ 本発明は、絶縁基板上に非単結晶半導体層を形成し、
前記非単結晶半導体層に不純物のイオン注入を行って能
動領域を形成し、前記非単結晶半導体層中の不純物イオ
ンの活性化と前記非単結晶半導体層の水素化を行うアニ
ール処理を水素雰囲気中で行うことにより、前記問題点
を解決するものである。
前記非単結晶半導体層に不純物のイオン注入を行って能
動領域を形成し、前記非単結晶半導体層中の不純物イオ
ンの活性化と前記非単結晶半導体層の水素化を行うアニ
ール処理を水素雰囲気中で行うことにより、前記問題点
を解決するものである。
［作用］ 本発明において非単結晶半導体層として多結晶Si膜を
用いた場合、この膜に不純物のイオン注入を行った後に
H2雰囲気中、アニール処理を施すと、導入された不純物
が格子点に収まると共に、多結晶Siのダングリング・ボ
ンドがＨ原子で終端される。すなわち、不純物の活性化
とトラップの不活性化とを同時に行うことが可能とな
り、従来のように不純物の活性化をN2雰囲気中アニー
ル、トラップの不活性化をH2雰囲気中アニールといった
ように分けて行う必要が無くなる。
用いた場合、この膜に不純物のイオン注入を行った後に
H2雰囲気中、アニール処理を施すと、導入された不純物
が格子点に収まると共に、多結晶Siのダングリング・ボ
ンドがＨ原子で終端される。すなわち、不純物の活性化
とトラップの不活性化とを同時に行うことが可能とな
り、従来のように不純物の活性化をN2雰囲気中アニー
ル、トラップの不活性化をH2雰囲気中アニールといった
ように分けて行う必要が無くなる。
ところで、イオン注入を受けた多結晶Si膜は一旦アモ
ルファス化するが、アニールによりその結晶粒径が増大
するため、ソース／ドレイン領域のシート抵抗が下が
り、接合特性が改善される。本発明で行われるH2アニー
ルは、従来の不純物活性化に採用されていたN2アニール
に比べてSi結晶粒成長の促進効果に格段に優れることが
知られており、本発明は接合特性の改善にもメリットが
ある。
ルファス化するが、アニールによりその結晶粒径が増大
するため、ソース／ドレイン領域のシート抵抗が下が
り、接合特性が改善される。本発明で行われるH2アニー
ルは、従来の不純物活性化に採用されていたN2アニール
に比べてSi結晶粒成長の促進効果に格段に優れることが
知られており、本発明は接合特性の改善にもメリットが
ある。
［実施例］ 第１図Ａ〜Ｅに基づいて、本発明の半導体装置の製造
方法を説明する。
方法を説明する。
A.石英からなる基板１上に多結晶Si膜２を設け、この膜
をパターニングしてトランジスタ領域のみを残す。
をパターニングしてトランジスタ領域のみを残す。
B.基板の全面にゲート酸化膜を形成するためのSiO2膜３
を成膜し、その上に多結晶Si膜10を成長させる。
を成膜し、その上に多結晶Si膜10を成長させる。
C.多結晶Si膜10をパターニングしてゲート電極11を形成
し、続いてこのゲート電極11に遮蔽される領域以外のSi
O2膜３を除去してゲート酸化膜とする。さらに、多結晶
Si膜２の露出領域とゲート電極11にN+型不純物のイオン
注入を行い、前者にN+領域４を形成する。
し、続いてこのゲート電極11に遮蔽される領域以外のSi
O2膜３を除去してゲート酸化膜とする。さらに、多結晶
Si膜２の露出領域とゲート電極11にN+型不純物のイオン
注入を行い、前者にN+領域４を形成する。
D.基体の全面にCVD法によりSiO2膜６を成長させた後、H
2雰囲気中、700〜1000℃でアニール処理を行う。これに
より、多結晶Si膜２のトラップ不活性化と不純物活性化
とが同時に行われる。N+領域４はソース／ドレイン領域
となる。
2雰囲気中、700〜1000℃でアニール処理を行う。これに
より、多結晶Si膜２のトラップ不活性化と不純物活性化
とが同時に行われる。N+領域４はソース／ドレイン領域
となる。
E.SiO2膜６にソース／ドレイン領域に臨むコンタクト・
ホールを開口し、Al膜を用いてこのコンタクト・ホール
を被覆するソース電極７とドレイン電極８を形成する。
ホールを開口し、Al膜を用いてこのコンタクト・ホール
を被覆するソース電極７とドレイン電極８を形成する。
［発明の効果］ 本発明によれば、H2雰囲気中におけるアニール処理に
よりトラップ不活性化と不純物活性化とを同時に行うこ
とができるため、従来の不純物活性化のためのN2雰囲気
中アニール工程を省略することができ、半導体装置の製
造プロセスが簡略化される。また、結晶性に優れた半導
体層が得られるので、この半導体層を用いて構成される
半導体装置の特性を改善することができる。
よりトラップ不活性化と不純物活性化とを同時に行うこ
とができるため、従来の不純物活性化のためのN2雰囲気
中アニール工程を省略することができ、半導体装置の製
造プロセスが簡略化される。また、結晶性に優れた半導
体層が得られるので、この半導体層を用いて構成される
半導体装置の特性を改善することができる。
第１図Ａ〜Ｅは本発明の半導体装置の製造方法をその工
程順に示す模式的断面図である。 第２図Ａ〜Ｈは従来の半導体装置の製造方法をその工程
順に示す模式的断面図である。 １……基板 2,10……多結晶Si膜 3,6……SiO2膜 ４……N+領域 ７……ソース電極 ８……ドレイン電極 11……ゲート電極
程順に示す模式的断面図である。 第２図Ａ〜Ｈは従来の半導体装置の製造方法をその工程
順に示す模式的断面図である。 １……基板 2,10……多結晶Si膜 3,6……SiO2膜 ４……N+領域 ７……ソース電極 ８……ドレイン電極 11……ゲート電極
Claims (1)
- 【請求項１】絶縁基板上に非単結晶半導体層を形成する
工程と、 前記非単結晶半導体層に不純物のイオン注入を行って能
動領域を形成する工程と、 前記非単結晶半導体層中の不純物イオンの活性化と前記
非単結晶半導体層の水素化を行うアニール処理を水素雰
囲気中で行う工程と を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184928A JP2565192B2 (ja) | 1986-08-06 | 1986-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184928A JP2565192B2 (ja) | 1986-08-06 | 1986-08-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341029A JPS6341029A (ja) | 1988-02-22 |
| JP2565192B2 true JP2565192B2 (ja) | 1996-12-18 |
Family
ID=16161791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184928A Expired - Lifetime JP2565192B2 (ja) | 1986-08-06 | 1986-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565192B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3103385B2 (ja) * | 1991-01-25 | 2000-10-30 | 株式会社東芝 | ポリシリコン薄膜半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926637U (ja) * | 1972-06-11 | 1974-03-07 | ||
| JPS55123387U (ja) * | 1979-02-26 | 1980-09-02 |
-
1986
- 1986-08-06 JP JP61184928A patent/JP2565192B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341029A (ja) | 1988-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |