JPH05259075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05259075A JPH05259075A JP5327692A JP5327692A JPH05259075A JP H05259075 A JPH05259075 A JP H05259075A JP 5327692 A JP5327692 A JP 5327692A JP 5327692 A JP5327692 A JP 5327692A JP H05259075 A JPH05259075 A JP H05259075A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- manufacturing
- semiconductor device
- amorphous
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】Ｓｉ基板へＧｅをイオン注入し、その後の熱処
理により、結晶性の優れたSiGe層を製造する方法を提供
する。 【構成】シリコン（Ｓｉ）を主体とする半導体材料から
成る基板にＳｉとは同じ周期律に属するIV族元素をイオ
ン注入してアモルファス層を形成し、さらに６００℃以
下の温度で熱処理して再結晶化する半導体装置の製造方
法。
理により、結晶性の優れたSiGe層を製造する方法を提供
する。 【構成】シリコン（Ｓｉ）を主体とする半導体材料から
成る基板にＳｉとは同じ周期律に属するIV族元素をイオ
ン注入してアモルファス層を形成し、さらに６００℃以
下の温度で熱処理して再結晶化する半導体装置の製造方
法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。
関するものである。
【０００２】
【従来の技術】一般に、イオン注入法により、Ｓｉ基板
上にＳｉＧｅ層を形成するには、まず、Ｓｉ基板の表面
に薄い酸化膜を形成し、ＧｅイオンをＳｉ基板に注入し
て、非晶質ＳｉＧｅ層を形成する。次に、窒素雰囲気中
で熱処理することにより、非晶質ＳｉＧｅ層がＳｉ基板
側から表面側に向って、再結晶化(固相成長)してSiGe層
が形成される。
上にＳｉＧｅ層を形成するには、まず、Ｓｉ基板の表面
に薄い酸化膜を形成し、ＧｅイオンをＳｉ基板に注入し
て、非晶質ＳｉＧｅ層を形成する。次に、窒素雰囲気中
で熱処理することにより、非晶質ＳｉＧｅ層がＳｉ基板
側から表面側に向って、再結晶化(固相成長)してSiGe層
が形成される。
【０００３】上記ＳｉＧｅの製造方法は、特開昭64-159
12号に記載されている。
12号に記載されている。
【０００４】図６はイオン注入によるＳｉＧｅの製造方
法の一例である。図６(ａ)において、ｎ型Ｓｉ基板３１
上にＳｉＯ2 膜３４を形成し、ホトリソグラフィを用い
てトランジスタ形成領域を開口し、ＳｉＯ2 膜３４をマ
スクにしてＧｅイオンを注入する。このとき、Ｇｅイオ
ンの注入条件は、エネルギ２００ｋｅＶ，ドーズ量１×
１０16cm~2 である。図６(b)において、バイポーラトラ
ンジスタのベース層形成のため硼素(ボロン：Ｂ)をイオ
ン注入する。図６(ｃ)において、基板全面にパッド用の
ＳｉＯ2 膜３５を形成し、その上に窒化珪素(ＳｉＮ)膜
３６を堆積してパターンニングによりエミッタ領域にの
みＳｉＮ膜３６を残す。次に、高圧酸化でＳｉＯ2膜３
７を形成する。図６(d)において、ＳｉＮを除去後、Ｓ
ｉＯ2 膜３７をマスクにして砒素(Ａｓ)をイオン注入
し、窒素雰囲気で１０００℃，３０分間熱処理して、ベ
ース領域ｐ−ＳｉＧｅ層３２とエミッタ領域ｎ−Ｓｉ層
３３を形成する。最後に、各ＳｉＯ2 層を開口し、電極
を形成する(図６(ｅ))。
法の一例である。図６(ａ)において、ｎ型Ｓｉ基板３１
上にＳｉＯ2 膜３４を形成し、ホトリソグラフィを用い
てトランジスタ形成領域を開口し、ＳｉＯ2 膜３４をマ
スクにしてＧｅイオンを注入する。このとき、Ｇｅイオ
ンの注入条件は、エネルギ２００ｋｅＶ，ドーズ量１×
１０16cm~2 である。図６(b)において、バイポーラトラ
ンジスタのベース層形成のため硼素(ボロン：Ｂ)をイオ
ン注入する。図６(ｃ)において、基板全面にパッド用の
ＳｉＯ2 膜３５を形成し、その上に窒化珪素(ＳｉＮ)膜
３６を堆積してパターンニングによりエミッタ領域にの
みＳｉＮ膜３６を残す。次に、高圧酸化でＳｉＯ2膜３
７を形成する。図６(d)において、ＳｉＮを除去後、Ｓ
ｉＯ2 膜３７をマスクにして砒素(Ａｓ)をイオン注入
し、窒素雰囲気で１０００℃，３０分間熱処理して、ベ
ース領域ｐ−ＳｉＧｅ層３２とエミッタ領域ｎ−Ｓｉ層
３３を形成する。最後に、各ＳｉＯ2 層を開口し、電極
を形成する(図６(ｅ))。
【０００５】
【発明が解決しようとする課題】上記従来技術では、Ｇ
ｅイオン注入後の最初の熱処理は１０００℃，３０分で
ある。この熱処理で固相成長したＳｉＧｅ層には、基板
表面部と基板内部(EndOf Range、以下ＥＯＲと略記）に
結晶欠陥が発生する。表面側の欠陥はＳｉとＧｅの格子
不整合によるものであり、ＥＯＲの欠陥はイオン注入時
のダメージによるものである。このような結晶欠陥を含
んだＳｉＧｅ層を用いてデバイスを作製すると、リーク
電流の増加、耐圧の低下等によりデバイスの電気特性が
劣化する。従って、Ｇｅイオン注入によるＳｉＧｅ層の
形成において、結晶の無欠陥技術が必須である。
ｅイオン注入後の最初の熱処理は１０００℃，３０分で
ある。この熱処理で固相成長したＳｉＧｅ層には、基板
表面部と基板内部(EndOf Range、以下ＥＯＲと略記）に
結晶欠陥が発生する。表面側の欠陥はＳｉとＧｅの格子
不整合によるものであり、ＥＯＲの欠陥はイオン注入時
のダメージによるものである。このような結晶欠陥を含
んだＳｉＧｅ層を用いてデバイスを作製すると、リーク
電流の増加、耐圧の低下等によりデバイスの電気特性が
劣化する。従って、Ｇｅイオン注入によるＳｉＧｅ層の
形成において、結晶の無欠陥技術が必須である。
【０００６】本発明の目的は、イオン注入とその後の熱
処理によりＳｉＧｅ層を形成する際に、無欠陥の結晶を
実現する半導体装置の製造方法を提供することにある。
処理によりＳｉＧｅ層を形成する際に、無欠陥の結晶を
実現する半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する半導
体装置の製造方法の特徴とするところは、Ｇｅイオンを
Ｓｉ基板に注入してＳｉ基板内に非晶質ＳｉＧｅ層を形
成し、その後、熱処理することにより当該非晶質ＳｉＧ
ｅ層を再結晶化することにある。
体装置の製造方法の特徴とするところは、Ｇｅイオンを
Ｓｉ基板に注入してＳｉ基板内に非晶質ＳｉＧｅ層を形
成し、その後、熱処理することにより当該非晶質ＳｉＧ
ｅ層を再結晶化することにある。
【０００８】まず、その手法の中心となる条件は、固相
成長時の熱処理の温度を６００℃以下の低温にすること
である。
成長時の熱処理の温度を６００℃以下の低温にすること
である。
【０００９】次に、Ｇｅイオンを注入する際にＳｉ基板
の温度を０℃以下とする。
の温度を０℃以下とする。
【００１０】さらに、Ｓｉ基板の表面に酸化膜を形成せ
ずにＧｅイオンをＳｉ基板に直接注入する。このときイ
オン注入される基板中の酸素濃度を１０16cm~3以下とす
れば、より結晶性の優れたＳｉＧｅを得られる。
ずにＧｅイオンをＳｉ基板に直接注入する。このときイ
オン注入される基板中の酸素濃度を１０16cm~3以下とす
れば、より結晶性の優れたＳｉＧｅを得られる。
【００１１】最後に、固相成長時の熱処理において、基
板表面に４００℃未満の低温で酸化膜を予め堆積してお
く、または酸化膜を有さない、あるいは基板表面に予め
非晶質Ｓｉを堆積しておくとよい。
板表面に４００℃未満の低温で酸化膜を予め堆積してお
く、または酸化膜を有さない、あるいは基板表面に予め
非晶質Ｓｉを堆積しておくとよい。
【００１２】以上の製造方法を用いることにより、上記
課題である基板表面およびＥＯＲに発生する結晶欠陥が
抑制され、良好な結晶性を有するＳｉＧｅ層を実現でき
る。
課題である基板表面およびＥＯＲに発生する結晶欠陥が
抑制され、良好な結晶性を有するＳｉＧｅ層を実現でき
る。
【００１３】
【作用】本発明の半導体装置の製造方法において、固相
成長時の熱処理の温度を６００℃以下の低温にすること
は、固相成長速度を低下させ、結晶欠陥の原因となる非
晶質層中の核成長を抑制する効果がある。また、低温で
熱処理することにより、非晶質層が充分に構造緩和して
から固相成長が開始するため、固相成長後のSiGeの結晶
性を改善する作用がある。
成長時の熱処理の温度を６００℃以下の低温にすること
は、固相成長速度を低下させ、結晶欠陥の原因となる非
晶質層中の核成長を抑制する効果がある。また、低温で
熱処理することにより、非晶質層が充分に構造緩和して
から固相成長が開始するため、固相成長後のSiGeの結晶
性を改善する作用がある。
【００１４】次に、基板を０℃以下の低温の状態でイオ
ン注入することは、Ｓｉ基板の非晶質化を促進させ、非
晶質層とＳｉ基板界面におけるＧｅ濃度を低減させ、基
板に与えるイオン注入のダメージを減少させる作用があ
る。
ン注入することは、Ｓｉ基板の非晶質化を促進させ、非
晶質層とＳｉ基板界面におけるＧｅ濃度を低減させ、基
板に与えるイオン注入のダメージを減少させる作用があ
る。
【００１５】また、Ｇｅイオンを直接Ｓｉ基板に注入す
ることは、Ｇｅイオンにより不要な酸素がＳｉ基板中に
注入されることを防止し、非晶質層中に含まれた酸素が
原因となって基板表面に結晶欠陥が誘発されることを抑
制する。さらに、基板内部の酸素濃度を低減すれば、Ｓ
ｉＧｅ層内の結晶性も改善される。通常、チョクラルス
キー（ＣＺ）法で作製した基板には、１０17cm~3オーダ
の酸素が含有されているが、浮遊帯(ＦＺ)法もしくはＣ
ＶＤ法(ＣＶＤの場合は薄膜)で作製した基板では基板中
の酸素濃度が１０16cm~3以下と非常に少ないため、無欠
陥なＳｉＧｅの結晶を形成できる。
ることは、Ｇｅイオンにより不要な酸素がＳｉ基板中に
注入されることを防止し、非晶質層中に含まれた酸素が
原因となって基板表面に結晶欠陥が誘発されることを抑
制する。さらに、基板内部の酸素濃度を低減すれば、Ｓ
ｉＧｅ層内の結晶性も改善される。通常、チョクラルス
キー（ＣＺ）法で作製した基板には、１０17cm~3オーダ
の酸素が含有されているが、浮遊帯(ＦＺ)法もしくはＣ
ＶＤ法(ＣＶＤの場合は薄膜)で作製した基板では基板中
の酸素濃度が１０16cm~3以下と非常に少ないため、無欠
陥なＳｉＧｅの結晶を形成できる。
【００１６】固相成長の熱処理において、再結晶後の表
面欠陥を低減するには、基板表面を以下のいずれかの方
法で前処理しておくことが必要である。
面欠陥を低減するには、基板表面を以下のいずれかの方
法で前処理しておくことが必要である。
【００１７】その一つは、基板表面に固相成長に影響し
ない温度すなわち４００℃未満で酸化膜を予め被せる方
法である。これは、非晶質層の構造緩和に効果があり、
固相成長後のＳｉＧｅの結晶性改善に作用する。
ない温度すなわち４００℃未満で酸化膜を予め被せる方
法である。これは、非晶質層の構造緩和に効果があり、
固相成長後のＳｉＧｅの結晶性改善に作用する。
【００１８】他の方法は、基板表面に酸化膜を堆積せ
ず、非晶質ＳｉＧｅ層の表面が露出した状態で熱処理す
ることである。これは、基板表面で非晶質層が再結晶化
する際に、ＳｉとＧｅの格子不整合による応力を緩和す
るのに大きく作用する。
ず、非晶質ＳｉＧｅ層の表面が露出した状態で熱処理す
ることである。これは、基板表面で非晶質層が再結晶化
する際に、ＳｉとＧｅの格子不整合による応力を緩和す
るのに大きく作用する。
【００１９】さらに他の方法は、基板表面に非晶質Ｓｉ
層を堆積しておくことである。これは、基板表面で非晶
質ＳｉＧｅ層が再結晶化する際に、ＳｉとＧｅの格子不
整合による応力を緩和するように作用する。
層を堆積しておくことである。これは、基板表面で非晶
質ＳｉＧｅ層が再結晶化する際に、ＳｉとＧｅの格子不
整合による応力を緩和するように作用する。
【００２０】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００２１】実施例１ 図１は、本発明の製造方法の一実施例を示している。
【００２２】(ａ)において、Ｓｉ基板１にＧｅをイオン
注入する。このとき、基板の温度は液体窒素などの冷却
剤を用いて０℃以下にする。また、基板表面には酸化膜
等を被覆しない。
注入する。このとき、基板の温度は液体窒素などの冷却
剤を用いて０℃以下にする。また、基板表面には酸化膜
等を被覆しない。
【００２３】(ｂ)において、イオン注入終了後、Ｓｉ基
板にはＳｉとＧｅからなる非晶質層２が形成される。
板にはＳｉとＧｅからなる非晶質層２が形成される。
【００２４】(ｃ)において、基板を窒素雰囲気中、６０
０℃以下の低温で熱処理することにより、非晶質ＳｉＧ
ｅ層２が基板側から表面側に向って固相成長し、再結晶
化ＳｉＧｅ層３が形成される。
０℃以下の低温で熱処理することにより、非晶質ＳｉＧ
ｅ層２が基板側から表面側に向って固相成長し、再結晶
化ＳｉＧｅ層３が形成される。
【００２５】(ｄ)において、非晶質ＳｉＧｅ層２が全部
再結晶化すると、単結晶ＳｉＧｅ層３がＳｉ基板中に形
成される。このとき、基板を冷却してイオン注入した効
果により、Ｓｉ基板１とＳｉＧｅ層３の界面には、イオ
ン注入ダメージによる欠陥が残存しない。また、酸化膜
等を被膜せずイオン注入した効果により、ＳｉＧｅ層３
の表面部には欠陥が発生しにくい。
再結晶化すると、単結晶ＳｉＧｅ層３がＳｉ基板中に形
成される。このとき、基板を冷却してイオン注入した効
果により、Ｓｉ基板１とＳｉＧｅ層３の界面には、イオ
ン注入ダメージによる欠陥が残存しない。また、酸化膜
等を被膜せずイオン注入した効果により、ＳｉＧｅ層３
の表面部には欠陥が発生しにくい。
【００２６】実施例２ 図２は、図１の実施例の一変形例としての製造方法を示
している。
している。
【００２７】(ａ)において、予めＳｉ基板上に化学的気
相成長(ＣＶＤ)法によりＳｉエピタキシャル薄膜層４を
形成し、Ｇｅをイオン注入する。イオン注入の条件は前
記実施例の条件と同一である。その後、完全結晶化した
ＳｉＧｅ層３では、Ｓｉ基板中に形成したときより、欠
陥の発生が少なくなる。これは、エピタキシャル層４中
の酸素濃度がＳｉ基板１より低く、その結果、酸素の影
響によるＳｉＧｅ層３内の欠陥の発生を著しく抑制する
ためである。
相成長(ＣＶＤ)法によりＳｉエピタキシャル薄膜層４を
形成し、Ｇｅをイオン注入する。イオン注入の条件は前
記実施例の条件と同一である。その後、完全結晶化した
ＳｉＧｅ層３では、Ｓｉ基板中に形成したときより、欠
陥の発生が少なくなる。これは、エピタキシャル層４中
の酸素濃度がＳｉ基板１より低く、その結果、酸素の影
響によるＳｉＧｅ層３内の欠陥の発生を著しく抑制する
ためである。
【００２８】実施例３ 図３は、本発明をバイポーラトランジスタの作製に応用
した一実施例である。
した一実施例である。
【００２９】(ａ)において、１はＳｉ基板、５はｎ+ 埋
込層、６はｎ型エピタキシャル層、７はフィールド酸化
膜、８はｎ+ 型コレクタ引出領域、９はｐ型ベース領
域、１０は層間絶縁用およびＧｅイオン注入マスク用酸
化膜、１１はｐ+ 型外部ベース引出領域である。Ｇｅを
イオン注入すると、酸化膜１１の開口部にのみ非晶質Ｓ
ｉＧｅ領域２が形成される。また、イオン注入するとき
の温度は０℃以下の低温とする。
込層、６はｎ型エピタキシャル層、７はフィールド酸化
膜、８はｎ+ 型コレクタ引出領域、９はｐ型ベース領
域、１０は層間絶縁用およびＧｅイオン注入マスク用酸
化膜、１１はｐ+ 型外部ベース引出領域である。Ｇｅを
イオン注入すると、酸化膜１１の開口部にのみ非晶質Ｓ
ｉＧｅ領域２が形成される。また、イオン注入するとき
の温度は０℃以下の低温とする。
【００３０】(ｂ)において、ウエハ表面に３００℃以下
の低温で薄い酸化膜(ｐ−ＳｉＯ膜)１２を形成する。そ
の後、窒素雰囲気中、６００℃以下の低温で熱処理する
ことにより、単結晶ＳｉＧｅ領域３が形成される。酸化
膜１２を表面に被覆することにより、熱処理中にＧｅが
基板表面から窒素雰囲気中に拡散することを防止する。
の低温で薄い酸化膜(ｐ−ＳｉＯ膜)１２を形成する。そ
の後、窒素雰囲気中、６００℃以下の低温で熱処理する
ことにより、単結晶ＳｉＧｅ領域３が形成される。酸化
膜１２を表面に被覆することにより、熱処理中にＧｅが
基板表面から窒素雰囲気中に拡散することを防止する。
【００３１】(ｃ)において、前記酸化膜１２を除去後、
多結晶シリコン１３を表面に堆積し、砒素(Ａｓ)をイオ
ン注入した後、所定の大きさに多結晶シリコン１３を加
工する。
多結晶シリコン１３を表面に堆積し、砒素(Ａｓ)をイオ
ン注入した後、所定の大きさに多結晶シリコン１３を加
工する。
【００３２】(ｄ)において、層間絶縁膜１４をウエハ全
面に堆積後、熱処理によってｎ+ 型のエミッタ領域１５
が形成される。最後に、層間絶縁膜１４の所定領域を開
口して、ｐ+ 型外部ベース引出領域上にベース電極１６
を、多結晶シリコン１３上にエミッタ電極１７を、さら
にｐ+ 型外部ベース引出領域１１上にコレクタ電極１８
を形成する。
面に堆積後、熱処理によってｎ+ 型のエミッタ領域１５
が形成される。最後に、層間絶縁膜１４の所定領域を開
口して、ｐ+ 型外部ベース引出領域上にベース電極１６
を、多結晶シリコン１３上にエミッタ電極１７を、さら
にｐ+ 型外部ベース引出領域１１上にコレクタ電極１８
を形成する。
【００３３】実施例４ 図４は、本発明をバイポーラトランジスタの作製に応用
した他の実施例である。
した他の実施例である。
【００３４】(ｂ)において、非晶質ＳｉＧｅ領域２の表
面に酸化膜等を一切被覆せずに窒素雰囲気中、６００℃
以下の低温で熱処理する。これは、基板表面で非晶質Si
Ge領域が再結晶化する際に、ＳｉとＧｅの格子不整合に
よる応力(歪)を緩和して表面欠陥を低減する効果があ
る。
面に酸化膜等を一切被覆せずに窒素雰囲気中、６００℃
以下の低温で熱処理する。これは、基板表面で非晶質Si
Ge領域が再結晶化する際に、ＳｉとＧｅの格子不整合に
よる応力(歪)を緩和して表面欠陥を低減する効果があ
る。
【００３５】実施例５ 図５は、本発明をバイポーラトランジスタの作製に応用
したさらに異なる実施例である。
したさらに異なる実施例である。
【００３６】(ｂ)において、ウエハ全面に低温で非晶質
Ｓｉ層１９を堆積後、所定の大きさの非晶質Ｓｉ層１９
に加工する。
Ｓｉ層１９を堆積後、所定の大きさの非晶質Ｓｉ層１９
に加工する。
【００３７】(ｃ)において、６００℃以下の低温で熱処
理することにより、単結晶ＳｉＧｅ領域３と多結晶シリ
コン１３が形成される。非晶質ＳｉＧｅの表面に非晶質
Ｓｉ層１９を被覆して熱処理することは、基板表面で非
晶質ＳｉＧｅ層が再結晶化する際に、ＳｉとＧｅの格子
不整合による応力(歪)を多結晶シリコン１３が吸収し
て、歪の緩和によって生じる表面欠陥を低減する効果が
ある。また、このとき、非晶質Ｓｉ層１９は熱処理によ
り多結晶シリコン１３に変質する。
理することにより、単結晶ＳｉＧｅ領域３と多結晶シリ
コン１３が形成される。非晶質ＳｉＧｅの表面に非晶質
Ｓｉ層１９を被覆して熱処理することは、基板表面で非
晶質ＳｉＧｅ層が再結晶化する際に、ＳｉとＧｅの格子
不整合による応力(歪)を多結晶シリコン１３が吸収し
て、歪の緩和によって生じる表面欠陥を低減する効果が
ある。また、このとき、非晶質Ｓｉ層１９は熱処理によ
り多結晶シリコン１３に変質する。
【００３８】実施例６ Ｇｅ以外に炭素(Ｃ)を用いても同様な効果がある。
【００３９】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載されるような効果を奏する。
ているので以下に記載されるような効果を奏する。
【００４０】上記製造方法を用いて結晶性の良好なＳｉ
Ｇｅ層を得られることにより、SiGeのＳｉよりもバンド
ギャップの狭い効果を充分に活用できる。
Ｇｅ層を得られることにより、SiGeのＳｉよりもバンド
ギャップの狭い効果を充分に活用できる。
【００４１】次に、このＳｉＧｅ層を用いて界面準位の
少ない結晶性の良好なＳｉ／SiGeヘテロ構造を容易に実
現できる。
少ない結晶性の良好なＳｉ／SiGeヘテロ構造を容易に実
現できる。
【００４２】さらに、ＳｉＧｅ層中のＧｅ濃度を自由に
変えることができるので、バンドギャップの変調ができ
る。
変えることができるので、バンドギャップの変調ができ
る。
【００４３】また、上記バンドギャップの変調をバイポ
ーラトランジスタの主にベース層に用いて、高速なＳｉ
／ＳｉＧｅヘテロバイポーラトランジスタを作製でき
る。
ーラトランジスタの主にベース層に用いて、高速なＳｉ
／ＳｉＧｅヘテロバイポーラトランジスタを作製でき
る。
【００４４】さらに、上記Ｓｉ／ＳｉＧｅヘテロ構造を
ＭＯＳ ＦＥＴのチャネル層に適用することで、高速な
ＳｉＧｅチャネル型ＭＯＳ ＦＥＴを作製できる。
ＭＯＳ ＦＥＴのチャネル層に適用することで、高速な
ＳｉＧｅチャネル型ＭＯＳ ＦＥＴを作製できる。
【図１】本発明の一実施例の製造方法に関する概念図で
ある。
ある。
【図２】図１の実施例の変形例としての製造方法に関す
る概念図である。
る概念図である。
【図３】本発明の応用例のバイポーラトランジスタの製
造工程図である。
造工程図である。
【図４】本発明の他の応用例のバイポーラトランジスタ
の製造工程図である。
の製造工程図である。
【図５】本発明のさらに異なる応用例のバイポーラトラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
【図６】公知例のバイポーラトランジスタの製造工程図
である。
である。
１…Ｓｉ基板、２…非晶質ＳｉＧｅ、３…単結晶ＳｉＧ
ｅ、４…Ｓｉエピタキシャル層、５…ｎ+ 型埋込層、６
…ｎ型エピタキシャル層、７…フィールド酸化膜、８…
ｎ+ 型コレクタ引出領域、９…ｐ型ベース領域、１０…
Ｇｅイオン注入マスク用酸化膜、１１…ｐ+ 型外部ベー
ス引出領域、１２…ＳｉＧｅ固相成長キャップ用酸化膜
(ｐ−ＳｉＯ)、１３…多結晶シリコン、１４…層間絶縁
膜、１５…ｎ＋型エミッタ領域、１６…ベース電極、１
７…エミッタ電極、１８…コレクタ電極、１９…非晶質
Ｓｉ。
ｅ、４…Ｓｉエピタキシャル層、５…ｎ+ 型埋込層、６
…ｎ型エピタキシャル層、７…フィールド酸化膜、８…
ｎ+ 型コレクタ引出領域、９…ｐ型ベース領域、１０…
Ｇｅイオン注入マスク用酸化膜、１１…ｐ+ 型外部ベー
ス引出領域、１２…ＳｉＧｅ固相成長キャップ用酸化膜
(ｐ−ＳｉＯ)、１３…多結晶シリコン、１４…層間絶縁
膜、１５…ｎ＋型エミッタ領域、１６…ベース電極、１
７…エミッタ電極、１８…コレクタ電極、１９…非晶質
Ｓｉ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 (72)発明者 長野 隆洋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (10)
- 【請求項１】シリコン(Ｓｉ)を主体とする半導体材料か
ら成る基板にＳｉとは同じ周期律に属するIV族元素をイ
オン注入してアモルファス層を形成し、さらに６００℃
以下の温度で熱処理して再結晶化することを特徴とする
半導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、イオン注入する際の基板温度を０℃以下の低温に
することを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１記載の半導体装置の製造方法にお
いて、イオン注入される基板の表面に酸化膜を有さない
ことを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１記載の半導体装置の製造方法にお
いて、イオン注入される基板中の酸素濃度が１０16cm~3
以下であることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項１記載の半導体装置の製造方法にお
いて、熱処理するときの基板の表面に４００℃未満の低
温で形成した酸化膜を有することを特徴とする半導体装
置の製造方法。 - 【請求項６】請求項１記載の半導体装置の製造方法にお
いて、熱処理するときの基板の表面に酸化膜を有さない
ことを特徴とする半導体装置の製造方法。 - 【請求項７】請求項１記載の半導体装置の製造方法にお
いて、熱処理するときの基板の表面に非晶質Ｓｉを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項８】基板中の酸素濃度が１０16cm~3以下であ
り、表面に酸化膜を有さないＳｉ基板にゲルマニウム
(Ｇｅ)を基板温度０℃以下の低温でイオン注入して非晶
質シリコンゲルマニウム(ＳｉＧｅ)を形成し、その後、
表面に酸化膜を被せ、６００℃以下の温度で熱処理して
再結晶化することを特徴とする半導体装置の製造方法。 - 【請求項９】熱処理するときの基板の表面に酸化膜を有
さないことを特徴とする半導体装置の製造方法。 - 【請求項１０】熱処理するときの基板の表面に非晶質Ｓ
ｉを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327692A JPH05259075A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327692A JPH05259075A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259075A true JPH05259075A (ja) | 1993-10-08 |
Family
ID=12938218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327692A Pending JPH05259075A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259075A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747972A3 (en) * | 1995-06-05 | 1997-11-19 | Sharp Kabushiki Kaisha | Solar cell and manufacturing method thereof |
| KR100738459B1 (ko) * | 2005-12-30 | 2007-07-11 | 주식회사 실트론 | Ｓｏｉ 기판을 이용한 게르마늄-온-절연체 기판의 제조방법 |
| JP2007521628A (ja) * | 2002-12-19 | 2007-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みシリコン・オン・インシュレータ（ｓｓｏｉ）およびこれを形成する方法 |
| DE102006051492A1 (de) * | 2006-10-31 | 2008-05-08 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung |
-
1992
- 1992-03-12 JP JP5327692A patent/JPH05259075A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747972A3 (en) * | 1995-06-05 | 1997-11-19 | Sharp Kabushiki Kaisha | Solar cell and manufacturing method thereof |
| US5738732A (en) * | 1995-06-05 | 1998-04-14 | Sharp Kabushiki Kaisha | Solar cell and manufacturing method thereof |
| JP2007521628A (ja) * | 2002-12-19 | 2007-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みシリコン・オン・インシュレータ（ｓｓｏｉ）およびこれを形成する方法 |
| JP4716733B2 (ja) * | 2002-12-19 | 2011-07-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みシリコン・オン・インシュレータ（ｓｓｏｉ）を形成する方法 |
| KR100738459B1 (ko) * | 2005-12-30 | 2007-07-11 | 주식회사 실트론 | Ｓｏｉ 기판을 이용한 게르마늄-온-절연체 기판의 제조방법 |
| DE102006051492A1 (de) * | 2006-10-31 | 2008-05-08 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung |
| US7741167B2 (en) | 2006-10-31 | 2010-06-22 | Advanced Micro Devices, Inc. | Semiconductor device comprising NMOS and PMOS transistors with embedded Si/Ge material for creating tensile and compressive strain |
| DE102006051492B4 (de) * | 2006-10-31 | 2011-05-19 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950003917B1 (ko) | 반도체장치의 제조방법 | |
| EP0085434B1 (en) | Semiconductor devices and method for making the same | |
| US6852604B2 (en) | Manufacturing method of semiconductor substrate | |
| JP2907128B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS5856409A (ja) | 半導体装置の製造方法 | |
| JPS62177909A (ja) | 半導体装置の製造方法 | |
| JP3545503B2 (ja) | 半導体集積回路装置の製造方法 | |
| US4693758A (en) | Method of making devices in silicon, on insulator regrown by laser beam | |
| JPH06177036A (ja) | 半導体薄膜結晶の成長方法 | |
| JPH05259075A (ja) | 半導体装置の製造方法 | |
| JPH0770695B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2874271B2 (ja) | 半導体装置の製造方法 | |
| JP2707654B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2864623B2 (ja) | 半導体装置の製造方法 | |
| JPH0533527B2 (ja) | ||
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JP2518378B2 (ja) | 半導体装置の製造方法 | |
| JP3300645B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0284716A (ja) | 半導体素子とその製造方法 | |
| JPH0113210B2 (ja) | ||
| JPH03200319A (ja) | 多結晶シリコンの形成方法 | |
| JPS63124520A (ja) | 半導体装置の製造方法 | |
| JPH02291123A (ja) | 炭化珪素半導体装置 | |
| JPH03265144A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH03219643A (ja) | 半導体装置の製造方法 |