JPH0113210B2 - - Google Patents
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- JPH0113210B2 JPH0113210B2 JP15376682A JP15376682A JPH0113210B2 JP H0113210 B2 JPH0113210 B2 JP H0113210B2 JP 15376682 A JP15376682 A JP 15376682A JP 15376682 A JP15376682 A JP 15376682A JP H0113210 B2 JPH0113210 B2 JP H0113210B2
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Description
【発明の詳細な説明】
本発明は、表面に絶縁膜のパターンを有する単
結晶シリコン基板上に選択的にシリコンエピタキ
シヤル層を成長させるような半導体基板の製造方
法に関する。
結晶シリコン基板上に選択的にシリコンエピタキ
シヤル層を成長させるような半導体基板の製造方
法に関する。
従来の半導体デバイスでは、シリコン基板にイ
オン注入又は不純物拡散法を用いて所望のＰ型又
はＮ型の伝導型にして能動素子とし、能動素子間
の分離はPN接合あるいは部分酸化（LOCOS）
法を用いていた。しかるに接合の浮遊容量の増大
や部分酸化工程中の寸法変化（バーズビークの形
成）があり、素子の高速化・高密度化の障害とな
つていた。
オン注入又は不純物拡散法を用いて所望のＰ型又
はＮ型の伝導型にして能動素子とし、能動素子間
の分離はPN接合あるいは部分酸化（LOCOS）
法を用いていた。しかるに接合の浮遊容量の増大
や部分酸化工程中の寸法変化（バーズビークの形
成）があり、素子の高速化・高密度化の障害とな
つていた。
しかし上記の欠点を補う技術としてサフアイヤ
を基板に用いるいわゆるSOS（Si on Sapphire）
がある。基板が絶縁体であるため浮遊容量が小さ
く、素子の高速化・高密度化に有利である。しか
しシリコンエピタキシヤル層はサフアイヤ基板と
格子定数の不整合があるのでそれによつて基板―
シリコン界面に格子欠陥が多く発生し、リーク電
流の発生原因となり、SOSの大きな欠点となつて
いた。
を基板に用いるいわゆるSOS（Si on Sapphire）
がある。基板が絶縁体であるため浮遊容量が小さ
く、素子の高速化・高密度化に有利である。しか
しシリコンエピタキシヤル層はサフアイヤ基板と
格子定数の不整合があるのでそれによつて基板―
シリコン界面に格子欠陥が多く発生し、リーク電
流の発生原因となり、SOSの大きな欠点となつて
いた。
さらに新しい絶縁基板上のシリコン膜の単結晶
化技術としてグラフオエピタキシイ技術とブリツ
ジングエピタキシイ技術がある。
化技術としてグラフオエピタキシイ技術とブリツ
ジングエピタキシイ技術がある。
前者はアプライドフイズイツクスレタアーズ第
35巻、第１番、71〜74頁、1979年（Applied
Physics Letters，Vol.35，No.１，pp.71〜74，
1979）に記載されており、石英基板に溝加工を施
し多結晶シリコンのCVD膜を基板全面に成長し、
レーザー照射によつて単結晶化しようとするもの
である。
35巻、第１番、71〜74頁、1979年（Applied
Physics Letters，Vol.35，No.１，pp.71〜74，
1979）に記載されており、石英基板に溝加工を施
し多結晶シリコンのCVD膜を基板全面に成長し、
レーザー照射によつて単結晶化しようとするもの
である。
後者はジヤパンジヤーナルオブアプライドフイ
ズイツクス第19巻、第１頁、L23〜L26頁、1980
年（Japan Journal of Applied Physics，
Vol.19，No.１，pp.L23〜L26，1980）に記載され
ており、それによると半導体単結晶基板に部分的
に絶縁膜を形成し、さらに多結晶シリコン膜を基
板の全面に堆積し、レーザー照射により基板を種
結晶とする再結晶化を施し、絶縁基板上にも単結
晶層を形成しようとするものである。しかしなが
ら、いずれの方法も単結晶化の程度、絶縁膜上の
結晶欠陥等に問題があり、実用に耐えるデバイス
特性を得るまでに到つていない。また種々の高精
度技術を要し、量産生にも欠け、まだ実用化技術
となるまでには到つていない。
ズイツクス第19巻、第１頁、L23〜L26頁、1980
年（Japan Journal of Applied Physics，
Vol.19，No.１，pp.L23〜L26，1980）に記載され
ており、それによると半導体単結晶基板に部分的
に絶縁膜を形成し、さらに多結晶シリコン膜を基
板の全面に堆積し、レーザー照射により基板を種
結晶とする再結晶化を施し、絶縁基板上にも単結
晶層を形成しようとするものである。しかしなが
ら、いずれの方法も単結晶化の程度、絶縁膜上の
結晶欠陥等に問題があり、実用に耐えるデバイス
特性を得るまでに到つていない。また種々の高精
度技術を要し、量産生にも欠け、まだ実用化技術
となるまでには到つていない。
これらの技術に対して、選択エピタキシヤル技
術がある。これは半導体単結晶基板上に部分的に
絶縁膜を形成し、その絶縁膜上には堆積しないで
露出した基板領域のみに基板と同種の半導体単結
晶層をエピタキシヤル成長し、それを素子の能動
領域とするものである。このエピタキシヤル方法
はホモエピタキシヤルであるため極めて高品質な
結晶性を示し、しかも簡便で量産性に富んだ優れ
た特性をもつ。
術がある。これは半導体単結晶基板上に部分的に
絶縁膜を形成し、その絶縁膜上には堆積しないで
露出した基板領域のみに基板と同種の半導体単結
晶層をエピタキシヤル成長し、それを素子の能動
領域とするものである。このエピタキシヤル方法
はホモエピタキシヤルであるため極めて高品質な
結晶性を示し、しかも簡便で量産性に富んだ優れ
た特性をもつ。
しかし従来の選択エピタキシヤルに用いられる
基板は、単結晶基板上に絶縁膜を形成した後、絶
縁膜を部分的に開口して形成していたので、絶縁
膜とエピタキシヤル膜との界面は、用いる単結晶
基板の面方位の影響を強く受ける。例えば、
｛100｝基板を用いると、｛111｝面を有する４回対
称フアセツトが生成される。表面は平坦である
が、絶縁膜―エピタキシヤル膜界面は非対称形状
の凹凸が形成される。
基板は、単結晶基板上に絶縁膜を形成した後、絶
縁膜を部分的に開口して形成していたので、絶縁
膜とエピタキシヤル膜との界面は、用いる単結晶
基板の面方位の影響を強く受ける。例えば、
｛100｝基板を用いると、｛111｝面を有する４回対
称フアセツトが生成される。表面は平坦である
が、絶縁膜―エピタキシヤル膜界面は非対称形状
の凹凸が形成される。
従来方法で得られるエピタキシヤル膜の表面形
状を図を用いてさらに説明する。第１図ａは
｛100｝シリコン基板を用いた場合のエピタキシヤ
ルシリコンの成長形状を示す模式的な平面図で、
ｂはａのＢ―B′で切断した時の模式的な断面図
である。また第２図ａおよびｂは｛111｝シリコ
ン基板を用いた場合で、第１図ａおよびｂとそれ
ぞれ対応する模式的な平面図及び断面図である。
状を図を用いてさらに説明する。第１図ａは
｛100｝シリコン基板を用いた場合のエピタキシヤ
ルシリコンの成長形状を示す模式的な平面図で、
ｂはａのＢ―B′で切断した時の模式的な断面図
である。また第２図ａおよびｂは｛111｝シリコ
ン基板を用いた場合で、第１図ａおよびｂとそれ
ぞれ対応する模式的な平面図及び断面図である。
例えば｛100｝シリコン基板１の上にシリコン
酸化膜２を堆積し、エツチング法によつて開口し
露出したシリコン領域３にエピタキシヤル膜４を
成長するとシリコン酸化膜―エピタキシヤルシリ
コン界面からテーパー状の４回対称性フアセツト
５が形成される。これは、材質が不連続的である
エピタキシヤル膜４とシリコン酸化膜２の界面付
近では、種々の面方位が形成され易いので、結果
的に成長速度の遅い｛111｝面が形成されたこと
による。それに対して｛111｝基板１１が用いた
場合にはフアセツトのない平坦な表面が得られる
が、三回対称性であるため、矩形内の界面付近の
形状は対称性がなく、ピラミツド状のギザツキが
観察される。このように絶縁膜が存在する基板上
にエピタキシヤル層を形成する場合、基板の面方
位の影響を強く受けるので、絶縁膜の開口部全体
にわたつて平坦な表面を得ることは従来において
は不可能であつた。更に、エピタキシヤルシリコ
ン膜と絶縁膜との界面付近は積層欠陥密度が高い
こともデバイス作成上大きな問題点であつた。
酸化膜２を堆積し、エツチング法によつて開口し
露出したシリコン領域３にエピタキシヤル膜４を
成長するとシリコン酸化膜―エピタキシヤルシリ
コン界面からテーパー状の４回対称性フアセツト
５が形成される。これは、材質が不連続的である
エピタキシヤル膜４とシリコン酸化膜２の界面付
近では、種々の面方位が形成され易いので、結果
的に成長速度の遅い｛111｝面が形成されたこと
による。それに対して｛111｝基板１１が用いた
場合にはフアセツトのない平坦な表面が得られる
が、三回対称性であるため、矩形内の界面付近の
形状は対称性がなく、ピラミツド状のギザツキが
観察される。このように絶縁膜が存在する基板上
にエピタキシヤル層を形成する場合、基板の面方
位の影響を強く受けるので、絶縁膜の開口部全体
にわたつて平坦な表面を得ることは従来において
は不可能であつた。更に、エピタキシヤルシリコ
ン膜と絶縁膜との界面付近は積層欠陥密度が高い
こともデバイス作成上大きな問題点であつた。
例えばこのような従来方法によつて製造された
基板上に形成された絶縁ゲート電界効果型トラン
ジスタは、表面の凹凸のためゲート絶縁膜の耐圧
が低く、配線の断線も起り易く、しかも従来の
LOCOS法で形成されたトランジスタに比で前記
結晶欠陥によつてソースとドレイン間に数桁大き
なリーク電流が絶縁膜界面を介して流れるという
欠点があつた。またこのようなエピタキシヤル膜
にバイポーラトランジスタを形成する場合におい
ても表面の凹凸のためその後のレジストのパター
ン化が困難となつたり、ベースやエミツタ領域が
一様に形成されないという欠点がある。しかも結
晶欠陥等によつてベース―コレクタ間の絶縁膜―
エピタキシヤル膜界面にリーク電流が発生し易い
という問題点も生じた。
基板上に形成された絶縁ゲート電界効果型トラン
ジスタは、表面の凹凸のためゲート絶縁膜の耐圧
が低く、配線の断線も起り易く、しかも従来の
LOCOS法で形成されたトランジスタに比で前記
結晶欠陥によつてソースとドレイン間に数桁大き
なリーク電流が絶縁膜界面を介して流れるという
欠点があつた。またこのようなエピタキシヤル膜
にバイポーラトランジスタを形成する場合におい
ても表面の凹凸のためその後のレジストのパター
ン化が困難となつたり、ベースやエミツタ領域が
一様に形成されないという欠点がある。しかも結
晶欠陥等によつてベース―コレクタ間の絶縁膜―
エピタキシヤル膜界面にリーク電流が発生し易い
という問題点も生じた。
本発明は、単結晶基板方位に依存しないで、極
めて平坦な表面を得ることができ、しかも絶縁膜
とエピタキシヤル膜の界面に存在する結晶欠陥密
度を著しく低減することのできる半導体基板の製
造方法を提供するものである。
めて平坦な表面を得ることができ、しかも絶縁膜
とエピタキシヤル膜の界面に存在する結晶欠陥密
度を著しく低減することのできる半導体基板の製
造方法を提供するものである。
本発明によればシリコン単結晶基板上に絶縁膜
を形成し、次いで該絶縁膜の所望の部に開口部を
設け、該開口部の絶縁膜の側壁にのみシリコン結
晶中でＰ型又はＮ型を呈する不純物をドープした
多結晶シリコンもしくは非晶質シリコンの薄膜、
あるいはノンドープの多結晶シリコンもしくは非
結晶シリコンの薄膜を形成し、次いで前記絶縁膜
開口部にのみ選択的にエピタキシヤル成長し、該
成長中に前記多結晶シリコンもしくは非晶質シリ
コンの薄膜を単結晶化することを特徴とした半導
体基板の製造方法が得られる。
を形成し、次いで該絶縁膜の所望の部に開口部を
設け、該開口部の絶縁膜の側壁にのみシリコン結
晶中でＰ型又はＮ型を呈する不純物をドープした
多結晶シリコンもしくは非晶質シリコンの薄膜、
あるいはノンドープの多結晶シリコンもしくは非
結晶シリコンの薄膜を形成し、次いで前記絶縁膜
開口部にのみ選択的にエピタキシヤル成長し、該
成長中に前記多結晶シリコンもしくは非晶質シリ
コンの薄膜を単結晶化することを特徴とした半導
体基板の製造方法が得られる。
このようにシリコン単結晶基板表面に形成した
絶縁膜のパターンの側壁に多結晶シリコン薄膜あ
るいは非晶質シリコン薄膜を形成しておいてから
選択エピタキシヤル成長を行うと｛100｝基板で
はフアセツトが極めて少くなり、平坦な表面を得
ることができ、｛111｝基板では非対称性でギザツ
キや凹みを緩和し、平坦で対称性のある表面を得
ることができる。また｛110｝や｛511｝等の他の
基板を用いても同様に平坦なエピタキシヤル表面
を得ることができる。
絶縁膜のパターンの側壁に多結晶シリコン薄膜あ
るいは非晶質シリコン薄膜を形成しておいてから
選択エピタキシヤル成長を行うと｛100｝基板で
はフアセツトが極めて少くなり、平坦な表面を得
ることができ、｛111｝基板では非対称性でギザツ
キや凹みを緩和し、平坦で対称性のある表面を得
ることができる。また｛110｝や｛511｝等の他の
基板を用いても同様に平坦なエピタキシヤル表面
を得ることができる。
更に上記多結晶シリコン薄膜あるいは非晶質シ
リコン薄膜中にｐ型あるいはｎ型の不純物をドー
プしておけば、エピタキシヤル膜に電界効果トラ
ンジスタやバイポーラトランジスタを形成すると
きにチヤネルストツパの役割を果たし、絶縁膜の
側壁に接するシリコン膜に形成されやすいリーク
電流を著しく低減できる。
リコン薄膜中にｐ型あるいはｎ型の不純物をドー
プしておけば、エピタキシヤル膜に電界効果トラ
ンジスタやバイポーラトランジスタを形成すると
きにチヤネルストツパの役割を果たし、絶縁膜の
側壁に接するシリコン膜に形成されやすいリーク
電流を著しく低減できる。
次に、図を用いて本発明の実施例を説明する。
第３図ａ，ｂ，ｃ，ｄ，ｅは本発明の第１の実施
例を説明するための図で製造工程を順を追つて示
した模式的な断面図である。｛100｝面をもつシリ
コン基板１１の上に1000℃で熱酸化し約1μmの膜
厚のSiO2膜を堆積した後、通常の写真蝕刻技術
と反応性イオンエツチング法によつて500Å程度
のSiO2膜を残し、且つ垂直壁面をもつSiO2絶縁
膜パターン１２を形成すると第３図ａを得る。
500Å程度のSiO2膜は後の多結晶シリコン膜１３
のエツチングマスクに用いられる。次に多結晶シ
リコン膜１３をCVD法で約1000Åの膜厚で堆積
すると第３図ｂとなり、続いて反応性イオンエツ
チング技術等を用いて異方的に多結晶シリコン膜
１３をエツチングするとSiO2膜１２の側壁にの
み多結晶シリコンが初期の膜厚で残り、第３図ｃ
が得られる。続いて通常の希釈されたフツ酸液で
SiO2膜をエツチングするとシリコン基板表面１
４が露出し、第３図ｄとなる。次にSiH2Cl2と水
素から構成されるガス系にHClを大よそ1vol％程
度加え、900℃から1100℃の範囲の温度で、選択
的にエピタキシヤル成長するとSiO2膜１２の表
面には堆積しないで、露出したシリコン領域１４
にのみSi単結晶膜１５が成長する。エピタキシヤ
ルシリコン膜が約1μm程度の時に第３図ｅが得ら
れる。SiO2絶縁膜とエピタキシヤルシリコンの
界面に存在する多結晶シリコンは単結晶化し、Si
エピタキシヤル層１５の一部となつていることが
TEMの観察により確かめられた。しかもSiO2界
面付近にはフアセツトや凹凸が認められず、極め
て平坦なエピタキシヤル表面が得られた。これは
エピタキシヤル成長中に絶縁膜壁面にある多結晶
シリコン膜が基板面方位にしたがつた再配列化を
受け、しかも壁面から常にSi原子を補給している
ためと考えられる。壁面材料について多結晶シリ
コンの他に非晶質シリコンでも同様な効果を示し
た。
第３図ａ，ｂ，ｃ，ｄ，ｅは本発明の第１の実施
例を説明するための図で製造工程を順を追つて示
した模式的な断面図である。｛100｝面をもつシリ
コン基板１１の上に1000℃で熱酸化し約1μmの膜
厚のSiO2膜を堆積した後、通常の写真蝕刻技術
と反応性イオンエツチング法によつて500Å程度
のSiO2膜を残し、且つ垂直壁面をもつSiO2絶縁
膜パターン１２を形成すると第３図ａを得る。
500Å程度のSiO2膜は後の多結晶シリコン膜１３
のエツチングマスクに用いられる。次に多結晶シ
リコン膜１３をCVD法で約1000Åの膜厚で堆積
すると第３図ｂとなり、続いて反応性イオンエツ
チング技術等を用いて異方的に多結晶シリコン膜
１３をエツチングするとSiO2膜１２の側壁にの
み多結晶シリコンが初期の膜厚で残り、第３図ｃ
が得られる。続いて通常の希釈されたフツ酸液で
SiO2膜をエツチングするとシリコン基板表面１
４が露出し、第３図ｄとなる。次にSiH2Cl2と水
素から構成されるガス系にHClを大よそ1vol％程
度加え、900℃から1100℃の範囲の温度で、選択
的にエピタキシヤル成長するとSiO2膜１２の表
面には堆積しないで、露出したシリコン領域１４
にのみSi単結晶膜１５が成長する。エピタキシヤ
ルシリコン膜が約1μm程度の時に第３図ｅが得ら
れる。SiO2絶縁膜とエピタキシヤルシリコンの
界面に存在する多結晶シリコンは単結晶化し、Si
エピタキシヤル層１５の一部となつていることが
TEMの観察により確かめられた。しかもSiO2界
面付近にはフアセツトや凹凸が認められず、極め
て平坦なエピタキシヤル表面が得られた。これは
エピタキシヤル成長中に絶縁膜壁面にある多結晶
シリコン膜が基板面方位にしたがつた再配列化を
受け、しかも壁面から常にSi原子を補給している
ためと考えられる。壁面材料について多結晶シリ
コンの他に非晶質シリコンでも同様な効果を示し
た。
次に本発明の第２の実施例を説明する。第４図
はｎチヤネル絶縁ゲート電界効果型トランジスタ
を製造するさいの製造工程を順を追つて示した模
式的断面図である。用いる基板は1Ω・cm程度の
比抵抗を有する｛100｝シリコン単結晶基板であ
る。基板４０１表面に厚さ1μmのSiO2膜４０２
と厚さ約500ÅのSiO2膜４０３のパターンを形成
する工程までは第１の実施例と同じである。次に
多結晶シリコンをCVD法で約1000Åの厚さで堆
積する。堆積中あるいは堆積後にｐ型不純物であ
るボロンを1018cm-3程度ドープする（ａ図）。次
に第１の実施例と同様なエツチング法でSiO2膜
４０２の側壁にのみ多結晶シリコン４０４を残
し、次いでSiO2膜４０３を除去する。次に第１
の実施例と同様にSiH2Cl2と水素から構成される
ガスにHClをおよそ1vol％加えシリコン基板の露
出部に選択的にシリコン単結晶膜４０５がエピタ
キシヤル成長する（ｂ図）。成長中に例えばジボ
ラン（B2H6）ガスを導入することにより10〜
20Ω・cmの比抵抗のエピタキシヤル膜が容易に得
られる。このエピタキシヤルSi膜の平坦性、結晶
性は第１の実施例とほぼ同じであり、多結晶シリ
コンは同様に単結晶化している。側壁に形成した
多結晶シリコン中のボロンはエピタキシヤル成長
後絶縁膜から0.1μm程度の範囲に分布している。
これがチヤネルストツパ領域４０４′となる。
はｎチヤネル絶縁ゲート電界効果型トランジスタ
を製造するさいの製造工程を順を追つて示した模
式的断面図である。用いる基板は1Ω・cm程度の
比抵抗を有する｛100｝シリコン単結晶基板であ
る。基板４０１表面に厚さ1μmのSiO2膜４０２
と厚さ約500ÅのSiO2膜４０３のパターンを形成
する工程までは第１の実施例と同じである。次に
多結晶シリコンをCVD法で約1000Åの厚さで堆
積する。堆積中あるいは堆積後にｐ型不純物であ
るボロンを1018cm-3程度ドープする（ａ図）。次
に第１の実施例と同様なエツチング法でSiO2膜
４０２の側壁にのみ多結晶シリコン４０４を残
し、次いでSiO2膜４０３を除去する。次に第１
の実施例と同様にSiH2Cl2と水素から構成される
ガスにHClをおよそ1vol％加えシリコン基板の露
出部に選択的にシリコン単結晶膜４０５がエピタ
キシヤル成長する（ｂ図）。成長中に例えばジボ
ラン（B2H6）ガスを導入することにより10〜
20Ω・cmの比抵抗のエピタキシヤル膜が容易に得
られる。このエピタキシヤルSi膜の平坦性、結晶
性は第１の実施例とほぼ同じであり、多結晶シリ
コンは同様に単結晶化している。側壁に形成した
多結晶シリコン中のボロンはエピタキシヤル成長
後絶縁膜から0.1μm程度の範囲に分布している。
これがチヤネルストツパ領域４０４′となる。
次にゲート酸化膜４０６を形成後、イオン注入
法等の手段によりエピタキシヤルシリコン基板表
面に不純物４０７を制御して導入し、所望のトラ
ンジスタのしきい値電圧に設定する（ｃ図）その
後多結晶シリコンをCVD法で堆積し、パターン
化を行つてゲート電極４０８となしその後ヒ素等
のＮ型不純物を1015Qcm-2以上のドーズ量でイオ
ン注入することによりソース・ドレイン領域４０
９を形成する（ｄ図）。適当なアニーリングを行
つてイオン注入損傷を回復した後、層間絶縁膜と
してPSG膜４１０をCVD法で堆積し、熱処理に
よつて平坦化を計る。通常の写真蝕刻技術を用い
てコンタクトホール４１１を形成して第４図ｅを
得る。アルミニウム４１２を真空蒸着法で被着さ
せ、配線電極のパターン化を行い、水素中でアル
ミニウムとシリコンの合金化を施すと仕上り図の
第４図ｆを得る。必要に応じてCVD法で保護膜
を堆積して電極パツドの部分の保護膜をエツチン
グ除去する。こうして得られた絶縁ゲート電界効
果トランジスタの電気的特性は良好で、例えば
pn接合リーク電流は印加電圧5Vの時10-14A／cm2
以下で、ソース・ドレインのサブスレツシヨルド
特性の傾きは約90mV／decadeであつた。これら
の値はいずれも従来LOCOS法で得られた特性と
同程度であり、満足されるものである。また素子
分離寸法としてLOCOS法で絶対実現できない
0.5μmの分離幅も比較的容易に形成できた。
法等の手段によりエピタキシヤルシリコン基板表
面に不純物４０７を制御して導入し、所望のトラ
ンジスタのしきい値電圧に設定する（ｃ図）その
後多結晶シリコンをCVD法で堆積し、パターン
化を行つてゲート電極４０８となしその後ヒ素等
のＮ型不純物を1015Qcm-2以上のドーズ量でイオ
ン注入することによりソース・ドレイン領域４０
９を形成する（ｄ図）。適当なアニーリングを行
つてイオン注入損傷を回復した後、層間絶縁膜と
してPSG膜４１０をCVD法で堆積し、熱処理に
よつて平坦化を計る。通常の写真蝕刻技術を用い
てコンタクトホール４１１を形成して第４図ｅを
得る。アルミニウム４１２を真空蒸着法で被着さ
せ、配線電極のパターン化を行い、水素中でアル
ミニウムとシリコンの合金化を施すと仕上り図の
第４図ｆを得る。必要に応じてCVD法で保護膜
を堆積して電極パツドの部分の保護膜をエツチン
グ除去する。こうして得られた絶縁ゲート電界効
果トランジスタの電気的特性は良好で、例えば
pn接合リーク電流は印加電圧5Vの時10-14A／cm2
以下で、ソース・ドレインのサブスレツシヨルド
特性の傾きは約90mV／decadeであつた。これら
の値はいずれも従来LOCOS法で得られた特性と
同程度であり、満足されるものである。また素子
分離寸法としてLOCOS法で絶対実現できない
0.5μmの分離幅も比較的容易に形成できた。
さらにシリコン基板の不純物濃度をトランジス
タのしきい値電圧と独立に選ぶことができるの
で、実施例で用いられた1Ωcm比抵抗よりも低い
高濃度基板を使用すると、α線によるソフトエラ
ーを改善することができたり、スイツチング速度
の高速化も果すことができる長所もある。
タのしきい値電圧と独立に選ぶことができるの
で、実施例で用いられた1Ωcm比抵抗よりも低い
高濃度基板を使用すると、α線によるソフトエラ
ーを改善することができたり、スイツチング速度
の高速化も果すことができる長所もある。
本実施例中ではSiO2膜の側壁に多結晶シリコ
ンを残したが、非晶質シリコンでも同様の効果を
示した。
ンを残したが、非晶質シリコンでも同様の効果を
示した。
次に第３の実施例を述べる。第５図ａ，ｂ，
ｃ，ｄ，ｅ，ｆ，ｇはnpnバイポーラトランジス
タの製造プロセスの模式的断面図を工程順に示し
たものである。ｐ型｛100｝面シリコン基板５０
１上に熱酸化膜５０２を形成し、通常の写真蝕刻
技術で酸化膜を開口し、リンを拡散すると高濃度
コレクター領域５０３が形成される（ａ図）。熱
酸化膜５０２を除去した後CVD法によつてSiO2
膜５０４を厚さ2μm程度堆積し、同様に写真蝕刻
技術と反応性イオンエツチングによつてパターン
化するとSiO2膜５０４の側壁は垂直に近い形状
を得る。続いてボロンをドープされた多結晶シリ
コンをCVD法によつて厚さ300〜1500Å程度
CVD法で堆積し、続いて反応性イオンエツチン
グ法を用いてエツチングすると、SiO2膜５０４
の側壁にのみボロンドがドープされた多結晶シリ
コン５０５が残る（ｂ図）。次に例えばSiO2Cl2を
ソースガス、H2をキヤリヤガスとしたガス系に
塩化水素等のハロゲン化水素ガスと更にホスフイ
ン（PH3）を適切量を加えて、900℃以上でエピ
タキシヤル成長を行うと、SiO2膜５０４上には
シリコンが堆積されずにシリコン基板開口部にの
みｎ型の単結晶シリコン膜５０６が形成される。
SiO2側壁を覆つていた多結晶シリコン５０５は、
エピタキシヤル成長中に再配列を受け、単結晶層
５０６の一部となり、ポロン拡散領域５０５′に
なる。こうして第５図ｃが得られる。写真蝕刻技
術でレジストパターンを形成し、レジスト５０８
をマスクにしてポロンをイオン注入し、その後熱
処理してベース領域５０９を形成すると第５図ｄ
が得られる。次にSiO2膜５１０をCVD法によつ
て堆積し、写真蝕刻技術とエツチング法によつて
パターン化する。その後ベース・コンタクトとな
すべき領域のみレジスト膜５１１で覆い、それを
マスクとしてヒ素を1015cm-2以上のドーズ量でイ
オン注入するとエミツタ領域５１２とコレクター
高濃度領域５１３が得られ、第５図ｅとなる。次
にレジスト５１４をマスクにしてポロンを1015cm
-2以上のドーズ量でイオン注入することによつて
ベース高濃度領域５１５が得られ、第５図ｆとな
る、層間絶縁膜としてPSG膜５１６をCVD法で
堆積し、コンタクトホールを開口し、Al電極５
１７を形成すると第５図ｇとなる。このようにし
て、ベース、コレクタ間のリーク電流が従来の
LOCOS法で形成した場合と同程度のnpnトラン
ジスタが得られる。
ｃ，ｄ，ｅ，ｆ，ｇはnpnバイポーラトランジス
タの製造プロセスの模式的断面図を工程順に示し
たものである。ｐ型｛100｝面シリコン基板５０
１上に熱酸化膜５０２を形成し、通常の写真蝕刻
技術で酸化膜を開口し、リンを拡散すると高濃度
コレクター領域５０３が形成される（ａ図）。熱
酸化膜５０２を除去した後CVD法によつてSiO2
膜５０４を厚さ2μm程度堆積し、同様に写真蝕刻
技術と反応性イオンエツチングによつてパターン
化するとSiO2膜５０４の側壁は垂直に近い形状
を得る。続いてボロンをドープされた多結晶シリ
コンをCVD法によつて厚さ300〜1500Å程度
CVD法で堆積し、続いて反応性イオンエツチン
グ法を用いてエツチングすると、SiO2膜５０４
の側壁にのみボロンドがドープされた多結晶シリ
コン５０５が残る（ｂ図）。次に例えばSiO2Cl2を
ソースガス、H2をキヤリヤガスとしたガス系に
塩化水素等のハロゲン化水素ガスと更にホスフイ
ン（PH3）を適切量を加えて、900℃以上でエピ
タキシヤル成長を行うと、SiO2膜５０４上には
シリコンが堆積されずにシリコン基板開口部にの
みｎ型の単結晶シリコン膜５０６が形成される。
SiO2側壁を覆つていた多結晶シリコン５０５は、
エピタキシヤル成長中に再配列を受け、単結晶層
５０６の一部となり、ポロン拡散領域５０５′に
なる。こうして第５図ｃが得られる。写真蝕刻技
術でレジストパターンを形成し、レジスト５０８
をマスクにしてポロンをイオン注入し、その後熱
処理してベース領域５０９を形成すると第５図ｄ
が得られる。次にSiO2膜５１０をCVD法によつ
て堆積し、写真蝕刻技術とエツチング法によつて
パターン化する。その後ベース・コンタクトとな
すべき領域のみレジスト膜５１１で覆い、それを
マスクとしてヒ素を1015cm-2以上のドーズ量でイ
オン注入するとエミツタ領域５１２とコレクター
高濃度領域５１３が得られ、第５図ｅとなる。次
にレジスト５１４をマスクにしてポロンを1015cm
-2以上のドーズ量でイオン注入することによつて
ベース高濃度領域５１５が得られ、第５図ｆとな
る、層間絶縁膜としてPSG膜５１６をCVD法で
堆積し、コンタクトホールを開口し、Al電極５
１７を形成すると第５図ｇとなる。このようにし
て、ベース、コレクタ間のリーク電流が従来の
LOCOS法で形成した場合と同程度のnpnトラン
ジスタが得られる。
以上第１〜第３の実施例においては厚さ300〜
1500Åの多結晶シリコンを用いたがエピ成長中の
シリコン原子の内配列化速度は非常に速いので絶
縁膜側壁に堆積する多結晶シリコン膜の膜厚は特
に制約されることはない。本発明によつて製造し
た基板を用いることにより、良好な特性をもつ半
導体装置を形成することができた。この場合
SiO2絶縁膜１２は素子分離領域となることは明
白である。
1500Åの多結晶シリコンを用いたがエピ成長中の
シリコン原子の内配列化速度は非常に速いので絶
縁膜側壁に堆積する多結晶シリコン膜の膜厚は特
に制約されることはない。本発明によつて製造し
た基板を用いることにより、良好な特性をもつ半
導体装置を形成することができた。この場合
SiO2絶縁膜１２は素子分離領域となることは明
白である。
また前記実施例においては、選択エピタキシヤ
ル成長に用いるガスとしてSiH2Cl2，HCl，H2を
混合させたものを用いたが、これに限定されるも
のではなく、SiHCl3，HCl，H2の混合ガス、
SiCl4，HCl，H2の混合ガス、SiH4，HCl，H2の
混合ガス等を用いてもよい。
ル成長に用いるガスとしてSiH2Cl2，HCl，H2を
混合させたものを用いたが、これに限定されるも
のではなく、SiHCl3，HCl，H2の混合ガス、
SiCl4，HCl，H2の混合ガス、SiH4，HCl，H2の
混合ガス等を用いてもよい。
更に上記HClの代りにHI，HBr等を用いても
よい、即ち一般にハロゲン化水素であればよい。
よい、即ち一般にハロゲン化水素であればよい。
また前記実施例では絶縁膜としてSiO2膜を用
いたが他にSi3N4膜、SiO2膜とSi3N4膜を積層し
た膜、PSG膜（リンガラス膜）等でもよい。
いたが他にSi3N4膜、SiO2膜とSi3N4膜を積層し
た膜、PSG膜（リンガラス膜）等でもよい。
また多結晶シリコンの代りにアモルフアスシリ
コンを用いてもよく、この場合、スパツタ法や蒸
着法で形成したアモルフアスシリコンやプラズマ
CVD法で形成して得られる水素やフツ素等を含
むアモルフアスシリコンでも、発明の効果はかわ
らない。
コンを用いてもよく、この場合、スパツタ法や蒸
着法で形成したアモルフアスシリコンやプラズマ
CVD法で形成して得られる水素やフツ素等を含
むアモルフアスシリコンでも、発明の効果はかわ
らない。
第１図および第２図は従来方法による｛100｝
面および｛111｝面基板を用いたエピタキシヤル
膜の形状をそれぞれ模式的に示した図である。ま
た第３図は本発明の第１の実施例を工程順に示し
た模式的断面図である。第４図は本発明の第２の
実施例を工程順に示した模式的断面図である。第
５図は本発明の第３の実施例を工程順に示した模
式的断面図である。 図中の番号は以下のものを示す。１，４０１，
５０１…｛100｝面シリコン基板、１１…｛111｝
面シリコン基板、２…絶縁膜、３…露出されたシ
リコン基板表面、４…エピタキシヤルシリコン
層、５…テーパー状フアセツト、６…非対称形状
の凹凸、１２，５０２，５０４，５１０…SiO2
絶縁膜、１３…多結晶シリコン膜、１４…露出さ
れた｛100｝面シリコン基板表面、１５…エピタ
キシヤル層、４０４，５０５…不純物がドープさ
れた多結晶シリコン、４０５，５０６…エピタキ
シヤルシリコン層、４０４′，５０５′…チヤネル
ストツパー領域、４０６…ゲート酸化膜、４０７
…チヤネルドープ領域、４０８…ゲート電極用多
結晶シリコン、４０９…ソース・ドレイン領域、
４１０，５１６…層間絶縁膜用PSG膜、４１１
…コンタクトホール、４１２，５１７…アルミニ
ウム電極、５０３…コレクタ領域、５１４，５０
８，５１１…レジスト膜、５０９…ベース領域、
５１２…エミツタ領域、５１３…コレクタ高濃度
領域、５１５…ベース高濃度領域。
面および｛111｝面基板を用いたエピタキシヤル
膜の形状をそれぞれ模式的に示した図である。ま
た第３図は本発明の第１の実施例を工程順に示し
た模式的断面図である。第４図は本発明の第２の
実施例を工程順に示した模式的断面図である。第
５図は本発明の第３の実施例を工程順に示した模
式的断面図である。 図中の番号は以下のものを示す。１，４０１，
５０１…｛100｝面シリコン基板、１１…｛111｝
面シリコン基板、２…絶縁膜、３…露出されたシ
リコン基板表面、４…エピタキシヤルシリコン
層、５…テーパー状フアセツト、６…非対称形状
の凹凸、１２，５０２，５０４，５１０…SiO2
絶縁膜、１３…多結晶シリコン膜、１４…露出さ
れた｛100｝面シリコン基板表面、１５…エピタ
キシヤル層、４０４，５０５…不純物がドープさ
れた多結晶シリコン、４０５，５０６…エピタキ
シヤルシリコン層、４０４′，５０５′…チヤネル
ストツパー領域、４０６…ゲート酸化膜、４０７
…チヤネルドープ領域、４０８…ゲート電極用多
結晶シリコン、４０９…ソース・ドレイン領域、
４１０，５１６…層間絶縁膜用PSG膜、４１１
…コンタクトホール、４１２，５１７…アルミニ
ウム電極、５０３…コレクタ領域、５１４，５０
８，５１１…レジスト膜、５０９…ベース領域、
５１２…エミツタ領域、５１３…コレクタ高濃度
領域、５１５…ベース高濃度領域。
Claims (1)
- １ Si単結晶基板上に絶縁膜を形成し、次いで該
絶縁膜の所望の部分に開口部を設け、該開口部の
絶縁膜の側壁にのみシリコン結晶中でＰ型又はＮ
型を呈する不純物をドープした多結晶シリコンも
しくは非晶質シリコンの薄膜、あるいはノンドー
プの多結晶シリコンもしくは非晶質シリコンの薄
膜を形成し、次いで前記絶縁膜開口部にのみ選択
的に単結晶シリコン膜をエピタキシヤル成長し、
該成長中に前記多結晶シリコンもしくは非晶質シ
リコンの薄膜を単結晶化することを特徴とした半
導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376682A JPS59134819A (ja) | 1982-09-03 | 1982-09-03 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376682A JPS59134819A (ja) | 1982-09-03 | 1982-09-03 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59134819A JPS59134819A (ja) | 1984-08-02 |
| JPH0113210B2 true JPH0113210B2 (ja) | 1989-03-03 |
Family
ID=15569659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15376682A Granted JPS59134819A (ja) | 1982-09-03 | 1982-09-03 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134819A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
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-
1982
- 1982-09-03 JP JP15376682A patent/JPS59134819A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59134819A (ja) | 1984-08-02 |
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