JPH0240923A - バイポーラ・トランジスタの製造方法 - Google Patents

バイポーラ・トランジスタの製造方法

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JPH0240923A
JPH0240923A JP1132923A JP13292389A JPH0240923A JP H0240923 A JPH0240923 A JP H0240923A JP 1132923 A JP1132923 A JP 1132923A JP 13292389 A JP13292389 A JP 13292389A JP H0240923 A JPH0240923 A JP H0240923A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明はバイポーラ・トランジスタの製造方法に関し、
具体的には、自己整合エミッタ・ベース領域を有するバ
イポーラ・トランジスタのためのエミッタの窓を形成す
る方法に関する。
B、従来技術 バイポーラ・トランジスタの製造では、多くの研究がト
ランジスタの速度に増大に向けられている。個の速度を
増大するための一つの方法はトランジスタの幾何学的形
状によるものである。高速度バイポーラ・トランジスタ
の場合の、2つのクリティカルな寸法は、エミッタ・ス
トライプの幅及びベースの厚さである。エミッタ・スト
ライブの幅はエミッタ領域の横方向寸法によって画定さ
れベースの厚さはベース領域の縦方向寸法によって画定
される。ベース抵抗がトランジスタの速度に対す、る重
要な障害になるために、エミッタ・ストライブの幅及び
ベースの厚さの両方をできるだけ小さく(ト)ベース抵
抗が小さなトランジスタを製造することが望ましい。さ
らに、エミッタの長さ対幅の比はできるだけ大きくなく
てはならない。又、エミッタの長さは他の製造上の制約
によって決定されるので、エミッタ・ストライブの幅だ
けがベース抵抗を減少するために調整できる唯一の寸法
である。
通常のバイポーラ・トランジスタの製造では、ストライ
ブの幅を画定するエミッタの窓はフォトリソグラフィを
使用することによって位置決めされ、寸法が決定される
。即ち、フォトリソグラフィ用のマスクが単結晶シリコ
ン基板上にエピタキシャルに成長されたポリシリコンの
層上に位置付けられ、次にポリシリコンの層を通してエ
ミッタの窓がエッチされ、単結晶シリコンの領域が露出
される。経験によれば、本質的ベース領域を過度にエッ
チしないで外部ベース・ポリシリコン層中にエミッタの
開孔をエツチングすることは非常に困難なことがわかっ
ている。エミッタの窓を画定するためのフォトリソグラ
フィ方法は、得られる代表的な最小のエミッタ・ストラ
イブの幅が約0゜7ミクロンであるという、寸法上の限
界がある。
さらに、フォトリソグラフィ・マスキング技術を使用す
ると、本質的ベースとの整合が不適切なために、不正確
さを生じ、再現性が悪くなる。
従来技術の欠点を克服するために、エミッタの窓を画定
する種々の技術が使用されてきた。米国特許第4499
657号では、フォトリソグラフィを使用(ト)エミッ
タとベースの窓を同時に画定(ト)不整合の影響の一部
を減少している。しかし、エミッタ・ストライブの幅は
0.5乃至2ミクロンの範囲に制限されている。
米国特許第4504332号はバイポーラ・トランジス
タを製造するための自己整合技術を開示している。単結
晶シリコン基板上に熱酸化物層、窒化シリコン層及び酸
化ホウ素層が順次に付着される。通常のフォトリソグラ
フィ技術を使用(ト)ベースとエミッタの両方を形成す
るための窓がエッチされる。シリコンの層が基板全体上
にエピタキシャル成長されるが、絶縁層上にはポリ(多
結晶)シリコンが形成され、基板の露出領域上には単結
晶シリコンが形成される。ポリシリコン領域にドープ(
ト)外部ベース領域が形成されている。
次に共形的な熱酸化物層が多結晶及び単結晶シリコン領
域上に付着され、熱酸化物をエッチ(ト)単結晶が露出
される。次に内部ベース領域がインプランテーションに
よって形成され、エミッタ領域が共形的な、ドープされ
た酸化物層からの拡散によって形成される。次にエミッ
タ、ベース及びコレクタのためのコンタクト開孔が酸化
物層中に形成される。エミッタ及びベースは自己整合す
るが、処理段階が多く、複雑である。さらに、エミッタ
の窓が通常のフォトリソグラフィ技術によって画定され
ているので、幅の寸法に限界がある。
C0発明が解決しようとする問題点 本発明の目的は、エミッタの窓がシリコンの選択的エピ
タキシャル成長の使用によって画定されるバイポーラ・
トランジスタの製造方法を与えることにある。
本発明に従えば、従来技術で可能であったものよりもは
るかに狭いエミッタ・ストライブ幅を有するトランジス
タが与えられる。
本発明に従えば、0.5ミクロン未満の、しかも0.1
ミクロン程度のエミッタ・ストライブ幅を有するトラン
ジスタが与えられる。
D0問題点を解決するための手段 本発明のバイポーラ・トランジスタの製造方法は、第1
の導電型の半導体材料の基板を設け、この基板上に第2
の導電型の半導体材料の第1の層を、非選択的なエピタ
キシーによって付着することを含む。第1の層の一部の
上に絶縁材料の要素を形成し、第2の導電型の半導体材
料の第2の層を選択的エピタキシーによって上記第1の
層上に形成する。この選択的エピタキシーによって、第
2の層の一部が上記要素の上面の一部の上に横方向に過
成長する。これによって第2の府中に開孔が形成され、
上記要素の上面上に露出領域が残される。第2の層上に
絶縁材料の層が形成され、開孔が狭くされ、上記要素の
露出領域が減少される。
この開孔な通して上記要素の露出領域が除去され、第1
の層の一部が露出されて、上記第1の層中に第1の導電
型の領域が形成される。
本発明の一つの実施例に従えば、n導電型の、シリコン
のような半導体材料の基板には、埋設酸化物分離領域(
16)によって取囲まれたメサ部(14)が与えられる
。n導電型シリコンの第1の層(18)が通常の非選択
的エピタキシャル成長技術の使用によって、メサ部及び
分離領域上に付着される。この付着によって、基板の分
離領域上にはポリ(多結晶)シリコンの領域(22)が
形成され、メサ部上には単結晶シリコンの領域(20)
が形成される。単結晶領域の一部の上に、少なくともバ
リヤ層(窒化シリコン層)(24)を含む絶縁材料の要
素(30)が形成される。2酸化シリコンのような酸化
物層(26)を窒化シリコンI(24)とシリコンの第
1の層(18)間に与えることもできる。
次にn導電型のシリコンの第2の層(32)が第1の層
の単結晶シリコン領域及びポリシリコン領域上に付着さ
れる。このシリコンの第2の層の付着によって、第1の
層中のポリシリコン領域(22)上にはポリシリコンが
形成され、第1の層中の単結晶シリコン領域(20)上
には単結晶シリコンが形成される。このシリコンの第2
の層(32)は選択的エピタキシャル技術によって付着
され、単結晶材料の一部が要素(30)の一部の上にも
横方向に過成長(ト)開孔(29)が形成され、要素(
30)の窒化シリコン層(24)の表面上には露出領域
(31)が残される。第2の層(32)上には、高圧熱
酸化によって酸化物層(42)が形成される。開孔(2
9)の壁を覆う熱酸化物の部分は開孔をせばめ、窒化シ
リコン層(24)の露出領域の幅を減少する。その後、
狭くなった開孔(44)を通して要素(30)の露出領
域が除去され、シリコンの第1の層の単結晶の領域の一
部が露出される。
n導電型の領域(54)が上記単結晶領域の露出部分(
50)中に形成されて、トランジスタのエミッタが形成
される。エミッタ領域を通して単結晶材料の領域(21
)が本質的ベースをなし、メサ部(14)がトランジス
タのコレクタをなす。
エミッタは、未ドープ・ポリシリコンの領域を開孔中に
付着させ、n型ドーパントをインブラントし、アニーリ
ングによりドーパントを単結晶領域に向けて拡散させる
といった、通常の技術によって形成される。本質的ベー
ス(21)と絶縁要素(30)に隣接する単結晶領域(
20,34)及び多結晶領域(22,36)の部分が外
部ベース領域になる。外部ベース、コレクタ及びポリシ
リコン・エミッタと接触するための金属コンタクトが形
成されて、トランジスタが完成する。
上述のように、本発明に従えば、エミッタ領域を形成す
るための窓は半導体材料の選択的なエピタキシャル成長
によって形成される。ここで選択的成長とは、シリコン
がシリコンの表面に沿って均一に成長し、そしてシリコ
ンが絶縁要素の一部の上にも過成長することをさしてい
る。選択的エピタキシャル技術は、過成長領域の垂直及
び水平方向の両方で成長速度が等しくなる成長条件で使
用することが好ましい。この過成長は所望のエミッタ・
ストライプの幅が形成されるように制御され停止される
。高圧熱酸化物層が選択的エピタキシャル層上に付着さ
れ、ポリシリコン・エミッタを外部ベース領域から分離
するが、この酸化物層はエミッタ・ストライブの幅をさ
らに減少させる効果を有する。この方法によるエミッタ
の窓の形成は、本質的ベースとエミッタの自己整合を与
える。選択的エピタキシャル成長によるエミッタの窓の
寸法の調整及び熱酸化物スペーサによる窓の再調整によ
って、非常に良好な再現性が得られる。
外部ベースは完全に単結晶であるから低抵抗であり、従
来ポリシリコンの外部ベースで必要であった厚さよりも
薄く形成できるため、エミッタの窓の深さも小さくなり
、エミッタ抵抗ががなり小さくなる。さらに、ポリシリ
コン外部ベースの抵抗はシリサイドを形成することによ
ってさらに減少させることができる。酸化物スペーサは
、エミッタと外部ベースを分離する。
E、実施例 第2図を参照すると、トランジスタ用構造体10は分離
領域(ROX)16によって取囲まれた、メサ部14を
有する単結晶シリコン基板12を有する。メサ部には第
1の導電型のドーパントがドープされている。図示の実
施例はnpn)ランジスタに関するものであるが、本発
明の方法は同じくpnp )ランジスタの形成にも使用
できることは明らかであろう。メサ部14は通常の拡散
又はインプランテーション技術によって、代表的には薄
くn型にドープされている。領域16は一般に知られて
いる埋設酸化物領域である。基板12上には、半導体材
′F4(シリコン)の非選択的エピタキシャル層18が
通常のエピタキシャル成長技術によって成長される。こ
のシリコンは単結晶のメサ部14上の領域20では単結
晶として成長し、埋設酸化物領域16上の領域22では
ポリシリコンとして成長される。図中、破線は単結晶領
域と多結晶領域の境界を示している。層18は代表的な
場合、約2X1018cm  ”の程度にp型にドープ
されている。層18のドーピングはエピタキシャル成長
と同時に行うこともでき、後にドーパントを層中にイン
ブラントすることもできる。層18の代表的な厚さは5
00乃至1000人である。
次に、層18上には、少なくともバリヤ層(代表的には
窒化シリコン)よりなる層を付着することによって、絶
縁層が形成される。第3図に示された例示実施例では、
代表的には2酸化シリコンである熱酸化物層26が先ず
層18上に付着され、次に窒化シリコン・バリヤ層24
が酸化物層26上に付着されている。酸化物層26は代
表的な場合、40A程度の厚さを有し、窒化物層24は
300A程度の厚さを有する。窒化物層は低圧化学蒸着
技術(LPGVD )によって付着できる。
第4因に示したように、レジスト28がメサ部14上の
窒化物層24上に置かれる。レジスト28の幅は最終構
造体の絶縁要素を画定し、所望のエミッタ・ストライブ
の幅よりも大きくなければならない。次に反応性イオン
・エツチングを使用(ト)窒化物バリヤ層をエッチし、
酸化物層26を露出する。ここで、選択的に、酸化物層
26を通してホウ素(B)を非常に浅くインブラントし
、窒化物層24の両側のシリコン層18の領域に、代表
的には2X10190m−3程度に濃くドープしてもよ
い。この追加のドーピングによって、トランジスタの外
部ベース領域になるこれ等の領域の抵抗が低下する。窒
化物要素24を通してp+領域21が本質的ベース領域
になる。
第5図に示したように、次に酸化物層26が希釈HFの
ようなウェット・エッチによって除去され、レジスト2
8が除去されて、構造体の表面が清浄にされる。このよ
うに(ト)絶縁要素30が、層24及び36の残った部
分から形成される。その後、選択的エピタキシーを使用
(ト)高濃度のp型シリコンの第2の層32を成長させ
る。このシリコンは絶縁要素30の一部の上にも選択的
に過成長する。シリコンの第2の層32は、118の単
結晶領域20上では単結晶領域34と(ト)FFJ18
のポリシリコン領域22上ではポリシリコン領域36と
して成長する。領域34及び36は、層18の高濃度p
型領域とともに、トランジスタの外部ベースをなす。
層3・2の成長は最初絶縁要素30の厚さまで成長し、
次に要素30上に過成長(ト)開孔29を形成し、要素
30上の上側の表面33の露出部31を残す。好ましい
実施例では、選択的エピタキシャル技術によって、垂直
及び水平方向に等速度で成長が行われる。
要素30によって形成されるパターンが(100)結晶
軸に平行な時は等しい成長速度が達成されることが知ら
れている。さらに、(100)方向の成長速度は(11
0)方向の成長速度よりもはるかに高いことが知られて
いる。従って、絶縁要素30の上側の表面33まで達し
た後に、層32は表面33の上に垂直に成長するのと同
じ量だけ、表面33に沿って横方向に成長する。従って
、絶縁要素30によって画定されるリソグラフィ・パタ
ーンの形試が円形でも、長方形状のエミッタ開孔を与え
ることができる。使用できる選択的エピタキシャル技術
の例は、1987年ハワイのホノルル市で開かれた、電
子化学学会主催の化学蒸着についての第10回会議の書
き直し抜粋、第991〜992頁、ギンスベルク等によ
る論文「減圧時のS iC+4を使用した低温選択的エ
ピタキシー」(Ginsber8. et al、、 
Lower TemperatureSelectiv
e Epitaxy Using 5iC14at R
educedPressure、 Extended 
Abstracts、  l Qth Confere
nceon Chemical Vapor Depo
sition、 Electro、 Chemical
Society、 Honolulu、 Hawaii
、  l 937、pp、991.992)に開示され
ている。
選択的エピタキシャル層32は、代表的には1000〜
3000^の厚さに成長される。成長温度は875℃も
しくはそれ以下に保持されることが好ましい。現在では
エピタキシャル成長が7゜0℃以下の温度で遂行される
技術が現れている。
本発明の実施にとっては、絶縁要素3oの下に形成され
る本質的ベースへの損傷を避けるために、成長温度はで
きるだけ低く保たれることが好ましい。層32の選択的
エピタキシャル成長は、所望の幅を有する開孔29を与
えるように容易に制御できる成長条件の下に行われる。
開孔29の幅は0.5ミクロン未満にすることができ、
また0゜1ミクロン程度に小さくすることもできる。
第6図に示したように、熱酸化物層42が選択的エピタ
キシャル層32上に付着される。層42は外部ベース領
域をその後に形成されるポリシリコン・エミッタから分
離する。さらに、第5図の開孔29の幅は熱酸化物層4
2の付着によって減少される。層42は高圧低温酸化処
理によって形成されることが好ましい。層42は要素3
0の露出部31の一部と接触している。この熱酸化は7
00℃〜800℃の温度で行なって、本質的ベース領域
21が外方に拡散するのを防止することが好ましい。こ
の熱酸化中、窒化物層24は酸化バリヤとして働き、本
質的ベース領域21の酸化を防止する。熱酸化物層26
は、窒化物層24が直接層18と接触した時に存在する
ひずみを解放する働きを有する。酸化物層42は、代表
的な場合1000〜2000Aの厚さに成長される。層
42によって、かなり狭い開孔44が形成され、より狭
い露出領域が形成される。
その後、第7図に示されたように、窒化物層の露出部4
6は代表的にはドライ・エッチ処理によって選択的にエ
ッチされ、酸化物層26の一部はウェット・エッチ処理
によって除去され、これによって、絶縁要素30にトレ
ンチ43が形成され、単結晶の本質的ベース領域21に
隣接した領域50が露出される。開孔44内の熱酸化物
層42も少し除去され、層42及び絶縁要素30の側縁
はほぼ同一面で整列する。
第1図に示すように、ポリシリコンの導電性要素がトレ
ンチ43と開孔44内に付着され、領域50と接触し、
層42上に延在している。このポリシリコン領域52に
はドーパント、代表的にはひ素がインブラントされ、過
熱されて、n導電型領域54が単結晶領域21中に拡散
されて、エミッタが形成される。本質的ベース領域21
の一部は略同量だけ単結晶領域14中に拡散する。金属
コンタクト56が要素52上にエミッタ・コンタクトと
して形成され、コンタクト58及び60は夫々ベース及
びコンタクトとして付着される。
なお、コレクタ・コンタクト60が接続される、破線で
示したコレクタ・リーチ・スルーは、エピタキシャル層
36.22及び分離領域16にトレンチを形成し、n型
に濃くドープしたシリコンをトレンチ内に付着させるこ
とにより、通常の技術で形成できる。
第8図に示したように、代替実施例では、エミッタの窓
43.44の形成後に分離領域62が形成されている。
第8図で、同じ要素は第1−7図と同じ番号で示されて
いる。エミッタの窓を上述のようにして画定した後、ト
レンチ64が形成され、適切な分離材料が充填されて、
分離領域62が形成される。基板12には最初分離領域
が与えられていないために、層18と32は完全に単結
晶である。分離領域62には酸化物もしくは窒化物のよ
うな任意の絶縁材料もしくはポリシリコンが充填できる
。次にエミッタ領域が代表的な拡散技術によって形成さ
れる。
本発明の方法によれば、エミッタ領域54と本質的ベー
ス領域21は、エミッタの窓43.44を画定するのに
選択的エピタキシーを使用することにより自己整合状態
で形成される。さらに、外部ベース領域34とエミッタ
領域54間の層42によって与えられる垂直スペーサは
高濃度の、外方拡散エミッタ54と外部ベース間のトン
ネリングを防止する。従って、エミッタの窓を画定する
のに光学的リソグラフィはもはや必要でない。光学的リ
ソグラフィは、その上に選択的エピタキシャル層が成長
される絶縁要素を形成するパターンを画定するのに使用
されるだけである。選択的エピタキシーによって、0.
5ミクロン未満そして0.1ミクロン程度のサブミクロ
ン範囲の小さなエミッタ・ストライブ幅が得られる。こ
の幅はさらに絶縁層を付着することによって減少できる
従って、ベース及びエミッタをインブラントするのに従
来のようにポリシリコンをエッチする必要はない。
F0発明の効果 本発明に従えば、エミッタの窓がシリコンの選択的エピ
タキシャル成長の使用によって画定されるバイポーラ・
トランジスタの製造方法が与えられる。
【図面の簡単な説明】
第1図は、本発明の一実施例のバイポーラ・トランジス
タの製造方法の最終段階を示した断面図である。 第2図乃至第7図は第1図の最終段階に至るまでの本発
明に従う種々の段階を示した断面図である。 第8図は本発明の代替実施例のバイポーラ・トランジス
タの一製造段階の断面図である。 10・・・・構造体、12・・・・基板、14・・・・
メサ部、16・・・・分離領域、18・・・・エピタキ
シャル層、20.34・・・・単結晶領域、21・・・
・本質的ベース領域、22.36・・・・多結晶領域、
24・・・・バリア(窒化物)層、26・・・・熱酸化
物層、28・・・・レジスト、30・・・・絶縁要素、
31・・・・表面の露出部、32・・・・選択的エピタ
キシャル層、33・・・・絶縁要素の表面、42・・・
・熱酸化物層、43・・・・トレンチ、44・・・・開
孔、46・・・・露出部、52・・・・導電性ポリシリ
コン領域、54・・・・エミッタ領域、56・・・・エ
ミッタ・コンタクト、58・・・・ベース・コンタクト
、60・・・・コレクタ・コンタクト 出願人  インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人  弁理士  山  本  仁  朗(外1名) 本発明の最終段階 第1図 46−・、露出部 50−を享出音β 第7図 21−・本gx的ヘース 28−Lリスト ウ只 第4図 12ノ 第8図

Claims (1)

  1. 【特許請求の範囲】 (イ)その一部がコレクタ領域となる第1の導電型の半
    導体材料の基板を与え、 (ロ)上記基板上に、その一部が本質的ベース領域とな
    る第2の導電型の半導体材料の第1野層を付着し、 (ハ)上記本質的ベース領域となる領域を覆うように上
    記第1の層の一部の上に絶縁材料の要素を形成し、 (ニ)上記第1の層上に、上記第2の導電型の半導体材
    料の第2の層を付着レ且つ該第2の層の一部を上記要素
    の上面の一部の上に横方向に過成長させて開孔を形成し
    、 (ホ)上記第2の層上に絶縁材料の層を形成して、上記
    開孔を狭くし、 (へ)上記開孔を通して上記要素の露出領域を除去(ト
    )上記開孔を通して上記第1の層中に上記第1の導電型
    のエミッタ領域を形成する段階を有する、バイポーラ・
    トランジスタの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604374A (en) * 1994-03-15 1997-02-18 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2004356254A (ja) * 2003-05-28 2004-12-16 Sony Corp 半導体装置、及び同半導体装置の製造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227317A (en) * 1989-04-21 1993-07-13 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit bipolar transistor device
JPH02280340A (ja) * 1989-04-21 1990-11-16 Hitachi Ltd 半導体集積回路装置の製造方法
US5296388A (en) * 1990-07-13 1994-03-22 Matsushita Electric Industrial Co., Ltd. Fabrication method for semiconductor devices
US5213989A (en) * 1992-06-24 1993-05-25 Motorola, Inc. Method for forming a grown bipolar electrode contact using a sidewall seed
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
US5557131A (en) * 1992-10-19 1996-09-17 At&T Global Information Solutions Company Elevated emitter for double poly BICMOS devices
US5266505A (en) * 1992-12-22 1993-11-30 International Business Machines Corporation Image reversal process for self-aligned implants in planar epitaxial-base bipolar transistors
US5554562A (en) * 1995-04-06 1996-09-10 Advanced Micro Devices, Inc. Advanced isolation scheme for deep submicron technology
US6020246A (en) * 1998-03-13 2000-02-01 National Semiconductor Corporation Forming a self-aligned epitaxial base bipolar transistor
FR2778022B1 (fr) * 1998-04-22 2001-07-13 France Telecom Transistor bibolaire vertical, en particulier a base a heterojonction sige, et procede de fabrication
US6444536B2 (en) * 1999-07-08 2002-09-03 Agere Systems Guardian Corp. Method for fabricating bipolar transistors
DE10160509A1 (de) 2001-11-30 2003-06-12 Ihp Gmbh Halbleitervorrichtung und Verfahren zu ihrer Herstellung
KR20040038511A (ko) * 2002-11-01 2004-05-08 한국전자통신연구원 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법
US6998305B2 (en) * 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
TW200518341A (en) * 2003-09-30 2005-06-01 Agere Systems Inc Bipolar transistor with selectively deposited emitter
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7265018B2 (en) * 2004-09-21 2007-09-04 International Business Machines Corporation Method to build self-aligned NPN in advanced BiCMOS technology
US7504685B2 (en) 2005-06-28 2009-03-17 Micron Technology, Inc. Oxide epitaxial isolation
US7375413B2 (en) * 2006-05-26 2008-05-20 International Business Machines Corporation Trench widening without merging
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7687887B1 (en) 2006-12-01 2010-03-30 National Semiconductor Corporation Method of forming a self-aligned bipolar transistor structure using a selectively grown emitter
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US9356097B2 (en) 2013-06-25 2016-05-31 Globalfoundries Inc. Method of forming a bipolar transistor with maskless self-aligned emitter
CN109887996B (zh) * 2019-01-31 2022-03-08 上海华虹宏力半导体制造有限公司 自对准锗硅hbt器件的制造方法
US11588043B2 (en) 2021-04-14 2023-02-21 Globalfoundries U.S. Inc. Bipolar transistor with elevated extrinsic base and methods to form same
US20230197787A1 (en) * 2021-12-22 2023-06-22 Globalfoundries Singapore Pte. Ltd. Bipolar transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5889863A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 半導体装置の製造方法
JPS5984469A (ja) * 1982-11-04 1984-05-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6298770A (ja) * 1985-10-25 1987-05-08 Sony Corp 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1061506A (en) * 1965-03-31 1967-03-15 Ibm Method of forming a semiconductor device and device so made
JPS5244173A (en) * 1975-10-06 1977-04-06 Hitachi Ltd Method of flat etching of silicon substrate
US4004954A (en) * 1976-02-25 1977-01-25 Rca Corporation Method of selective growth of microcrystalline silicon
JPS5539677A (en) * 1978-09-14 1980-03-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacturing
US4236294A (en) * 1979-03-16 1980-12-02 International Business Machines Corporation High performance bipolar device and method for making same
JPS55128869A (en) * 1979-03-26 1980-10-06 Mitsubishi Electric Corp Semiconductor device and method of fabricating the same
US4324814A (en) * 1981-03-19 1982-04-13 Rca Corporation Method for forming a narrow thin film line
US4483726A (en) * 1981-06-30 1984-11-20 International Business Machines Corporation Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area
JPS5856320A (ja) * 1981-09-29 1983-04-04 Nec Corp 気相成長方法
US4462847A (en) * 1982-06-21 1984-07-31 Texas Instruments Incorporated Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition
US4545114A (en) * 1982-09-30 1985-10-08 Fujitsu Limited Method of producing semiconductor device
US4522662A (en) * 1983-08-12 1985-06-11 Hewlett-Packard Company CVD lateral epitaxial growth of silicon over insulators
US4507158A (en) * 1983-08-12 1985-03-26 Hewlett-Packard Co. Trench isolated transistors in semiconductor films
US4578142A (en) * 1984-05-10 1986-03-25 Rca Corporation Method for growing monocrystalline silicon through mask layer
US4640721A (en) * 1984-06-06 1987-02-03 Hitachi, Ltd. Method of forming bipolar transistors with graft base regions
JPS6146063A (ja) * 1984-08-10 1986-03-06 Hitachi Ltd 半導体装置の製造方法
JPS6318673A (ja) * 1986-07-11 1988-01-26 Yamaha Corp 半導体装置の製法
US4818713A (en) * 1987-10-20 1989-04-04 American Telephone And Telegraph Company, At&T Bell Laboratories Techniques useful in fabricating semiconductor devices having submicron features

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5889863A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 半導体装置の製造方法
JPS5984469A (ja) * 1982-11-04 1984-05-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6298770A (ja) * 1985-10-25 1987-05-08 Sony Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604374A (en) * 1994-03-15 1997-02-18 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2004356254A (ja) * 2003-05-28 2004-12-16 Sony Corp 半導体装置、及び同半導体装置の製造方法

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Publication number Publication date
EP0350610A3 (en) 1990-08-08
AR247041A1 (es) 1994-10-31
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BR8903449A (pt) 1990-03-06
JPH0695524B2 (ja) 1994-11-24
CA1311859C (en) 1992-12-22
EP0350610A2 (en) 1990-01-17

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